DE4213244C2 - Halbleitereinrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitereinrichtung und Verfahren zu deren Herstellung

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Description

Die vorliegende Erfindung bezieht sich auf eine einen MOS (Metall-Oxid-Halbleiter)-Transistor enthaltende Halbleiterein­ richtung und ein Verfahren zur Herstellung einer solchen Halb­ leitereinrichtung und insbesondere auf eine Technologie zur Er­ reichung einer höheren Leistungsfähigkeit und Zuverlässigkeit eines MOS-Transistors durch Einfügen einer neutralen Störstel­ lenschicht im Halbleitersubstrat.
Als hochgradig zuverlässige MOS-Feldeffekttransistoren sind solche mit LDD(leicht dotierte Drain)-Aufbau, wie er in Fig. 1 gezeigt und beispielsweise in "IEEE Transactions on Electron Devices", ED-27 (1980), S. 1359 beschrieben ist, bekannt. Wie Fig. 1 zeigt, ist bei diesem MOS-Feldeffekttransistor eine Gateelektrode 4 auf einer Oberfläche eines p-Wannengebietes 2 in einem Halbleitersubstrat 1 strukturiert bzw. gemustert, wobei eine Gateisolierschicht 3 dazwischengelegt ist. Seiten­ wand-Abstandshalter oder -Bedeckungen 5 und 5 sind auf den ein­ ander gegenüberliegenden Seitenwänden der Gateelektrode 4 ge­ bildet. n-Störstellen- bzw. Dotierungsschichten 6 und 6 niedri­ ger Konzentration sind in der Oberfläche des p-Wannengebietes 2 unterhalb der Seitenwand-Abstandshalter 5 und 5 gebildet. n- Störstellenschichten 7 und 7 hoher Konzentration sind in bezüg­ lich des Abschnittes unterhalb der Gateelektrode 4 außerhalb der Störstellenschichten 6 und 6 liegenden Gebieten gebildet. Der in Fig. 1 gezeigte Aufbau hat den speziellen Nachteil der LDD-Struktur, daß es vorkommt, daß die Stromsteuerfähigkeit ab­ nimmt, d. h. der parasitären Widerstand ansteigt. Das Anwachsen des parasitären Widerstandes liegt am hohen Widerstand der n-Störstellenschichten 6 und 6 niedriger Konzentration und daran, daß Elektronen in den Seitenwand-Abstandshaltern 5 und 5, die auf den n-Störstellenschichten 6 und 6 gelegen sind, eingefangen werden. Der letztere Mechanismus ist insbesondere der, daß, wenn Elektronen in beiden Seitenwand-Abstandshaltern 5 und 5 auf den n-Störstellenschichten 6 und 6 eingefangen wer­ den, die Elektronen in den n-Störstellenschichten 6 und 6 be­ nachbart zu den Seitenwand-Abstandshaltern 5 und 5 durch ab­ stoßende Kräfte verdrängt werden, wodurch der Widerstandswert der n-Störstellenschichten 6 und 6 effektiv erhöht wird, was zu einer Degradation des Strompegels führt.
Eine Weiterentwicklung eines solchen Aufbaus ist der MLDD (gemäßigt leicht dotierte Drain)-Aufbau, wie er z. B. in "VLSI Symposium (1985)", S. 116 gezeigt ist. Dieser Aufbau dient dazu, die oben beschriebene Degradation durch Einstellen der Konzentration der n-Störstellenschichten 6 und 6 auf einen etwas höheren Wert als die Konzentration der n-Störstellen, bei der der im herkömmlichen LDD-Aufbau angenommene Strom ein Minimum wird, zu hemmen, wodurch die Lage des Maximums des elektrischen Feldes näher zur Gateelektrode 4 hin verschoben wird und die Anzahl der in die Seitenwand-Bedeckungen 5 und 5 injizierten bzw. dort eingefangenen Elektronen verringert wird.
Z. B. in "VLSI Symposium (1989)", S. 33 ist als ein MOS-Feld­ effekttransistor, bei dem der Degradationsmodus noch effektiver ausgeschaltet wird, einer beschrieben, bei dem eine Gateüber­ lappungs-LDD-Struktur verwendet wird. Bei dieser Struktur - die in Fig. 2 gezeigt ist - ist, indem die n-Störstellenschichten 6 und 6 niedriger Konzentration mit der Gateelektrode 4 über­ lappen, die Position des Maximums des elektrischen Feldes, bei der heiße Ladungsträger erzeugt werden, nach direkt unterhalb der Gateelektrode 4 verschoben, wodurch das maximale elektri­ sche Feld abgesenkt wird und auch verhindert wird, daß Elektro­ nen in den Seitenwand-Bedeckungen 5 und 5 eingefangen werden.
Beim MOS-Feldeffekttransistor wird, wenn vor der Bildung einer Dotierungs- bzw. Störstellenschicht in Source-/Drain-Gebieten neutrale Verunreinigungen bzw. Dotierungsstoffe wie Silizium (Si) oder Germanium (Ge) implantiert werden, um eine neutrale Störstellenschicht 8 zu bilden, wie in Fig. 3 gezeigt, die longitudinale oder laterale Diffusion von n-Störstellen in den Source-/Drain-Gebieten unterdrückt, wodurch eine Degradation der Bauelementcharakteristiken infolge des Kurzkanaleffektes unterdrückt wird. Dies ist beispielsweise in "IEEE Electron Device Letters", Bd. 9, Nr. 7, 1988, S. 343 beschrieben. In dieser Druckschrift sind die in Fig. 4A und 4B wiedergegebenen grafischen Darstellungen gezeigt, die den Einfluß einer Ge-Do­ tierung belegen. Fig. 4A ist das Störstellenprofil in Richtung in die Tiefe des Halbleitersubstrates hinein, wobei dieses einem Tempern bei 900°C für 12 Minuten ausgesetzt wurde, wobei die Fälle, daß ausschließlich Phospor (mit einer Implantations­ energie von 45 keV und einer Dosis von 2,5 × 10¹⁵/cm²) oder zur gleichen Phospordotierung Ge (mit einer Implantationsenergie von 25 keV und einer Dosis von 5,0 × 10¹⁵/cm²) dotiert wurden, dargestellt sind. Fig. 4B zeigt die Abhängigkeit einer Ver­ schiebung der Schwellspannung (Vth) von der effektiven Kanal­ länge für die beiden oben genannten Fälle.
Außerdem ist z. B. in "IEEE Electron Device Letters", Bd. 11, Nr. 1, 1990, S. 45 die Tatsache beschrieben, daß ein Transi­ stor, dessen Kanalgebiet oder ein Teil desselben mit neutralen Störstellen wie Ge implantiert wurde, besonders wirksam für die Unterdrückung heißer Ladungsträger ist.
Der herkömmliche LDD-Aufbau hat den Vorteil, daß, da die n- Störstellenschichten 6 und 6 niedriger Konzentration aus Phos­ por gebildet werden, der eine Verunreinigung mit großem Diffu­ sionskoeffizienten darstellt, ein gemäßigter Konzentrations­ gradient und eine größere Wirkung bezüglich der Verringerung des elektrischen Feldes erreicht werden, während er den Nach­ teil hat, daß in einem kleinen Transistor der Kurzkanaleffekt bedeutsamer ist. D.h., es gibt die Erscheinung, daß die Schwellspannung (Vth) des Transistors schnell abfällt, wenn die Kanallänge (L) des Transistors kleiner wird. Wenn die in der Praxis verwendete Kanallänge (L) in einem Bereich ist, in dem das Absinken der Schwellspannung Vth stattfindet, wird, da die Schwellspannung Vth schneller abfällt, durch Ungleichmäßig­ keiten bezüglich der Kanal lange im Herstellungsverfahren eine größere Abweichung in den Transistorcharakteristiken und ein größeres Absinken in der Ausbeute bewirkt. Damit ergibt sich, wenn der Betrag der Phosporimplantation verringert wird, um den Kurzkanaleffekt zu unterdrücken, ein Anwachsen des Widerstandes (parasitären Widerstandes) der n-Störstellenschichten 6 und 6 niedriger Konzentration und damit ein Absinken bzw. eine Degra­ dation der Stromsteuerfähigkeit.
Beim oben beschriebenen Gateüberlappungs-LDD-Aufbau darf die Konzentration der n-störstellenschichten niedriger Konzentra­ tion, die mittels Phospor gebildet sind, nicht zu hoch sein, um den Kurzkanaleffekt zu unterdrücken. In diesem Zusammenhang ist die Lösungsmöglichkeit in Betracht zu ziehen, daß die n-Stör­ stellenschichten niedriger Konzentration mittels Arsen, das einen kleineren Diffusionskoeffizienten aufweist, gebildet wer­ den, wodurch eine größere Verbesserung bezüglich des Abfallens der Schwellspannung Vth und ein stärkeres Absinken des para­ sitischen (kapazitiven) Widerstandes im Vergleich zum Phospor möglich wären. Arsen mit seinem niedrigen Diffusionskoeffizien­ ten kann jedoch keinen hinreichenden Konzentrationgradienten bzw. befriedigenden Effekt der Absenkung des elektrischen Feldes erbringen, was es schwierig macht, den Substratstrom infolge heißer Ladungsträger hinreichend zu verringern.
Weiterhin wird in jedem herkömmlichen LDD-Aufbau die Rate der Erzeugung heißer Ladungsträger durch den Einfluß des verringer­ ten elektrischen Feldes verkleinert, die Phononenstreuung, d. h. die Streuung von Elektronen im Kristall, die durch Gitter­ schwingungen bewirkt wird, sinkt bei niedrigen Temperaturen jedoch ab, und die Rate der Erzeugung heißer Ladungsträger wächst wieder an. Damit gibt es hier den Nachteil, daß die Cha­ rakteristiken bezüglich heißer Ladungsträger noch verschlech­ tert sind.
Obgleich ein Transistoraufbau, bei dem das Kanalgebiet oder ein Teil dieses Gebietes mit neutralen Störstellen wie etwa Ge do­ tiert ist, bei der Unterdrückung heißer Ladungsträger nützlich ist, ist dieser Effekt etwa die Hälfte oder ein Drittel des Effektes beim LDD-Aufbau, und es gibt eine Grenze dafür, den Einfluß heißer Ladungsträger bei einem Transistor auf Submikro­ meter Niveau allein durch neutrale Störstellen wie Ge zu redu­ zieren.
Um den Kurzkanaleffekt zu unterdrücken, ist ein Betrag bzw. eine Menge der Ge-Implantation von etwa 10¹⁹-10²⁰/cm³ er­ forderlich, die Implantation von Verunreinigungen mit einer solch hohen Konzentration in das Kanalgebiet erzeugt jedoch Defekte oder Spannungen im Kanalgebiet, wodurch die Transi­ storcharakteristiken erheblich beeinträchtigt werden. Genauer gesagt können, da es zwischen dem optimalen Implantationswert zum Unterdrücken der longitudinalen oder lateralen Diffusion der n-Störstellen in den Sourcs-/Drain-Gebieten zur Unter­ drückung des Kurzkanaleffektes und dem optimalen Implantations­ wert zur Unterdrückung heißer Ladungsträger einen Unterschied gibt, nicht beide Optimalbedingungen durch eine einzelne Implantation erfüllt werden.
Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung be­ reitzustellen, deren Aufbau sicherstellt, daß ein kleinerer LDD-Transistor gegenüber herkömmlichen Transistoren eine höhere Leistungsfähigkeit und Zuverlässigkeit aufweist. Es ist weiter Aufgabe der Erfindung, ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung anzugeben. Bei dieser Einrichtung bzw. diesem Verfahren soll insbesondere eine ausgewogene Redu­ zierung des Kurzkanaleffektes und des Einflusses heißer La­ dungsträger erreicht und eine hinreichende Stromsteuerfähigkeit auch bei niedrigen Temperaturen gewährleistet werden.
Eine Halbleitereinrichtung gemäß der Erfindung weist einen MOS-Feldeffekttransistor mit einem Halbleitersubstrat mit einem Gebiet eines ersten Leitungstyps, das bis mindestens zu einer vorbestimmten Tiefe von mindestens einer Oberfläche ausgebildet ist, einen auf der Oberfläche des Halbleitersubstrates gebil­ deten Gateisolierfilm, eine auf einer Oberfläche des Gateiso­ lierfilms gebildete Gateelektrode und aus einer Störstellen­ schicht eines zweiten Leitungstyps gebildete Source-/Drain- Gebiete auf, die sich von der unmittelbaren Umgebung eines Ab­ schnittes, der direkt unterhalb der einander gegenüberliegenden Seitenwände der Gateelektrode liegt, nach außen erstreckt. Die Halbleitereinrichtung ist dadurch gekennzeichnet, daß sie eine erste neutrale Störstellen- bzw. Dotierungsschicht, die durch die Implantation von neutralen Dotierungsatomen vorbestimmter Konzentration in eine vorbestimmte Tiefe von der Oberfläche des Halbleitersubstrates in das unterhalb der Gateelektrode und zwischen dem Source-/Drain-Gebiet gelegene Gebiet gebildet ist, und eine zweite neutrale Störstellenschicht mit höherer Konzen­ tration als die erste neutrale Störstellenschicht, die durch Implantation neutraler Störstellen derart, daß sie die Source- /Drain-Gebiete außerhalb des Kanalgebietes umgeben, aufweist.
Entsprechend dem Aufbau der Halbleitereinrichtung, bei dem die Source-/Drain-Gebiete von der zweiten neutralen Störstellen­ schicht umgeben sind, wird es möglich, die Diffusion der Stör­ stellenschicht des zweiten Leitungstyps und ein Absinken der Schwellspannung mit einer Verkleinerung der Kanallänge zu un­ terdrücken. Dies liegt daran, daß kristallines Silizium o.a., das das Halbleitersubstrat bildet, durch die mit hinreichend hoher Konzentration implantierten neutralen Verunreinigungs­ atome amorph gemacht wird, wodurch eine Kanalbildung beim Implantieren der Störstellenatome des zweiten Leitungstyps oder der Diffusion bei der Wärmebehandlung unterdrückt wird.
Wenn die Diffusion der in der Störstellenschicht niedriger Kon­ zentration des zweiten Leitungstyps enthaltenen Störstellen unterdrückt wird, wird der Konzentrationsgradient für die LDD- Struktur ausgeprägter, was zu einem leichten Absinken des Effekts der Verringerung des elektrischen Feldes führt. Die erste neutrale Störstellenschicht dient zur Verstärkung des Ab­ fallens beim Effekt der Unterdrückung der heißen Ladungsträger mit einer zusätzlichen, aus der Verringerung des elektrischen Feldes kommenden Wirkung. Genauer gesagt wird die Erzeugung heißer Ladungsträger durch den Effekt vermindert bzw. gehemmt, daß die Streuung der neutralen Störstellen, die zusätzlich in das Kanalgebiet eingeführt wurden, den heißen Ladungsträgern Energie entzieht und Winkelstellungen, bezüglich derer die heißen Ladungsträger, die zur Oxidschicht hingezogen werden, gestreut werden, ausschließt. Die Streuung neutraler Störstel­ len (Ge) läuft insbesondere bezüglich heißer Ladungsträger mit hoher Warscheinlichkeit bei einer großen mittleren freien Weg­ länge, verglichen mit der mittleren freien Weglänge der Mehr­ zahl von Ladungsträgern, ab. Damit verringern die neutralen Störstellen selbst kaum die Stromsteuerfähigkeit.
Die Konzentration der ersten neutralen Störstellenschicht wird weiterhin auf einen angemessenen Konzentrationswert gesetzt, der geringer ist als der der zweiten neutralen Störstellen­ schicht, so daß in dem Gebiet keine Spannungen erzeugt oder die Transistorcharakteristiken wesentlich beeinflußt werden können.
Im allgemeinen weist die Streuung durch die neutralen Dotie­ rungsatome bzw. Störstellen keine Temperaturabhängigkeit auf. Auch wenn die mittlere Energie der Kanal-Ladungsträger durch Unterdrücken der Phononenstreuung nach einem Niedertemperatur­ betrieb erhöht wird, wirkt die Streuung durch neutrale Stör­ stellen hinsichtlich der Unterdrückung der Erzeugung heißer La­ dungsträger noch hinreichend.
Um den beschriebenen Effekt in hinreichender Größenordnung zu bewirken, erfolgt eine Implantation der ersten neutralen Do­ tierungsschicht und der zweiten neutralen Dotierungsschicht vor­ zugsweise mit Ge einer Konzentration von 10¹⁹-10²⁰/cm³ bzw. 10¹⁶-10¹⁹/cm³.
Die erste neutrale Störstellenschicht der so aufgebauten Halb­ leitereinrichtung ist in der gesamten Oberfläche des Halblei­ tersubstrates durch Eindringen neutraler Störstellen in eine vorbestimmte Tiefe von der Oberfläche vor der Bildung der Gate­ isolierschicht oder der Gateelektrode gebildet. Nachdem an­ schließend die Gateelektrode gemustert wurde, wird die zweite neutrale Störstellenschicht durch Eindringen neutraler Stör­ stellen aus einer Richtung, die mit der Oberfläche des Halb­ leitersubstrates einen vorbestimmten Winkel einschließt, unter Nutzung der Gateelektrode als Maske gebildet.
Bei diesem Herstellungsverfahren liegt der Grund dafür, daß die erste neutrale Störstellenschicht anfangs in der Oberfläche des Halbleitersubstrates durch Einbringen neutraler Störstellen vor der Bildung der Gateisolierschicht oder der Gateelektrode gebildet wird, darin, daß die Gateisolierschicht durch die Implantation neutraler Störstellen in das Kanalgebiet nach der Bildung der Gateisolierschicht zerstört würde.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen
Fig. 1 eine Querschnittsdarstellung des Aufbaus eines herkömmlichen MOS-Feldeffekttran­ sistors mit LDD-Struktur, der nicht vom Gateüberlappungstyp ist,
Fig. 2 eine Querschnittsdarstellung eines her­ kömmlichen MOS-Feldeffekttransistors mit einem Gateüberlappungs-LDD-Aufbau,
Fig. 3 eine Querschnittsdarstellung eines her­ kömmlichen MOS-Feldeffekttransistors mit einem Gateüberlappungs-LDD-Aufbau, bei dem die Charakteristiken des Kanaleffekts durch Implantation neutraler Störstellen Si oder Ge erreicht werden,
Fig. 4A eine Darstellung von Simulationsergeb­ nissen und experimentellen Werten der Störstellendiffusion von einem Halblei­ tersubstrat in die Tiefe bei dem in Fig. 2 und 3 gezeigten herkömmlichen Gateüber­ lappungs-LDD-Transistor,
Fig. 4B eine Darstellung der Abhängigkeit der Ver­ schiebung der Schwellspannung von der effektiven Kanallänge der beiden in Fig. 2 und 3 gezeigten herkömmlichen Gateüber­ lappungs-LDD-Transistoren,
Fig. 5 eine Querschnittsdarstellung eines Gate­ überlappungs-LDD-Transistors nach einer ersten Ausführungsform,
Fig. 6 eine Querschnittsdarstellung eines ersten Schrittes eines Verfahrens zur Herstellung einer Halbleitereinrichtung der in Fig. 5 gezeigten Ausführungsform,
Fig. 7 eine Querschnittsdarstellung eines zweiten Schrittes eines Verfahrens zur Herstellung der Halbleitereinrichtung der in Fig. 5 gezeigten Ausführungsform,
Fig. 8 eine Querschnittsdarstellung eines dritten Schrittes eines Verfahrens zur Herstellung der Halbleitereinrichtung der in Fig. 5 gezeigten Ausführungsform,
Fig. 9 eine Querschnittsdarstellung eines vierten Schrittes eines Verfahrens zur Herstellung der Halbleitereinrichtung der in Fig. 5 gezeigten Ausführungsform,
Fig. 10 eine Querschnittsdarstellung eines fünften Schrittes eines Verfahrens zur Herstellung der Halbleitereinrichtung der in Fig. 5 gezeigten Ausführungsform,
Fig. 11 eine Querschnittsdarstellung eines sech­ sten Schrittes eines Verfahrens zur Her­ stellung der Halbleitereinrichtung der in Fig. 5 gezeigten Ausführungsform,
Fig. 12 eine Querschnittsdarstellung des Schrittes der Bildung einer n-Störstellenschicht ge­ mäßigter Konzentration bei einem Verfahren zur Herstellung eines Gateüberlappungs- LDD-Transistors nach einer zweiten Ausfüh­ rungsform,
Fig. 13 eine Querschnittsdarstellung eines Schrit­ tes der Bildung einer n-Störstellenschicht hoher Konzentration bei einem Verfahren zur Herstellung des Gateüberlappungs-LDD- Transistors nach der zweiten Ausführungs­ form,
Fig. 14 eine grafische Darstellung der Beziehung zwischen Schwellspannungen und Kanallängen des herkömmlichen Gateüberlappungs-LDD- Transistors und des Gateüberlappungs-LDD- Transistors nach der ersten Ausführungs­ form,
Fig. 15 eine Querschnittsdarstellung des Aufbaus einer Halbleitereinrichtung nach einer dritten Ausführungsform,
Fig. 16 eine Querschnittsdarstellung, die einen ersten Schritt eines Verfahrens zur Her­ stellung einer Halbleitereinrichtung nach der dritten Ausführungsform zeigt,
Fig. 17 eine Querschnittsdarstellung, die einen zweiten Schritt eines Verfahrens zur Her­ stellung einer Halbleitereinrichtung nach der dritten Ausführungsform zeigt,
Fig. 18 eine Querschnittsdarstellung, die einen dritten Schritt eines Verfahrens zur Her­ stellung der dritten Ausführungsform zeigt,
Fig. 19 eine Querschnittsdarstellung, die einen vierten Schritt des Verfahrens zur Her­ stellung der dritten Ausführungsform zeigt,
Fig. 20 eine Querschnittsdarstellung, die einen fünften Schritt eines Herstellungsver­ fahrens zur Herstellung der dritten Aus­ führungsform zeigt, und
Fig. 21 eine Querschnittsdarstellung, die den Auf­ bau einer Speicherzelle eines DRAM zeigt, auf den die erste Ausführungsform angewen­ det ist.
Im folgenden wird eine Beschreibung einer Halbleitereinrichtung nach einer ersten Ausführungsform unter Bezugnahme auf Fig. 5 gegeben. Die in Fig. 5 gezeigte Halbleitereinrichtung wird durch Anwendung der vorliegenden Erfindung auf einen NMOS-Feld­ effekttransistor mit Gateüberlappungs-LDD-Struktur hergestellt. Wie Fig. 5 zeigt, ist eine strukturierte Gateelektrode 4 auf einer Oberfläche einer p-Wanne 2, die in einem aus einkristal­ linem Silizium o. ä. bestehenden Halbleitersubstrat 1 ausgebil­ det ist, mit einer zwischen die Oberfläche der p-Wanne und die Gateelektrode gelegten Gateisolierschicht 3 gebildet. n-Stör­ stellen bzw. Dotierungsschichten 6 und 6 niedriger Konzentra­ tion sind bis zu einer vorbestimmten Tiefe von der Oberfläche der p-Wanne durch Implantation von Phosporionen so gebildet, daß sie mit der Gateelektrode 4 überlappen. n-Störstellen bzw. Dotierungsschichten 7 und 7 hoher Konzentration, die durch Im­ plantation von Arsenionen o. ä. erzeugt wurden, sind so gebil­ det, daß sie den n-Störstellenschichten 6 und 6 benachbart sind und sich von Abschnitten direkt unterhalb der einander gegen­ überliegenden Seitenwände der Gateelektrode 4 nach außen er­ strecken. Seitenwand-Bedeckungen 5 und 5, die als Masken bei der Implantation von Arsen o. ä. zur Erzeugung der Störstellen­ schichten 7 und 7 dienen, sind auf den einander gegenüberlie­ genden Seitenwänden der Gateelektrode 4 gebildet. Die n-Stör­ stellenschichten 6 und 6 niedriger Konzentration und die n- Störstellenschichten 7 und 7 hoher Konzentration sind weiterhin von einer zweiten neutralen Störstellenschicht 8b, die mit Germanium von 10¹⁹ bis 10²⁰/cm³ dotiert ist, außerhalb des Kanalgebietes direkt unterhalb des Zentrums der Gateelektrode 4 umgeben. Eine erste neutrale Störstellenschicht 8a, die mit Germanium von 10¹⁶ bis 10¹⁹/cm³ dotiert ist, ist bis auf eine Tiefe von etwa 0,1 m von der Oberfläche der p-Wanne 2 in dem zwischen den n-störstellenschichten 6 und 6 niedriger Konzen­ tration liegenden Kanalgebiet gebildet.
Bei der den MOS-Transistor enthaltenden Halbleitereinrichtung der ersten Ausführungsform sind die n-Störstellenschichten 6 und 6 und 7 und 7 von einer zweiten neutralen Störstellen­ schicht 8b umgeben, wobei die n-Störstellenschichten 6 und 6 der LDD-Struktur bei niedriger Konzentration gehalten werden. Damit kann ein Kurzkanaleffekt wie die abrupte Verschlech­ terung der Schwellspannung des Transistors durch den Effekt des Unterdrückens der Kanalbildung bzw. des Tunnelns und der Diffu­ sion von Phosporionen durch ein neutrales Element hoher Kon­ zentration unterdrückt werden, wobei der parasitische Wider­ stand der n-Stöstellenschichten niedriger Konzentration auf einen niedrigeren Wert gedrückt wird, so daß die Stromsteuer­ eigenschaften mit Sicherheit erhalten bleiben. Die in Fig. 14 gezeigte grafische Darstellung stellt den Effekt der vorlie­ genden Erfindung dar, indem die Abhängigkeit der Schwell­ spannungen von den Kanallängen bei einem Transistor der in Fig. 5 gezeigten Ausführungsform dem herkömmlichen Fall eines Gateüberlappungs-LDD-Transistors nach Fig. 2 gegenüberge­ stellt wird.
Beim LDD-Aufbau gibt es den Effekt, daß die Diffusion von Stör­ stellen bezüglich der n-Störstellenschichten 6 und 6 niedriger Konzentration in die Richtung gerichtet ist, wo sich der Kon­ zentrationsgradient stark ändert, wodurch der Effekt der Ver­ ringerung der elektrischen Feldstärke geringfügig vermindert wird. Die erste neutrale Störstellenschicht 8a, die zusätzlich im Kanalgebiet, wo heiße Ladungsträger gebildet werden, durch Implantation von Ge mit einer niedrigeren Konzentration als in die zweite neutrale Störstellenschicht 8b gebildet wird, dient dazu, die Verminderung des Effekts der Unterdrückung heißer Ladungsträger unter gleichzeitiger Erreichung eines separaten Effektes bei der Verminderung der elektrischen Feldstärke aus­ zugleichen. Genauer gesagt, die Erzeugung heißer Ladungsträger wird durch den Entzug von Energie der heißen Ladungsträger und Ausschluß von Neigungen im Winkel, in dem die zu einer Oxid­ schicht gezogenen heißen Ladungsträger gestreut werden, infolge der Streuung der zusätzlich in das Kanalgebiet eingeführten neutralen Störstellen, d. h. Ge-Atome gehemmt und die Zuver­ lässigkeit erhöht. Die Streuung neutraler Störstellen infolge des Germaniums läuft für heiße Ladungsträger mit einer hohen Wahrscheinlichkeit bei einer relativ großen freien Weglänge, verglichen mit der mittleren freien Weglänge der Mehrzahl von Ladungsträgern, ab. Daher beeinflußt das Germanium selbst kaum die Stromhandhabungs- bzw. -steuerfähigkeit. Die Ge-Konzentra­ tion der ersten neutralen Dotierungs- bzw. Störstellenschicht 8a ist niedriger eingestellt als diejenige der zweiten neutra­ len Störstellenschicht 8b, um die Transistorcharakteristiken, indem in der Oberfläche des Halbleitersubstrates in der Nach­ barschaft des Kanals keine Spannungen erzeugt werden. Nicht stark beeinflußt werden.
Die Streuung neutraler Störstellen zeigt im allgemeinen keine Temperaturabhängigkeit. Auch wenn die mittlere Energie der Kanal-Ladungsträger durch Unterdrückung der Phononenstreuung im Tieftemperaturbetrieb erhöht wird, wirkt die Streuung an neu­ tralen Störstellen noch sehr effizient für die Unterdrückung der Erzeugung heißer Ladungsträger.
Im folgenden wird ein Verfahren zur Herstellung der Halbleiter­ einrichtung nach dieser Ausführungsform unter Bezugnahme auf die Fig. 6 bis 11 beschrieben.
Bei dieser Ausführungsform werden Ge-Verunreinigungen als neu­ trale Störstellen auf die gesamte Oberfläche des p-Wannengebie­ tes im Halbleitersubstrat 1 aufgebracht, wodurch bis zu einer Tiefe von etwa 0,1 µm von der Oberfläche der p-Wanne 2 eine neutrale Dotierungsschicht 8a mit einer Konzentration von 10¹⁶ bis 10¹⁹/cm³ gebildet wird (Fig. 6).
Dann wird durch thermische Oxidation auf der Oberfläche der p-Wanne 2 mit der darin gebildeten ersten neutralen Stör­ stellenachicht 8a der Gateisolierfilm 3 gebildet. Darauf wird dann eine aus einer polykristallinen Siliziumschicht bestehen­ de Leiterschicht gebildet. Danach wird die resultierende Schicht durch Fotolithografie und Ätzen strukturiert, wodurch die Gateelektrode 4 gebildet wird (Fig. 7).
Dann werden unter Nutzung der Gateelektrode 4 als Maske die Ge- Störstellen als neutrale Störstellen aus einer Richtung, die mit dem Halbleitersubstrat z. B. einen Winkel von etwa 45° ein­ schließt, wobei das Halbleitersubstrat 1 in einer Ebene pa­ rallel zur Oberfläche der p-Wanne 2 gedreht wird, implantiert, wodurch die zweite neutrale Störstellenschicht 8b mit einer Konzentration von 10¹⁹ bis 10²⁰/cm³ bis auf eine vorbestimmte Tiefe von der Oberfläche der p-Wanne 2 gebildet wird (Fig. 8).
Dann werden, wieder unter Verwendung der Gateelektrode 4 als Maske, n-Störstellen wie Phosporionen aus aus einer Richtung, die mit dem Halbleitersubstrat 1, das in einer Ebene parallel zur Oberfläche gedreht wird, einen vorbestimmten Neigungswinkel von z. B. 45° einschließt, auf die Oberfläche des Halbleitersub­ strates aufgebracht, wodurch die n-Störstellenschichten 6 und 6 niedriger Konzentration in einem inneren Gebiet der zweiten neutralen Störstellenschicht 8b gebildet werden (Fig. 9).
Dann werden auf den einander gegenüberliegenden Seitenwänden der Gateelektrode 4 durch Abscheidung einer Siliziumoxidschicht einer vorbestimmten Dicke auf der gesamten Oberfläche des Halb­ leitersubstrates 1 durch CVD o.ä. und anschließendes aniso­ tropes Ätzen der abgeschiedenen Schicht die Seitenwandbe­ deckungen bzw. -abstandshalter 5 und 5 gebildet (Fig. 10). Danach werden unter Nutzung der Seitenwandbedeckungen 5 und 5 und der Gateelektrode 4 als Masken n-Verunreinigungen wie Arsenionen o. ä. aus einer Richtung, die mit der Oberfläche des Halbleitersubstrates 1 einen vorbestimmten Neigungswinkel einschließt, wobei das Halbleitersubstrat 1 in der zu seiner Oberfläche parallelen Ebene gedreht wird, implantiert, wodurch die n-Störstellenschichten 7 und 7 hoher Konzentration inner­ halb des Gebietes der zweiten neutralen Störstellenschicht 8b gebildet werden (Fig. 11).
Der Grund dafür, daß die erste neutrale Störstellenschicht zuerst durch Implantation von Ge in die Oberfläche der p-Wanne 2 gebildet wird, bevor beim Verfahren zur Herstellung dieser Ausführungsform der Gateisolierfilm oder die Gateelektrode ge­ bildet werden, liegt darin, daß der Gateisolierfilm beein­ trächtigt bzw. zerstört würde, wenn das Ge nach der Bildung des Gateisolierfilms implantiert würde.
Im folgenden wird eine zweite Ausführungsform der Erfindung be­ schrieben. Bei dieser Ausführungsform sind - wie in Fig. 13 gezeigt - die source-/Drain-Gebiete vom Dreifach-LDD-Typ. Ge­ nauer gesagt sind neutrale Störstellenschichten 9 und 9 und n- Störstellenschichten 10 und 10 hoher Konzentration benachbart zu den neutralen Störstellenschichten 9 und 9 in den n-Stör­ stellengebieten 7 und 7 hoher Konzentration, wie sie aus der vorangehenden ersten Ausführungsform bekannt sind, gebildet. Die Anwendung einer solchen Dreifach-Struktur erlaubt die effektive Unterdrückung des Kurzkanaleffekts. Die Vorteile des LDD-Transistors mit Dreifach-Struktur sind bereits aus ver­ schiedenen Veröffentlichungen bekannt.
Beim Verfahren zur Herstellung der Halbleitereinrichtung nach der zweiten Ausführungsform nach Fig. 13 entsprechen die Schritte der Fig. 2 bis 6 den entsprechenden Schritten für die erste Ausführungsform, und nur der nachfolgende Schritt des Bildens der Source-/Drain-Gebiete unterscheidet sich von der ersten Ausführungsform. Nachdem die Seitenwand-Abstandshalter bzw. -Bedeckungen 5 und 5 gebildet sind, werden durch geneigt rotierende Ionenimplantation Phospor- oder Arsenionen mit einer kleineren Dosis als für die erste Ausführungsform - wie sie in Fig. 11 gezeigt ist - implantiert, wodurch die n-Störstellen­ schichten 9 und 9 gemäßigter Konzentration gebildet werden (Fig. 12).
Dann werden n-Verunreinigungen wie etwa Arsenionen senkrecht auf die Oberfläche des Halbleitersubstrates 1 aufgebracht und unter Nutzung der Seitenwandbedeckungen 5 und 5 und der Gate­ elektrode 4 als Masken in die Oberflächen der p-Wanne 2 im­ plantiert, wodurch die n-Störstellenschichten 10 und 10 hoher Konzentration gebildet werden und auf diese Weise die in Fig. 13 dargestellte Struktur fertiggestellt wird.
Während bei beiden vorangehenden Ausführungsformen die erste neutrale Störstellenschicht 8a über das gesamte Kanalgebiet gebildet wird, wird derselbe Effekt auch durch Bildung der er­ sten neutralen Störstellenschicht 8a in einem Teil des Kanal­ gebietes, etwa nur dem Teil, wo das elektrische Feld in den Draingebieten bzw. um diese herum maximal ist, erreicht.
Obgleich - wie oben beschrieben - das Halbleitersubstrat 1 in einer zu seiner Oberfläche parallelen Ebene gedreht wird, während Verunreinigungen aus einer Richtung mit einem vorbe­ stimmten Neigungswinkel relativ zur Oberfläche des Halbleiter­ substrates 1 implantiert werden, um die zweiten Störstellen­ schichten 8b und 8b gemäßigter Konzentration, die n-Störstel­ lenschichten 6 und 6 niedriger Konzentration o. ä. zu bilden, kann eine gewünschte Störstellenschicht auch durch Implantieren von Verunreinigungen während gleicher Zeitspannen aus ent­ sprechenden Richtungen schräg über einer Seitenwand der Gate­ elelektrode und schräg über der anderen Seitenwand, während das Halbleitersubstrat 1 stationär ist, erhalten werden.
Im folgenden wird die Beschreibung einer Halbleitereinrichtung nach einer dritten Ausführungsform und eines Verfahrens zur Herstellung dieser Halbleitereinrichtung unter Bezugnahme auf die Fig. 15 bis 20 gegeben.
Bei dieser Ausführungsform wird die Erfindung auf einen Tran­ sistor mit einer Einfach-Source-/Drain-Struktur angewendet. Die Halbleitereinrichtung nach dieser Ausführungsform hat etwa den­ selben Aufbau wie die in Fig. 1 gezeigte Halbleitereinrich­ tung, außer daß es in den Source-/Drain-Gebieten - wie in Fig. 15 gezeigt - keine n-störstellenschicht 6 niedriger Konzentra­ tion gibt. Daher wird eine genaue Beschreibung dieses Aufbaus hier nicht wiederholt.
Beim Aufbau nach dieser Ausführungsform ist die Halbleiterein­ richtung nicht dadurch gekennzeichnet, daß die Erzeugung heißer Ladungsträger durch einen das elektrische Feld verringernden Effekt gehemmt wird, sondern die thermische Diffusion in den n-störstellenschichten 7 und 7 hoher Konzentration wird ge­ hemmt, und außerdem kann der Kurzkanaleffekt im Vergleich zu einem herkömmlichen Transistor mit Einfach-Source-/Drain-Aufbau besser unterdrückt werden.
Die Halbleitereinrichtung nach dieser Ausführungsform wird z. B. durch die in den Fig. 16 bis 20 gezeigten Schritte herge­ stellt. Wie zuerst Fig. 16 zeigt, werden neutrale Verunreini­ gungen (Ge) in die gesamte Oberfläche des p-Wannengebietes 2 eines Halbleitersubstrates 1 implantiert, wodurch eine erste neutrale Störstellenschicht 8a mit einer Konzentration von 10¹⁶ bis 10¹⁹/cm³ bis zu einer Tiefe von etwa 0,1 µm von der Ober­ fläche der p-Wanne 2 gebildet wird. Wie dann Fig. 17 zeigt, wird auf der Oberfläche der p-Wanne 2, in der die erste neu­ trale Störstellenschicht 8a gebildet wurde, unter Anwendung einer thermischen Oxidation ein Gateisolierfilm 3 gebildet. Dann wird auf der Gateisolierschicht 3 eine etwa aus einer polykristallinen Siliziumschicht einer vorbestimmten Dicke ge­ bildete Leiterschicht gebildet. Danach wird die sich ergebende Schicht durch Fotolithografie und Ätzen gemustert, wodurch eine Gateelektrode 4 erzeugt wird. Die vorangehenden Schritte sind dieselben, wie sie für das Herstellungsverfahren der oben be­ schriebenen ersten Ausführungsform unter Bezugnahme auf die Fig. 2 und 3 beschrieben wurden.
Dann werden, wie Fig. 18 zeigt, neutrale Verunreinigungen - etwa Ge - vertikal in die Oberfläche der p-Wanne 2 unter Verwendung der Gateelektrode 4 als Maske implantiert, wodurch bis auf eine vorbestimmte Tiefe von der Oberfläche der p-Wanne 2 zweite neutrale Störstellenschichten 8b und 8b gebildet wer­ den. Danach wird auf der gesamten Oberfläche des Halbleitersub­ strates 1 einschließlich den äußeren Oberflächen der Gateelek­ trode 4 eine Isolatorschicht einer vorbestimmten Dicke ausge­ bildet und anschließend einem anisotropen Ätzen unterzogen, wo­ durch Seitenwandbedeckungen 5 und 5 gebildet werden, wie sie in Fig. 19 gezeigt sind.
Dann werden, wie Fig. 20 zeigt, n-Verunereinigungen, etwa Phospor, unter Verwendung der Gateelektrode 4 und der Seiten­ wandbedeckungen 5 und 5 als Masken implantiert, wodurch n-Stör­ stellenschichten 7 und 7 hoher Konzentration, die als Source- /Drain-Gebiete dienen, bis zu einer Tiefe von der Oberfläche der p-Wanne 2 gebildet werden, die geringer als die Tiefe der zweiten neutralen Störstellenschicht 8b und 8b ist. Danach wird die sich ergebende Schicht einer Wärmebehandlung zur Aktivie­ rung der Störstellen unterzogen, wodurch ein Einfach-Source- /Drain-Transistor des in Fig. 15 gezeigten Aufbaus fertig­ gestellt wird.
Beim Herstellungsverfahren nach dieser Ausführungsform kann der Transistor des Einfach-Source-/Drain-Aufbaus, auf den die Er­ findung angewandt wird, in vergleichsweise einfachen Schritten unter Anwendung ausschließlich einer vertikalen Implantation und Vermeidung schräger Implantationen ausgebildet werden.
Im folgenden wird ein typisches Beispiel beschrieben, bei dem die Halbleitereinrichtung entsprechend der Erfindung in einer Einrichtung angewendet ist, wie sie in Fig. 21 dargestellt ist. Fig. 21 zeigt einen Aufbau, bei dem die Erfindung auf die Speicherzelle eines DRAM (dynamischen Speichers mit wahlfreiem Zugriff) angewandt ist.
Diese Speicherzelle ist aus einem aktiven Gebiet, das in der Oberfläche einer p-Wanne 2 eines Halbleitersubstrates 1 gebil­ det und durch eine Feldisolierschicht 16 abgetrennt ist, gebil­ det. Die Speicherzelle besteht im Prinzip aus einem LDD-Tran­ sistor und einem Kondensator, auf die die Erfindung angewendet ist. Der LDD-Transistor weist eine Gateelektrode 4, die als Wortleitung dient, n-Störstellenschichten 6 und 6 niedriger Konzentration, die als Source-/Drain-Gebiete dienen, und n- Störstellenschichten 7 und 7 hoher Konzentration auf. Der LDD- Transistor enthält weiter - wie in der oben beschriebenen er­ sten Ausführungsform - eine erste neutrale Störstellenschicht 8a und eine zweite Störstellenschicht 8b. Eine untere Elektrode 11 des Kondensators ist mit der Oberfläche der (in der Abbil­ dung) rechten Störstellenschicht 7 hoher Konzentration verbun­ den, und eine obere Elektrode 13 ist auf der unteren Elektrode 11 mit einer dazwischengelegten dielektrischen Schicht 12 ge­ bildet. Ein Zwischenschichtisolierfilm 14 ist auf der Gateelek­ trode 4 und der oberen Elektrode 13 gebildet. Eine aus einer Leiterschicht - etwa Aluminium - gebildete Bitleitung 15 ist auf der Oberfläche des Zwischenschichtisolierfilms 14 gebildet. Diese Bitleitung 15 ist mit der Oberfläche der (in der Abbil­ dung) linken n-Störstellenschicht 7 hoher Konzentration über ein im Zwischenschichtisolierfilm 14 gebildetes Kontaktloch verbunden.
Wie oben beschrieben, macht es die Anwendung des LDD-Tran­ sistors entsprechend der Erfindung auf die Speicherzelle eines DRAM möglich, zu vermeiden, daß heiße Ladungsträger infolge des Kurzkanaleffektes in den Kondensator eindringen, und damit wird die Ausführung einer Speicherzelle mit guten Charakteristiken und unter Vermeidung von "soft errors" möglich.

Claims (14)

1. Halbleitereinrichtung mit
einem Halbleitersubstrat (1) mit einem Gebiet eines ersten Leitungstypes (2), das mindestens zu einer vorbestimmten Tiefe von einer Oberfläche des Halbleitersubstrates (1) gebildet ist;
einem auf der Oberfläche des Halbleitersubstrates (1) gebildeten Gateisolierfilm (3);
einer auf der Oberfläche des Gateisolierfilmes (3) gebildeten Gateelektrode (4);
einem Paar von Source-/Draingebieten (6, 7) eines zweiten Leitungstypes, die sich von der unmittelbaren Umgebung des jeweiligen Abschnittes unterhalb gegenüberliegender Seitenwände der Gateelektrode (4) nach außen erstrecken;
einer ersten neutralen Störstellenschicht (8a), die aus neutralen Störstellenatomen einer vorbestimmten Konzentration in einer vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrates (1) in dem unterhalb der Gateelektrode (4) zwischen den Source- /Draingebieten (6, 7) gelegenen Gebiet gebildet ist; und
einer zweiten neutralen Störstellenschicht (8b) mit höherer Störstellenkonzentration als die erste neutrale Störstellenschicht (8a), die aus neutralen Störstellenatomen gebildet ist und die Source-/Drainbereiche (6, 7) außerhalb eines Randbereiches unter der Gateelektrode (4) umgibt.
2. Halbleitereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Source-/Drain-Gebiete (6, 7) ein Paar von Störstellenschichten (6) des zweiten Leitungstyps niedriger Konzentration, die so gebildet sind, daß sie sich bis zu einer vorbestimmten Lage einwärts des Abschnittes direkt unterhalb der einander gegenüberliegenden Seitenwände der Gateelektrode (4) erstrecken, und ein Paar von Störstellenschichten (7) des zweiten Leitungstyps hoher Konzentration, die so gebildet sind, daß sie den Störstellenschichten niedriger Konzentration (6) benachbart sind und sich nach außen erstrecken, aufweisen.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die erste neutrale Störstellenschicht (8a), die die Bodenfläche der Source-/Drain-Gebiete (6, 7) umgibt, Germanium mit einer Konzentration von 10¹⁶-10¹⁷/cm³ aufweist und daß die zweite neutrale Störstellenschicht (8b), die im Kanalgebiet gebil­ det ist, Germanium mit einer Konzentration von 10¹⁹-10²⁰/cm³ aufweist.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß das in Gebiet des ersten Leitungstyps (2) des Halbleitersubstrates (1) ein p-Wannengenbiet (2) ist, und daß die Source-/Drain-Gebiete (6, 7) mit n-Verunreinigungen dotiert sind.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) aus einkristallinem Silizium gebildet ist,
daß ein Paar von n-Störstellenschichten (6) niedriger Konzen­ tration, durch Implantation von Phospor erzeugt ist,
daß ein Paar von n-Störstellenschichten (7) hoher Konzentration, die benachbart zu den n-Störstellenschichten niedriger Konzentration (6) und sich nach außen erstreckend gebildet und die durch Implantation von Arsen erzeugt ist,
daß die erste neutrale Störstellenschicht (8a), bis zu einer Tiefe von etwa 0,1 µm von der Hauptoberfläche des Halb­ leitersubstrates (1) gebildet ist.
6. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Implantieren von neutralen Verunreinigungen in ein Kanalgebiet eines Halbleitersubstrates (1) mit einem Gebiet eines ersten Leitungstyps (2) bis zu einer vorbestimmten Tiefe von einer Hauptoberfläche, wodurch eine erste neu­ trale Störstellenschicht (8a) einer vorbestimmten Konzentra­ tion bis zu einer vorbestimmten Tiefe von der Hauptoberfläche des Halbleitersubstrates (1) gebildet wird,
Bilden einer Gateelektrode (4) einer vorbestimmten Gestalt auf der Oberfläche des Halbleitersubstrates (1) mit einem Gateiso­ lierfilm (3) dazwischen,
Implantieren neutraler Verunreinigungen in die Hauptoberfläche des Halbleitersubstrates (1) unter Verwendung der Gateelektrode (4) als Maske, wodurch eine zweite neutrale Störstellenschicht (8b) einer vorbestimmten Konzentration bis zu einer vorbe­ stimmten Tiefe von der Oberfläche des Halbleitersubstrates (1) mit Ausnahme des Kanalgebietes unterhalb des Mittelteils der Gateelektrode (4) gebildet wird,
Bilden von Seitenwandbedeckungen (5) einer vorbestimmten Dicke auf den einander gegenüberliegenden Seitenwänden der Gateelektrode (4) und
Implantieren von Verunreinigungen des zweiten Leitungstyps aus einer vorbestimmten Richtung in die Hauptoberfläche des Halb­ leitersubstrates (1) unter Verwendung der Gateelektrode (4) und der Seitenwandbedeckungen (5) als Masken, wodurch Störstellen­ schichten des zweiten Leitungstyps (6, 7) bis zu einer vorbe­ stimmten Tiefe von der Hauptoberfläche des Halbleitersubstrates (1) innerhalb des Gebietes der zweiten neutralen Störstellen­ schicht (8b) gebildet werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt des Bildens der ersten neutralen Störstellenschicht (8a) einen Schritt des Aufbringens von Germanium als Verunrei­ nigung zur Bildung der ersten neutralen Störstellenschicht (8a) mit einer Konzentration von 10¹⁶ bis 10¹⁹/cm³ bis zu einer Tiefe von etwa 0,1 µm von der Hauptoberfläche des Halbleiter­ substrates (1) aufweist.
8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Schritt des Bildens der Gateelektrode (4) einer vor­ bestimmten Dicke auf der Oberfläche des Gateisolierfilms (3) durch Abscheiden von mit Verunreinigungen dotierten poly­ kristallinem Silizium mittels CVD ausgeführt wird.
9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch ge­ kennzeichnet, daß der Schritt des Bildens der zweiten neutra­ len Störstellenschicht (8b) unter Rotation des Halbleitersub­ strates (1) mit einer vorbestimmten Winkelgeschwindigkeit innerhalb einer Ebene parallel zu seiner Hauptoberfläche aus­ geführt wird.
10. Verfahren nach einem der Ansprüche 6 bis 9, dadurch ge­ kennzeichnet, daß während des Schrittes des Bildens der zwei­ ten neutralen Störstellenschicht (8b) der Winkel, unter dem die neutralen Verunreinigungen bezüglich der Hauptoberfläche des Halbleitersubstrates (1) aufgebracht werden, etwa 45° beträgt.
11. Verfahren nach einem der Ansprüche 6 bis 10, dadurch ge­ kennzeichnet, daß der Schritt des Bildens der zweiten neutralen Störstellenschicht (8b) so ausgeführt wird, daß Germanium als neutrale Verunreinigung in einer Konzentration von 10¹⁹ bis 10²⁰/cm³ vorliegt.
12. Verfahren nach einem der Ansprüche 6 bis 11, dadurch ge­ kennzeichnet, daß der Schritt des Bildens der Störstellen­ schicht (6, 7) des zweiten Leitungstyps einen Schritt des Implan­ tierens von Verunreinigungen des zweiten Leitungstyps niedriger Konzentration aus einer Richtung von etwa 45° zur Hauptoberfläche des Halbleitersub­ strates (1) unter Drehung des Halbleitersubstrates (1) mit einer definierten Winkelgeschwindigkeit in einer Ebene parallel zu seiner Hauptoberfläche aufweist.
13. Verfahren nach einem der Ansprüche 6 bis 12, dadurch ge­ kennzeichnet, daß der Schritt des Bildens der Störstellen­ schicht (6, 7) des zweiten Leitungstyps einen Schritt des Implan­ tierens von Verunreinigungen des zweiten Leitungstyps hoher Konzentration aus einer Richtung, die mit der Hauptoberfläche des Halbleitersubstrates (1) einen Winkel von etwa 45° einschließt, unter Drehung des Halbleitersubstrates (1) mit einer definierten Winkelgeschwin­ digkeit in einer Ebene parallel zu seiner Hauptoberfläche auf­ weist.
14. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Implantieren von Germanium in die gesamte Oberfläche eines Halbleitersubstrates (1) mit einem p-Gebiet (2) bis zu einer vorbestimmten Tiefe von mindestens einer Hauptoberfläche, wo­ durch eine erste neutrale Störstellenschicht (8a) mit einer Konzentration von 10¹⁶ bis 10¹⁹/cm³ bis zu einer Tiefe von 0,1 µm von der Hauptoberfläche des Halbleitersubstrates (1) gebildet wird,
Bilden einer Gateisolierschicht (3) auf der Hauptoberfläche des Halbleitersubstrates (1) durch thermische Oxidation,
Bilden einer Gateelektrode (4) einer vorbestimmten Dicke auf der Oberfläche der Gateisolierschicht (3) durch Abscheiden von mit Verunreinigungen dotiertem polykristallinem Silizium, Mustern des Silizium und der Gateisolierschicht (3) durch Lithografie und Ätzen zur Bildung der Gateelektrode (4),
Implantieren von Germanium aus einer gegenüber der Hauptober­ fläche des Halbleitersubstrates (1) unter einem Winkel von etwa 45° geneigten Richtung unter Verwendung der Gateelektrode (4) als Maske unter Drehung des Halbleitersubstrates (1) mit einer definierten Winkelgeschwindigkeit in einer Ebene parallel zu seiner Hauptoberfläche, wodurch eine zweite neutrale Stör­ stellenschicht (8b) mit einer Konzentration von 10¹⁹ bis 10²⁰/cm³ bis zu einer vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrates (1) außerhalb eines Kanalgebietes unterhalb des Mittelteils der Gateelektrode (4) gebildet wird,
Implantieren von Phosphor oder Arsen aus einer Richtung, die zur Hauptoberfläche des Halbleitersubstrates (1) unter einem Winkel von etwa 45° geneigt ist, unter Verwendung der Gateelektrode (4) als Maske und Drehung des Halbleiter­ substrates (1) mit einer definierten Winkelgeschwindigkeit in einer Ebene parallel zu seiner Hauptoberfläche, wodurch n- Störstellenschichten (6) einer vorbestimmten niedrigen Kon­ zentration bis zu einer vorbestimmten Tiefe von der Hauptober­ fläche des Halbleitersubstrates (1) innerhalb des Gebietes der zweiten neutralen Störstellenschicht (8b) gebildet werden, Bilden von Seitenwandbedeckungen (5) einer vorbestimmten Dicke auf den einander gegenüberliegenden Seitenwänden der Gateelek­ trode (4) und
Implantieren von Arsen aus einer zur Hauptoberfläche des Halb­ leitersubstrates (1) um 45° geneigten Richtung unter Drehung des Halbleitersubstrates (1) mit einer definierten Winkelge­ schwindigkeit in einer Ebene parallel zu seiner Hauptoberfläche unter Verwendung der Gateelektrode (4) und der Seitenwandbe­ deckungen (5) als Masken, wodurch n-Störstellenschichten (7) einer höheren Konzentration als derjenigen der n-Störstellen­ schichten (6) gebildet werden.
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