DE4101130C2

DE4101130C2 - MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung

Info

Publication number: DE4101130C2
Application number: DE4101130A
Authority: DE
Inventors: Yoshinori Okumura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-01-16
Filing date: 1991-01-16
Publication date: 1995-02-09
Anticipated expiration: 2011-01-17
Also published as: DE4101130A1; US5536957A

Description

Die vorliegende Erfindung bezieht sich auf Metall- Oxid-Halbleiter-(MOS)-Feldeffekttransistoren und weiter hin auf ein Verfahren zur Herstellung eines solchen MOS-Feld effekttransistors.

Fig. 11 ist die Querschnittsdarstellung der Grundstruktur eines herkömmlichen MOSFET. Wie in Fig. 11 gezeigt, ist ein Halbleitersubstrat 1 mit einem Gate 2 versehen. In der Haupt fläche des Halbleitersubstrates 1 sind auf den einander gegenüberliegenden Seiten des Gates 2 ein Sourcebereich 3 und ein Drainbereich 4 ausgebildet. Durch Anlegen einer Spannung geeigneter Polarität an das Gate 2 wird direkt unterhalb des Gates 2 ein Kanalbereich 5 invertiert und damit ein Leitungsweg zwischen Source 3 und Drain 4 geschaffen. Wenn in einem MOSFET der oben be schriebenen Struktur die Kanallänge klein ist, erstreckt sich eine Verarmungsschicht 6 in der Nähe des Drainbereichs 4 über den Sourcebereich 3, so daß der Stromfluß nicht durch die am Gate 2 anliegende Spannung gesteuert wird. Diese Erschei nung wird als Durchbruch des MOSFET bezeichnet. In Fig. 11 bezeichnet die Bezugsziffer 7 die Grenzlinie der Verarmungs schicht.

Um diesen Durchbruch zu vermeiden, sind Halbleitereinrich tungen bekannt, bei denen MOSFETs in Wannen ausgebildet sind. Fig. 12A ist die Querschnittsdarstellung einer herkömm lichen Halbleitereinrichtung, in der ein MOSFET mit vergra benem Kanal in einer im Halbleitersubstrat ausgebildeten Wanne gebildet ist. Fig. 13 ist die Draufsicht der in Fig. 12A gezeigten Halbleitereinrichtung. Wie in diesen Figuren gezeigt, ist in der Hauptfläche eines p⁻-Halbleitersubstrates 1 eine "Wanne" genannte Verunreinigungsdiffusionsschicht 8 vom n-Typ ausgebildet. In einem Oberflächenbereich der Verun reinigungsdiffusionsschicht 8 ist zur Einstellung der Schwellenspannung eine Verunreinigungsschicht 9 vorgesehen. Auf dem Halbleitersubstrat 1 ist ein mit n-Ionen implantier tes Gate 2 angeordnet. In der Verunreinigungsdiffusions schicht 8 sind auf einander gegenüberliegenden Seiten des Gates 2 durch Diffusion von Verunreinigungen vom p-Typ ein Sourcebereich 3 und ein Drainbereich 4 ausgebildet. Eine in der Hauptober fläche des Halbleitersubstrates 1 erzeugte Feldoxidschicht 10 dient der Isolation eines Bauelementbereiches 11 von anderen Bauelementbereichen. In einem auf diese Weise aufgebauten herkömmlichen MOSFET hat infolge der Ausbildung des Sourcebereichs 3 und des Drainbereichs 4 in der Wanne 8 mit entgegengesetztem Leitungstyp auch eine kürzere Kanallänge keine Ausdehnung der Verarmungs schicht in der Nachbarschaft des Drainbereichs 4 über den Source bereich 3 zur Folge, was zu einem effektiven Schutz vor Durchbrüchen führt.

Fig. 12B ist eine graphische Darstellung, die die Ortsab hängigkeit der Ionenzahl in der Hauptfläche des Halbleiter substrates in Richtung der Kanallänge darstellt. Die Y-Achse bezeichnet die im folgenden zu definierende Ionenzahl, und die X-Achse den Ort in Richtung der Kanallänge.
N = n_N-n_P,
P = n_P-n_N.

In diesen Ausdrücken bezeichnen n_N und n_P die Anzahl von Atomen vom n-Typ bzw. vom p-Typ. Wenn in einem bestimmten Gebiet n_N-n_P < 0, dann ist N < 0. Dieses Gebiet ist aus metallurgischer Sicht ein Verunreinigungsgebiet vom n-Typ. Wenn in einem Gebiet n_P-n_N < 0, dann ist P < 0. Dieses Gebiet ist aus metallurgischer Sicht ein Verunreinigungs gebiet vom p-Typ.

Unter Bezugnahme auf Fig. 12A und 12B ist ein Bereich direkt unterhalb des Gates 2, d. h. ein Kanalbereich, metallurgisch vom p⁻-Typ. Damit scheinen auf den ersten Blick Source 3 und Drain 4 auch dann leitfähig miteinander verbunden, wenn an das Gate 2 keine Spannung angelegt ist. Gate 2 ist jedoch mit Verunreinigungen vom n-Typ implantiert, und das Feld bewirkt, daß der Leitungstyp des Kanalbereiches vom n-Typ ist, wie Fig. 12C zeigt. Genauer gesagt, durch ein auf das Halbleitersubstrat 1 aufgebrachtes Gate 2 vom n-Typ sind der Sourcebereich 3 und der Drainbereich 4 elek trisch voneinander isoliert. Das Anlegen einer positiven Spannung an Gate 2 erzeugt im Kanalbereich einen Leitungstyp vom p-Typ und schafft eine leitfähige Verbindung zwischen dem Sourcebereich 3 und dem Drainbereich 4.

Im folgenden wird unter Bezugnahme auf die Fig. 14A bis 14E ein Verfahren zur Herstellung eines herkömmlichen MOSFET nach Fig. 12A beschrieben.

Wie in Fig. 14A gezeigt, werden in die gesamte Oberfläche eines Halbleitersubstrates 1 vom p-Typ (Bor, 1×10¹⁵ cm^-3) Verunreinigungsionen vom n-Typ (Phosphor) 12 implantiert. Das implantierte Substrat wird dann für 10 Stunden einer thermi schen Diffusion bei 1000°C ausgesetzt, wodurch eine Verun reinigungsdiffusionsschicht 8 vom n-Typ (Phosphor, 1×10¹⁶ cm^-3) in der Hauptfläche des Halbleitersubstrates 1 erzeugt wird, die als Wanne bezeichnet wird.

Danach werden in die gesamte Oberfläche der Verunreinigungs diffusionsschicht 8 Verunreinigungsionen 13 vom p-Typ (Bor) implantiert, um in der Oberfläche der Verunreinigungsdiffu sionsschicht 8 eine Verunreinigungsschicht 9 zur Einstellung der Schwellenspannung (Bor, 1×10¹⁷ cm^-3) zu erzeugen. Das ist in Fig. 14B gezeigt.

Wie in Fig. 14C gezeigt, wird das Halbleitersubstrat 1 einem thermischen Oxidationsprozeß unterzogen, wodurch auf der Oberfläche des Halbleitersubstrates 1 ein Gateoxidfilm 14 erzeugt wird. Danach wird auf dem Gateoxidfilm 14 ein Elek trodenmaterial abgeschieden, das Verunreinigungsionen vom n-Typ enthält (nicht gezeigt) und dann in einer vorgegebenen Form strukturiert, wodurch ein Gate 2 vom n-Typ erzeugt wird.

Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 1 einschließlich des Gates 2 eine Oxidschicht (nicht gezeigt) abgeschieden und anschließend einem anisotropen Ätzen unter zogen, wodurch - wie in Fig. 14D gezeigt - Seitenwandbedec kungen 15 der Seitenwände des Gates 2 erzeugt werden.

Wie in Fig. 14E gezeigt, werden unter Verwendung des Gates 2 und der Seitenwandbedeckungen 15 als Masken Verunreinigungs ionen 16 vom p-Typ (Bor) in die Oberfläche des Halbleitersub strates 1 implantiert und damit in der Oberfläche der Verun reinigungsdiffusionsschicht 8 ein Sourcebereich 3 (Bor, 1×10²⁰ cm^-3) und ein Drainbereich 4 (Bor, 1×10²⁰ cm^-3) erzeugt.

Dann wird auf der gesamten Oberfläche des Halbleitersubstrate 1 einschließlich des Gates 2 ein Zwischenschichtisolierfilm (nicht gezeigt) ausgebildet. Danach wird in diesem Zwischen schichtisolierfilm ein Kontaktloch und danach eine Aluminium verbindung ausgebildet, wodurch ein MOSFET gebildet wird.

Wie in Fig. 12A und 14A gezeigt, muß die oben beschriebene herkömmliche MOSFET-Struktur einer Wärmebehandlung bei einer hohen Temperatur von 1000°C ausgesetzt werden, um die Verunreinigungsdiffusionsschicht 8 vom n-Typ als Wanne zu erzeugen. Diese Hochtemperatur-Wärmebehandlung erzeugt in folge der thermischen Spannungen Spannungen im Halbleitersub strat 1, die auch nach dem Rückgang der Temperatur auf Umge bungstemperatur als Restspannungen im Substrat verbleiben. Die Restspannungen verursachen eine Verwindung des Halblei tersubstrates 1. Die Neigung des Halbleitersubstrates zur Verwindung infolge der Restspannungen wächst mit wachsendem Durchmesser des Halbleitersubstrates. Die Verwindung des Halbleitersubstrates führt zu Ungleichheiten und Instabili täten im Prozeß zwischen dem Zentralbereich und Randbereichen des Halbleitersubstrates. Infolgedessen gibt es Unterschiede in den Bauelementcharakteristiken zwischen dem Zentralbereich und den Randbereichen des Halbleitersubstrates, die zu einer nachteiligen Verringerung der Ausbeute an Bauelementen füh ren.

Aus der US-PS 3 437 891 ist ein MOS-Feldeffekttransistor bekannt mit einem Halbleitersubstrat mit einer Hauptoberfläche, mit einem auf der Hauptoberfläche gebildeten Gate, mit einem ersten Source-/Drain-Bereich eines ersten Leitungstypes und einem zwei ten Source-/Drain-Bereich des ersten Leitungstypes, die auf gegen überliegenden Seiten des Gates in der Hauptoberfläche gebildet sind, mit einer ersten Wanne eines zweiten Leitungstypes, die den ersten Source-/Drain-Bereich umschließt, und einer in einem Ab stand davon auf der gegenüberliegenden Seite des Gates gebildeten zweiten Wanne des zweiten Leitungstypes, die den zweiten Source-Drain-Bereich umschließt, und einem in der Hauptoberflä che unterhalb des Gates gebildeten Kanalbereich mit einer Dotie rung des ersten Leitungstypes.

Die Einheitlichkeit der Kanaldotierung läßt jedoch keine hohen Schaltgeschwindigkeiten zu.

Aus der US-PS 4 597 824 ist ein MOS-Feldeffekttransistor bekannt, mit einem Halbleitersubstrat mit einer Hauptoberfläche, mit einem auf der Hauptoberfläche gebildeten Gate, mit einem ersten Source-/Drain-Bereich eines ersten Leitungstypes und einem zwei ten Source-/Drain-Bereich des ersten Leitungstypes, die auf gegen überliegenden Seiten des Gates in der Hauptoberfläche gebildet sind. Angrenzend an den jeweiligen Source-/Drain-Bereich sind Bereiche mit zu diesen entgegengesetzten Leitungstypen angeord net, die zur Stabilisierung der Schwellenspannung und zur Erhö hung der Durchbruchsspannung dienen. Bei der Herstellung dieser entgegengesetzt dotierten Bereiche werden in einem Zwischen schritt Wannen um die Source-/Drain-Bereiche mit einer Dotierung zu der der Source-/Drain-Bereiche entgegengesetzten Art gebildet.

Es ist Aufgabe der vorliegenden Erfindung, einen MOS-Feldeffekt transistor zur Verfügung zu stellen, der eine kurze Schaltzeit ermöglicht, und ebenfalls ein Verfahren zur Herstellung eines derartigen MOS-Feldeffekttransistors anzugeben.

Diese Aufgabe wird gelöst durch einen MOS-Feldeffekttransistor mit den Merkmalen des Patentanspruches 1 und durch ein Verfahren mit den Merkmalen des Patentanspruches 10.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den je weils zugehörigen Unteransprüchen.

Da in dem MOSFET der Leitungstyp des zentralen Teiles des Kanalbereiches von ausgeprägterem p-Typ als die Endabschnitte ist, wird die Schaltgeschwindigkeit im zentralen Teil des Kanalbereiches partiell gesteigert, was zu einer Zunahme der Schaltgeschwindigkeit des Transi stors insgesamt führt.

Entsprechend dem erfindungsgemäß ausgebildeten MOSFET wird der Vorteil erreicht, da die Wannen zur Verhinderung des Durchbruchs klein genug sind, um nur einen Source-/Drain- Bereich aufzunehmen, daß die Hochtemperatur-Wärmebehandlung, die herkömmlicherweise erforderlich war, um große Wannen zu erhalten, überflüssig wird. Daher hat der erhaltene MOSFET keine infolge der thermischen Spannungen zurückbleibende Verwindung. Infolgedessen wird der MOSFET hochgradig zuver lässig.

Entsprechend dem Herstellungsverfahren des MOSFET werden die Verunreinigungsionen des zweiten Leitungstypes in die Hauptfläche des Halbleitersubstrates vom ersten Leitungs typ mit einer Energie implantiert, die ein Verunreini gungsprofil mit einer Maximalkonzentration in einem Bereich mit einiger Tiefe unterhalb der Hauptfläche liefert, womit die Verunreinigungsschicht des zweiten Leitungstypes im Halbleitersubstrat gebildet wird. Dementsprechend sind die Verunreinigungen des ersten Leitungstypes, die als Verunreinigungen zur Festlegung des Schwellenspannungswertes dienen, in der Hauptfläche des Halbleitersubstrates verblie ben. Damit wird der Schritt der Implantation von Verunreini gungsionen zur Festlegung des Schwellenspannungswertes über flüssig, womit sich der gesamte Prozeß vorteilhafterweise vereinfacht.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1A eine Querschnittsdarstellung eines MOSFET entsprechend einer Ausführungsform der vor liegenden Erfindung;

Fig. 1B ein Diagramm, das die Verteilung der Ionen zahl zeigt, aufgetragen über dem Abstand in Richtung der Kanallänge;

Fig. 1C ein Diagramm, das die Verteilung des Poten tials, aufgetragen über dem Abstand in Rich tung der Kanallänge, zeigt;

Fig. 2 die Draufsicht des MOSFETs von Fig. 1A;

Fig. 3A-3D Querschnittsdarstellungen, die die Schritte zur Herstellung des MOSFET von Fig. 1A zei gen;

Fig. 4A ein Diagramm, das das Verunreinigungsprofil zeigt, das nach der Ionenimplantation in Fig. 3A erhalten wird;

Fig. 4B ein Diagramm, das das Verunreinigungsprofil zeigt, das nach der Ionenimplantation in Fig. 10B erhalten wird;

Fig. 5 eine schematische Darstellung des Verfahrens der Rotationsionenimplantation;

Fig. 6A-6D Querschnittsdarstellungen, die die Verfah rensschritte eines anderen Herstellungsver fahrens des in Fig. 1A gezeigten MOSFETs darstellen;

Fig. 7 eine Querschnittsdarstellung eines MOSFET vom LDD-Typ entsprechend einer anderen Aus führungsform der vorliegenden Erfindung;

Fig. 8A-8E Querschnittsdarstellungen der Herstellungs schritte des in Fig. 7 gezeigten MOSFET vom LDD-Typ;

Fig. 9A eine Querschnittsdarstellung eines MOSFET entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 9B ein Diagramm, das die Verteilung der Ionen zahl, aufgetragen über dem Abstand in Rich tung der Kanallänge, zeigt;

Fig. 9C ein Diagramm, das die Potentialverteilung, aufgetragen über dem Abstand in Richtung der Kanallänge, zeigt;

Fig. 10A-10E Querschnittsdarstellungen der Herstellungs schritte des in Fig. 9A gezeigten MOSFET;

Fig. 11 ein Diagramm zur Erklärung des Durchbruchs in einem MOSFET;

Fig. 12A eine Querschnittsdarstellung eines herkömm lichen MOSFET;

Fig. 12B ein Diagramm, das die Verteilung der Ionen zahl, aufgetragen über dem Abstand in Rich tung der Kanallänge, zeigt;

Fig. 12C ein Diagramm, das die Potentialverteilung, aufgetragen über dem Abstand in Richtung der Kanallänge, zeigt;

Fig. 13 die Draufsicht eines MOSFET nach Fig. 12A und

Fig. 14A-14E Querschnittsdarstellungen, die die Verfah rensschritte eines herkömmlichen Herstel lungsverfahrens eines herkömmlichen MOSFET nach Fig. 12A zeigen.

Fig. 1A ist die Querschnittsdarstellung eines MOSFET mit vergrabenem Kanal entsprechend einer Ausführungsform der vorliegenden Erfindung, und Fig. 2 ist eine Draufsicht davon. Fig. 1B ist eine Zeichnung der Ionenzahlverteilung in der Hauptfläche eines Halbleitersubstrates, aufgetragen über dem Abstand in Richtung der Kanallänge. Fig. 1C ist eine Zeichnung der Potentialverteilung in der Hauptfläche des Substrates, aufgetragen über dem Abstand in Richtung der Kanallänge. Die Definition der Ionenzahlen N, P wurde bereits oben gegeben.

Wie in den Figuren gezeigt, ist ein p⁻-Halbleitersubstrat 1 über einem dazwischengelegten Gateoxidfilm 14 mit einem Gate 2 versehen. Das Gate 2 ist mit Verunreinigungsionen vom n-Typ implantiert. In der Hauptfläche des Halbleitersub strates 1 sind auf einander gegenüberliegenden Seiten des Gates 2 eine erste Wanne 17 und eine zweite Wanne 18 als Verunreinigungsbereiche vom n-Typ ausgebildet. Ein Teil 17a der ersten Wanne 17 überlappt sich mit dem Gate 2, während ein Teil 18a der zweiten Wanne 18 sich mit dem Gate 2 über lappt.

Ein Sourcebereich 3, der von einer Verunreinigungsschicht vom p-Typ gebildet wird, wird in der ersten Wanne 17 in der Hauptfläche des Halbleitersubstrates 1 gebildet. Ein Drain bereich 4, der durch eine Diffusionsschicht vom p-Typ ge bildet wird, ist in der zweiten Wanne 18 in der Hauptfläche des Halbleitersubstrates 1 gebildet. Unter der ersten und zweiten Wanne 17 und 18 ist im Halbleitersubstrat 1 eine Verunreinigungsdiffusionsschicht 19 vom n-Typ gebildet. In einen Bereich direkt unterhalb des Gates 2, d. h. in den zwi schen der ersten Wanne 17 und der zweiten Wanne 18 gelegenen Bereich 20 werden p⁻-Verunreinigungsionen eingeführt. Eine Feldoxidschicht 10 in der Hauptoberfläche des Halbleitersub strates 1 dient zur Isolierung des Bauelementbereiches 11 gegenüber anderen Bauelementbereichen.

Im folgenden wird die Arbeitsweise dieser Ausführungsform beschrieben.

Wie in Fig. 1A und 1B gezeigt, sind die Überlappungsbereiche 17a und 18a n⁻-Verunreinigungsbereiche, und den Bereich 20 zwi schen der ersten Wanne 17 und der zweiten Wanne 18 ist ein p⁻-Verunreinigungsbereich aus metallurgischer Sicht. Das Gate 2 ist jedoch mit Verunreinigungsionen vom n-Typ implan tiert, und damit bewirkt das elektrische Feld des Gates, daß die Überlappungsbereiche 17a und 18a vom n-Potentialtyp sind, und bewirkt damit - wie in Fig. 1C gezeigt - daß der Bereich 20 leicht zum n-Typ neigt. Entsprechend Fig. 1A und 1C sind also der Sourcebereich 3 und der Drainbereich 4 mit einem auf dem Halbleitersubstrat 1 angebrachten Gate 2 von einander elektrisch isoliert. Wenn an das Gate 2 eine Span nung angelegt wird, wird das Potential des Kanalbereiches (17a, 20, 18a) zum p-Typ umgekehrt, womit Source 3 und Drain 4 miteinander leitend verbunden werden.

In einem in der beschriebenen Weise aufgebauten MOSFET dehnt sich, da Source 3 und Drain 4 in der ersten bzw. zweiten Wanne 17 und 18 ausgebildet sind, eine Verarmungsschicht in der Nähe von Drain 4 nicht über den Sourcebereich 3 aus, was zu einem effektiven Schutz vor Durchbruch führt. Da die zum Schutz vor Durchbrüchen ausgebildete erste und zweite Wanne 17 und 18 so klein sind, daß die Source-/Drain-Bereiche 3 und 4 gerade untergebracht werden, wird die üblicherweise zur Ausbildung großer Wannen erforderliche Hochtemperatur- Wärmebehandlung überflüssig. Damit gibt es im erzeugten MOSFET keine Verwindungen infolge thermischer Spannungen mehr. Infolgedessen ist der MOSFET hochgradig zuverlässig. Die Verunreinigungsionen vom p-Typ, die in den zentralen Teil (20) des Kanals eingebracht werden, bewirken eine im Zentralteil teilweise erhöhte Operationsgeschwindigkeit und ermöglichen ein Absenken der Schwellenspannung V_TH und damit einer Verringerung der Schaltzeit des Transistors. Die im Halbleitersubstrat 1 vorhandene Verunreinigungsdiffusions schicht 19 vom n-Typ bewirkt, daß vom Gebiet 20 unter dem Gate zum unteren Teil des Halbleitersubstrates 1 vom p-Typ auch dann keine Leckströme fließen, wenn Source- und Drain- Bereich 3 und 4 leitend miteinander verbunden sind.

Im folgenden wird mit Bezugnahme auf die Fig. 3A bis 3D eine Beschreibung eines Herstellungsverfahrens für den in Fig. 1A gezeigten MOSFET gegeben.

Wie in Fig. 3A gezeigt, werden in die Oberfläche des p⁻-Halb leitersubstrates 1 (Bor, 1×10¹⁵ cm^-3) Verunreinigungsionen 12 (Phosphor) mit einer Energie von 400-500 keV implan tiert. Danach wird für 30-60 Minuten eine Wärmebehandlung bei einer Temperatur von 900°C durchgeführt. Dies führt - wie Fig. 3A und 4A zeigen - zur Ausbildung einer Verunrei nigungsschicht 19 vom n-Typ (Phosphor, 1×10¹⁷ cm^-3) im Halbleitersubstrat 1 mit einem Verunreinigungsprofil mit einer Maximalkonzentration in einem unterhalb der Hauptfläche des Substrates gelegenen Bereich. In diesem Fall verbleibt in der Hauptfläche des Halbleitersubstrates 1 eine Verunrei nigungsschicht 21 vom p-Typ mit der gleichen Verunreinigungs konzentration (Bor, 1×10¹⁵ cm^-3) wie das Halbleitersubstrat 1.

Wie in Fig. 3B gezeigt, wird dann auf dem Halbleitersubstrat 1 ein Gateoxidfilm 14 ausgebildet. Danach wird mittels eines CVD-Verfahrens unter Verwendung von Phosphin und Silangas auf dem Gateoxidfilm 14 eine Polysiliziumschicht vom n-Typ abgeschieden. Nachfolgendes Strukturieren dieser Polysili ziumschicht vom n-Typ in eine vorgegebene Form führt zur Ausbildung des Gates 2. Dann werden unter Verwendung des Gates 2 als Maske Verunreinigungsionen 22 vom n-Typ (Phosphor) unter Verwendung eines schiefen Rotationsionenimplanta tionsverfahrens in die Hauptfläche des Substrates implan tiert. Die Implantationsenergie ist diesmal 120-180 keV. Dies führt zur Ausbildung einer ersten und einer zweiten kleinen Wanne 17 und 18 vom n-Typ (Phosphor, 1×10¹⁷ cm^-3), die sich von der Hauptfläche des Substrates in die Verunrei nigungsschicht 19 vom n-Typ hinein erstrecken.

Das schiefe Rotationsionenimplantationsverfahren wird in Fig. 5 ge zeigt. Insbesondere wird das Halbleitersubstrat 1 so ange ordnet, daß es mit dem Verunreinigungsionenstrahl 23 keinen rechten Winkel einschließt. Dann wird unter Drehung des Halbleitersubstrates 1 der Verunreinigungsionenstrahl 23 auf die Oberfläche des Halbleitersubstrates 1 gerichtet. Vorzugsweise wird ein Neigungswinkel R im Bereich von 15-60° gewählt.

Dann wird, wie in Fig. 3C gezeigt, auf die gesamte Oberfläche des Halbleitersubstrates 1 einschließlich des Gates 2 eine Oxidschicht abgeschieden. Danach werden durch Rückätzen die ser Oxidschicht mittels anisotropen Ätzens Seitenwandbedec kungen 24 auf den Seitenwänden des Gates 2 gebildet.

Wie in Fig. 3D gezeigt, werden in die gesamte Oberfläche des Halbleitersubstrates 1 Verunreinigungsionen 25 vom p-Typ (Bor) implantiert, wodurch Sourcebereiche 3 vom p-Typ (Bor, 1×10²⁰ cm^-3) und Drainbereiche 4 vom p-Typ (Bor, 1×10²⁰ cm^-3) in der ersten bzw. zweiten Wanne 17 und 18 gebildet werden.

Danach wird auf der gesamten Oberfläche des Halbleitersub strates 1 ein nicht gezeigter Zwischenschichtisolierfilm gebildet. Danach werden zur Ausbildung des in Fig. 1 gezeig ten MOSFET in diesem Zwischenschichtisolierfilm ein Kontakt loch und dann eine Aluminiumverbindung gebildet.

Nach diesem Verfahren ist, da die erste und zweite Wanne 17 und 18 so klein sind, daß sie gerade die Source- und Drain-Bereiche 3 und 4 enthalten, der zur Ausbildung großer Wannen erforderliche Hochtemperatur-Wärmebehandlungsschritt nicht mehr erforderlich. Das macht es möglich, die Erzeugung von Verwindungen im Halbleitersubstrat 1 und damit die Ursache von Unterschieden in den Bauelementcharakteristiken zwischen dem Zentralbereich und den Randbereichen des Halb leitersubstrates 1 zu vermeiden. Dies führt zu einer Verbes serung der Bauelementausbeute. Da nach diesem Verfahren im Halbleiter keine Verwindungen vorkommen, kann der Wafer einen größeren Durchmesser erhalten.

Fig. 6A-6D sind Querschnittsdarstellungen, die die Ver fahrensschritte eines anderen Herstellungsverfahrens des in Fig. 1A gezeigten MOSFETs zeigen.

Wie in Fig. 6A gezeigt, werden in die Oberfläche des p⁻-Halb leitersubstrates 1 (Bor, 1×10¹⁵ cm^-3) Verunreinigungsionen 12 vom n-Typ (Phosphor) mit einer Energie von 400-500 keV implantiert. Danach wird für 30-60 Minuten eine Wärmebe handlung bei einer Temperatur von 900°C durchgeführt. Diese Wärmebehandlung führt - wie in Fig. 6A und 4A gezeigt - zur Ausbildung einer Verunreinigungsschicht 19 vom n-Typ (Phos phor, 1×10¹⁷ cm^-3) im Halbleitersubstrat 1 mit einem Ver unreinigungsprofil mit einer Maximalkonzentration in einem Bereich etwas unterhalb der Hauptfläche. In diesem Fall ver bleibt in der Hauptfläche eine Verunreinigungsschicht 21 vom p-Typ, die die gleiche Verunreinigungskonzentration (Bor, 1×10¹⁵ cm^-3) wie das Halbleitersubstrat 1 hat.

Wie in Fig. 6B gezeigt, wird dann auf dem Halbleitersubstrat 1 ein Gateoxidfilm 14 gebildet. Danach wird mittels eines CVD-Verfahrens unter Verwendung vom Phosphin und Silangas auf dem Gateoxidfilm 14 eine Polysiliziumschicht vom n-Typ abgeschieden. Nachfolgendes Strukturieren der Polysilizium schicht vom n-Typ in vorgegebener Form führt zur Bildung des Gates 2. Dann wird auf der gesamten Oberfläche des Halb leitersubstrates 1 einschließlich des Gates 2 eine Oxid schicht abgeschieden. Danach werden auf den Seitenwänden des Gates 2 durch Rückätzen der Oxidschicht mittels aniso tropen Ätzens Seitenwandbedeckungen 24 ausgebildet.

Wie in Fig. 6C gezeigt, werden dann mittels eines Rotations ionenimplantationsverfahrens unter Verwendung des Gates 2 und der Seitenwandbedeckungen 24 als Maske Verunreinigungs ionen vom n-Typ 22 (Phosphor) in die Hauptfläche des Halblei tersubstrates 1 implantiert. Die Implantationsenergie sollte größer als die Implantationsenergie in dem in Fig. 3B ge zeigten Schritt sein. Damit werden eine erste und eine zweite kleine Wanne 17 und 18 vom n-Typ (Phosphor, 1×10¹⁷ cm^-3) gebildet, die sich von der Hauptfläche des Halbleitersubstra tes 1 in die Verunreinigungsschicht 19 vom n-Typ erstrecken. Da die Verunreinigungsionen zur Herstellung der Wannen nach der Bildung der Seitenwandbedeckungen 24 implantiert werden, können eine tiefe erste und zweite Wanne 17 und 18 gebildet werden.

Entsprechend Fig. 6D werden als nächstes Verunreinigungsionen 25 vom p-Typ (z. B. Bor) in die gesamte Oberfläche des Halb leitersubstrates 1 implantiert, wodurch ein Sourcebereich 3 vom p-Typ (Bor, 1×10²⁰ cm^-3) und ein Drainbereich 4 vom p-Typ (Bor, 1×10²⁰ cm^-3) in der ersten bzw. zweiten Wanne 17 bzw. 18 gebildet werden.

Dann wird auf der gesamten Oberfläche des Halbleitersubstra tes 1 ein nicht gezeigter Zwischenschichtisolierfilm ge bildet, und in diesem Zwischenschichtisolierfilm wird ein Kontaktloch ausgebildet. Mit einer danach ausgebildeten Alu miniumverbindung wird der in Fig. 1 gezeigte MOSFET erhalten.

Fig. 7 ist die Querschnittsdarstellung eines MOSFET mit einer LDD-Lightly Doped Drain Source)-Struktur entsprechend einer anderen Ausführungsform der vorliegenden Erfindung.

Da die in Fig. 7 gezeigte Ausführungsform die gleiche wie die in Fig. 1A ist, mit Ausnahme der unten beschriebenen Merkmale, sind identische oder einander entsprechende Teile von Fig. 7 mit identischen Bezugszeichen bezeichnet, und ihre Beschreibung wird nicht wiederholt.

Der in Fig. 7 gezeigte MOSFET unterscheidet sich von dem in Fig. 1A gezeigten darin, daß benachbart zum Sourcebereich 3 in einer ersten kleinen Wanne 17 eine p⁻-Verunreinigungs schicht 26 und benachbart zum Drainbereich 4 in einer zweiten kleinen Wanne 18 eine p⁻-Verunreinigungsschicht 27 ausge bildet sind. Die p⁻-Verunreinigungsschichten 26 und 27 haben eine p⁻-Konzentration in der Größenordnung von 10¹⁸ cm^-3 Ein MOSFET vom LDD-Typ hat den Effekt, daß der Widerstand gegenüber heißen Elektronen erhöht wird.

Im folgenden wird die Beschreibung eines Verfahrens zur Her stellung des in Fig. 7 gezeigten MOSFET vom LDD-Typ unter Bezugnahme auf Fig. 8A-8E gegeben.

Wie in Fig. 8A gezeigt, werden in die Oberfläche des Halb leitersubstrates 1 vom p-Typ (Bor, 1×10¹⁵ cm^-3) Verunreini gungsionen 12 vom n-Typ (Phosphor) mit einer Energie von 400-500 keV implantiert. Danach wird für 30-60 Minuten eine Wärmebehandlung bei einer Temperatur von 900°C durch geführt. Diese Wärmebehandlung führt zur Bildung einer Ver unreinigungsschicht 19 vom n-Typ (Phosphor, 1×10¹⁷ cm^-3) im Halbleitersubstrat 1 mit einem Verunreinigungsprofil mit einer Maximalkonzentration in einem von der Hauptfläche des Halbleitersubstrates 1 etwas entfernten Bereich - wie in Fig. 8A und 4A gezeigt. In diesem Fall verbleibt in der Hauptfläche des Halbleitersubstrates 1 eine Verunreinigungs schicht 21 vom p-Typ mit der gleichen Verunreinigungskonzen tration (Bor, 1×10¹⁵ cm^-3) wie das Halbleitersubstrat 1.

Wie in Fig. 8B gezeigt, wird dann auf dem Halbleitersubstrat 1 ein Gateoxidfilm 14 gebildet. Danach wird durch ein CVD- Verfahren unter Verwendung von Phosphin und Silangas auf dem Gateoxidfilm 14 eine Polysiliziumschicht vom n-Typ ab geschieden. Nachfolgendes Strukturieren dieser Polysilizium schicht vom n-Typ in eine vorgegebene Form führt zur Aus bildung des Gates 2. Dann werden unter Verwendung des Gates 2 als Maske Verunreinigungsionen 28 (Bor) von p⁻-Konzentration in die Oberfläche des Halbleitersubstrates 1 implantiert. Dies führt zur Ausbildung von p⁻-Verunreinigungsschichten 26 und 27 (Bor, 1×10¹⁸ cm^-3) in der Hauptfläche des Halb leitersubstrates 1.

Danach werden entsprechend Fig. 8C unter Verwendung des Gates als Maske Verunreinigungsionen 22 vom n-Typ (Phosphor) mit tels des Rotationsionenimplantationsverfahrens in die Haupt fläche des Halbleitersubstrates 1 implantiert. Die Implanta tionsenergie ist 120-180 keV. Dies führt zur Ausbildung der ersten und zweiten kleinen Wanne 17 und 18 vom n-Typ (Phosphor, 1×10¹⁷ cm^-3), die sich von der Hauptfläche des Substrates in die Verunreinigungsschicht vom n-Typ erstrec ken.

Dann wird - wie in Fig. 8D gezeigt - auf die gesamte Ober fläche des Halbleitersubstrates einschließlich des Gates 2 eine Oxidschicht abgeschieden. Rückätzen dieser Oxidschicht durch anisotropes Ätzen bildet danach Seitenwandbedeckungen 24 auf den Seitenwänden des Gates 2.

Entsprechend Fig. 8E werden dann unter Verwendung des Gates 2 und der Seitenwandbedeckungen 24 als Maske Verunreinigungs ionen 25 vom p-Typ in die gesamte Oberfläche des Halbleiter substrates 1 implantiert. Dies führt zur Ausbildung eines Sourcebereiches 3 (Bor, 1×10²⁰ cm^-3) benachbart zur p⁻-Verunreinigungsschicht 26 in der ersten Wanne 17 und eines Drainbereiches 4 (Bor, 1×10²⁰ cm^-3) benachbart zur p⁻-Verunreinigungsschicht 27 in der zweiten Wanne 18.

Dann wird auf der gesamten Oberfläche des Halbleitersubstra tes 1 ein nicht gezeigter Zwischenschichtisolierfilm und in diesem Zwischenschichtisolierfilm anschließend ein Kon taktloch gebildet. Die nachfolgende Ausbildung einer Alu miniumverbindung ergibt den in Fig. 7 gezeigten MOSFET.

Obgleich in den oben erläuterten Ausführungsformen unter Bezugnahme auf Fig. 1A beispielhaft der Fall dargestellt ist, daß in einem Halbleitersubstrat 1 vom p-Typ eine Ver unreinigungsschicht 19 vom n-Typ und dann Wannen 17 und 18 vom n-Typ darin gebildet sind, ist die vorliegende Erfindung darauf nicht beschränkt. Es kann auch ein Halbleitersubstrat vom n-Typ verwendet werden. In diesem Fall besteht keine Notwendigkeit für die Ausbildung einer Verunreinigungsschicht 19 vom n-Typ.

Fig. 9A ist die Querschnittsdarstellung eines MOSFET mit vergrabenem Kanal entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung. Fig. 9B ist ein Diagramm, das die Verteilung der Ionenzahl, aufgetragen über den Abstand in Richtung der Kanallänge, zeigt. Fig. 9C ist ein Diagramm, das die Potentialverteilung, aufgetragen über den Abstand in Richtung der Kanallänge, zeigt.

In der in Fig. 1A gezeigten Ausführungsform tendiert, mit Bezugnahme auf Fig. 1C, das Potential des Kanalbereiches (insbesondere der Bereiche 17a und 18a) signifikant zum n-Typ, so daß die Schwellenspannung V_TH einen hohen Wert an nimmt und Hochgeschwindigkeits-Arbeitsweise nicht erreicht werden kann. Der in Fig. 9A-9C gezeigte MOSFET ist ein verbesserter MOSFET, in dem die Schwellspannung V_TH verrin gert werden kann.

Die in Fig. 9A gezeigte Ausführungsform ist dieselbe wie die von Fig. 1A mit Ausnahme der folgenden Merkmale. Die einander entsprechenden Bereiche sind mit den gleichen Be zugsziffern bezeichnet, und ihre Beschreibung wird nicht wiederholt.

Entsprechend Fig. 9A und 9B ist der Zentralbereich 20 des Kanalbereiches vom p-Typ, und die Endabschnitte 17a und 18a, die den Zentralbereich 20 einschließen, sind vom p⁻-Typ. Die Definition von n und p wurde oben gegeben. Die in Fig. 9B gezeigte strichpunktierte Kurve ist die in Fig. 1B ge zeigte Kurve, die zum Vergleich mit der durchgezogenen Kurve angegeben ist. Mit der angegebenen Struktur wird das n-Typ- Potential des Kanalbereiches verringert, wie in Fig. 9C zu sehen. (Die strichpunktierte Kurve ist die in Fig. 1C ge zeigte Kurve, die zum Vergleich mit der durchgezogenen Kurve angegeben wurde.) Im Ergebnis wird die Schwellenspannung V_TH verringert, und dementsprechend kann der Kanalbereich leich ter invertiert werden, was zu einer höheren Operationsge schwindigkeit führt.

Im folgenden wird unter Bezugnahme auf die Fig. 10A-10E ein Herstellungsverfahren für den in Fig. 9A gezeigten MOSFET beschrieben.

Entsprechend Fig. 10A wird ein Halbleitersubstrat 1 vom p-Typ präpariert.

Entsprechend Fig. 10B werden in die Hauptfläche des Halb leitersubstrates 1 mit einer Energie von 400-500 keV Ver unreinigungsionen 12 vom n-Typ (Phosphor) implantiert. Dann wird das Substrat für 30-60 Minuten einer Wärmebehandlung bei einer Temperatur von 900°C unterzogen. Entsprechend Fig. 10B und 4B wird im Halbleitersubstrat 1 eine Verunreini gungsschicht 19 vom n-Typ (Phosphor, 1×10¹⁷ cm^-3) gebildet, die ein Verunreinigungsprofil mit einer Maximalkonzentration in einigem Abstand von der Hauptfläche des Substrates 1 hat.

Danach werden in die Hauptfläche des Halbleitersubstrates 1 (Bor, 1×10¹⁵ cm^-3) Verunreinigungsionen (Bor) vom p-Typ implantiert, um eine Verunreinigungsschicht 30 (Bor, 1×10¹⁶ cm^-3) vom p-Typ auszubilden. Die als Beispiel mit 1×10¹⁶ cm^-3 angegebene Borkonzentration ist vorzugsweise im Bereich von 1×10¹⁶-1×10¹⁷ cm^-3.

Wie Fig. 10C zeigt, wird danach auf dem Halbleitersubstrat 1 ein Gateoxidfilm 14 ausgebildet. Mittels eines CVD-Verfah rens unter Verwendung von Phosphin und Silangas (nicht ge zeigt) wird dann auf dem Gateoxidfilm 14 eine Polysilizium schicht vom n-Typ abgeschieden. Anschließendes Strukturieren dieser Polysiliziumschicht vom n-Typ in eine vorgegebene Form bewirkt die Ausbildung des Gates 2. Dann werden unter Verwendung des Gates 2 als Maske mittels des Rotationsionen implantationsverfahrens in die Hauptfläche des Halbleitersub strates 1 Verunreinigungsionen 22 vom n-Typ (Phosphor) im plantiert. Die Implantationsenergie ist diesmal 120-180 keV. Dies führt zur Ausbildung einer ersten und einer zweiten Wanne 17 und 18 vom n-Typ (Phosphor, 1×10¹⁷ cm^-3), die sich von der Hauptfläche des Substrates 1 in die Verunreinigungsschicht 19 vom n-Typ erstreckt. Die Rotationsionenimplantation wird nach dem in Fig. 5 gezeigten Verfahren durchgeführt. Wie in Fig. 10D gezeigt, wird dann auf der gesamten Oberfläche des Halbleitersubstrates 1 ein schließlich des Gates 2 eine Oxidschicht (nicht gezeigt) abgeschieden. Durch Rückätzen dieser Oxidschicht durch an isotropes Ätzen werden danach auf den Seitenwänden des Gates 2 Seitenwandbedeckungen 24 ausgebildet. In die gesamte Ober fläche des Halbleitersubstrates 1 werden dann Verunreini gungsionen 25 (Bor) vom p-Typ implantiert, um in der ersten bzw. zweiten Wanne 17 und 18 - wie in Fig. 10E gezeigt - ein Sourcegebiet 3 (Bor, 1×10²⁰ cm^-3) vom p-Typ und einen Drainbereich 4 (Bor, 1×10²⁰ cm^-3) vom p-Typ zu erzeugen.

Dann wird auf der gesamten Oberfläche des Halbleitersubstra tes 1 ein nicht gezeigter Zwischenschichtisolierfilm und in diesem Zwischenschichtisolierfilm ein Kontaktloch aus gebildet. Danach wird eine Aluminiumverbindung gebildet, und der MOSFET ist erzeugt.

Claims

1. MOS-Feldeffekttransistor
mit einem Halbleitersubstrat (1) mit einer Hauptoberfläche;
mit einem auf der Hauptoberfläche gebildeten Gate (2);
mit einem Source-/Drain-Bereich (3) eines ersten Leitungs types und einem zweiten Source-/Drain-Bereich (4) des ersten Leitungstypes , die auf gegenüberliegenden Seiten des Gates (2) in der Hauptoberfläche gebildet sind;
mit einer ersten Wanne (17) eines zweiten Leitungstypes, die den ersten Source-/Drain-Bereich (3) umschließt, und einer in einem Abstand davon auf der gegenüberliegenden Seite des Gates (2) gebildeten zweiten Wanne (18) des zweiten Leitungstypes, die den zweiten Source-/Drain-Bereich (4) umschließt;
mit einem in der Hauptoberfläche unterhalb des Gates (2) gebilde ten Kanalbereich mit einem Zentralbereich (20) mit einer Dotierung des ersten Leitungstypes und mit einem Paar von den Zentralbereich (20) einschließenden Endbereichen (17a, 18a) mit einer Dotierung, die geringer als die des Zentralbereiches (20) ist.

2. MOS-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Wanne (17, 18) Bereiche aufweisen, die mit dem Gate (2) überlappen.

3. MOS-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß unterhalb der ersten und zweiten Wanne (17, 18) im Halbleitersubstrat (1) eine Verunreinigungsschicht (19) des zweiten Leitungstypes gebildet ist.

4. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) vom ersten Leitungstyp ist.

5. MOS-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) vom zwei ten Leitungstyp ist.

6. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in das Gate (2) Verunreinigungsionen des zweiten Leitungstypes eingeführt sind.

7. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß benachbart zu dem einen Source-/ Drain-Bereich (3) und dem anderen Source-/Drain-Bereich (4) Schichten (26, 27) niedriger Konzentration des ersten Leitungstypes gebildet sind.

8. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Zentralbereich (20) des Kanal bereiches Leitfähigkeit vom p⁻-Typ hat und daß die Endbe reiche (17a, 18a) Leitfähigkeit vom n⁻-Typ haben.

9. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Zentralbereich (20) des Kanal bereiches Leitfähigkeit vom p-Typ hat und daß die Endbe reiche (17a, 18a) Leitfähigkeit vom p⁻-Typ haben.

10. Verfahren zur Herstellung eines MOS-Feldeffekttransistors mit einem Gate, einem Source-/Drain-Bereich (3) und einem zweiten Source-/Drain-Bereich (4) mit der Abfolge der Schritte:
Präparation eines Halbleitersubstrates (1) eines ersten Leitungs types mit einer Hauptfläche,
Implantation von Verunreinigungsionen (12) eines zweiten Lei tungstypes in die Hauptfläche des Halbleitersubstrates (1) mit einer Energie, die ein Verunreinigungsprofil mit einer maximalen Konzentration in einem von der Hauptfläche entfernten Bereich er zeugt, um eine Verunreinigungsschicht (19) des zweiten Leitungs types im Halbleitersubstrat (1) zu erzeugen,
Implantation von Verunreinigungsionen des ersten Leitungstypes in die Hauptfläche des Halbleitersubstrates (1) nach der Ausbildung der Verunreinigungsschicht (19) des zweiten Leitungstypes im Halbleitersubstrat (1),
Ausbildung des Gates (2) auf der Hauptfläche des Halbleitersub strates (1),
Implantation von Verunreinigungsionen (22) des zweiten Leitungs types in die Hauptfläche des Halbleitersubstrates (1) unter Nut zung des Gates (2) als Maske zur Ausbildung einer ersten und einer zweiten Wanne (17, 18), die sich von der Hauptfläche des Halbleitersubstrates (1) in die Verunreinigungsschicht des zwei ten Leitungstypes (19) erstrecken, wobei die erste Wanne (17) ge rade so groß ist, daß sie den einen Source-/Drain-Bereich (3) aufnimmt, und die zweite Wanne (18) gerade so groß ist, daß sie den zweiten Source-/Drain-Bereich (4) aufnimmt,
Ausbildung von Seitenwandbedeckungen (24) auf den Seitenwänden des Gates (2) nach der Bildung der ersten und zweiten Wanne (17, 18) und vor der Bildung des ersten und zweiten Source-/Drain- Bereiches (3, 4),
Implantation von Verunreinigungsionen (25) des ersten Leitungs types in die Hauptfläche des Halbleitersubstrates (1) unter Nut zung des Gates (2) als Maske zur Ausbildung des einen Source-/Drain-Bereiches (3) in der ersten Wanne (17) und des an deren Source-/Drain-Bereiches (4) in der zweiten Wanne (18).

11. Verfahren nach Anspruch 10 mit dem zusätzlichen Schritt der Implantation von Verunreinigungs ionen des ersten Leitungstypes mit einer geringeren Konzentration als der Konzentration von Verunreinigungsionen zur Ausbildung des ersten und des zweiten Source-/Drain- Bereiches (3, 4) in die Hauptfläche des Halbleitersubstrates (1) unter Nutzung des Gates (2) als Maske vor der Ausbildung der ersten und zweiten Wanne (17, 18) und nach der Ausbildung des Gates (2), wodurch ein Bereich (26, 27) des ersten Leitungstypes mit niedrigerer Konzentration in der Hauptfläche des Halbleitersubstrates (1) auf einander gegenüberliegenden Seiten des Gates (2) gebildet wird.