DE3813665A1

DE3813665A1 - Transistor mit ueberlappendem gate/drain und doppelschicht-gatestrukturen

Info

Publication number: DE3813665A1
Application number: DE3813665A
Authority: DE
Inventors: Ryuichi Izawa; Tokuo Kure; Shimpei Iijima; Eiji Takeda; Yasuo Igura; Akemi Hamada; Atsushi Hiraiwa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-24
Filing date: 1988-04-22
Publication date: 1988-11-03
Anticipated expiration: 2008-04-23
Also published as: US5053849A; DE3813665C2; KR970003903B1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter einrichtung oder auf eine ULSI-Struktur aus MOS-Transisto ren, und insbesondere auf eine integrierte Schaltungsein richtung mit hoher Durchbruchspannung, hoher Verarbeitungs geschwindigkeit und hoher Integrationsdichte.

Die Dichte von LSI-Strukturen, beispielsweise von DRAM- Strukturen, stieg jeweils in einem Zeitraum von etwa 3 Jah ren um das 4fache an. Gegenwärtig liegt die Gatelänge von MOS-Transistoren, die sich innerhalb einer LSI-Struktur be finden, im Bereich von 0,5 µm oder darunter. Bei einem der artigen Fortschritt der Miniaturisierung tritt die Frage der Betriebszuverlässigkeit mehr und mehr in den Vorder grund. Im Hinblick darauf wurden SD-Strukturen (Single Drain), dann DDD-Strukturen (Double Diffused Drain) und zu letzt LDD-Strukturen (Lightly Doped Drain) entwickelt. Die se genannten Techniken sind z. B. in der offengelegten ja panischen Patentpublikation 53-78 181 beschrieben. Die Transistorstrukturen in den herkömmlichen integrierten Schaltungseinrichtungen haben sich daher im Laufe der Zeit gründlich verändert.

Es geht z. B. aus dem Stand der Technik ein Feldeffekttran sistor hervor, der eine Gateelektrodenstruktur in Form ei nes umgekehrten T aufweist. Dieser Transistor wird in IEDM86, Seite 742 "A Novel Submicron LDD Transistor with Inverse-T Gate Structure" diskutiert.

In diesem Fall ist derjenige Teil (der nachfolgend als "Seitenwandgate" bezeichnet wird), der durch den überhän genden horizontalen Querbalken der Gateelektrode mit umge kehrter T-förmiger Struktur gebildet wird, verdünnt bzw. verjüngt ausgebildet. Der Grund liegt darin, daß zur Bil dung von Source- und Drainbereichen eine Ionenimplantation durch die dünne Seitenwand-Gateelektrode hindurch erfolgen soll.

Das Seitenwandgate der Gateelektrode mit umgekehrt T-förmi ger Struktur wird entsprechend der obigen Veröffentlichung durch ionenreaktives Ätzen der Gateelektrode herausgebil det. Dies ist jedoch relativ problematisch.

So läßt sich der Ätzvorgang zur Ausbildung des Seitenwand gates nur schwer steuern. Es ist praktisch nicht möglich, die Dicke des Seitenwandgates genau einstellen zu können, da sie empfindlich von der Temperatur, der Ätzzeit und der Ausgangsdicke abhängt. Da ferner die leicht dotierten Source- und Drainbereiche des Transistors mittels Ionenim plantation durch den dünnen und überhängenden Gatefilm der Gateelektrode mit umgekehrter T-förmiger Struktur hindurch gebildet werden, ist es schwierig, das Verunreinigungspro fil der leicht dotierten Source- und Drainbereiche genau einzustellen, wenn nicht die Dicke des Seitenwandgates ex akt bekannt ist.

Ferner weist beim Stand der Technik das Seitenwandgate auf grund seiner dünnen Ausbildung einen erhöhten elektrischen Widerstand auf, was zu Signalverzögerungen in der Gatelei tung führt.

Der Erfindung liegt die Aufgabe zugrunde, die oben be schriebenen Nachteile zu beseitigen.

Die Erfindung bezieht sich auf eine Halbleitereinrichtung mit einer als Unterlage dienenden Gateelektrode, durch die der Ätzvorgang genau gesteuert werden kann, sowie auf ein Verfahren zur Herstellung einer derartigen Halbleiterein richtung. Die Erfindung zeichnet sich dadurch aus, daß zwi schen einer unteren Gateelektrode und einer oberen Gate elektrode ein Film mit anderer Ätzrate angeordnet ist, oder daß die Ätzraten von unterer Gateelektrode und oberer Gate elektrode sich voneinander unterscheiden.

Gemäß der Erfindung besteht ein Gateelektrodenfilm aus ei nem Film mit niedrigerer Ätzrate und aus einem Film mit hö herer Ätzrate, wobei beide Filme aufeinanderliegen bzw. sich überlappen. Der zusammengesetzte Film kann auch aus drei Schichten bestehen, so daß es dann erforderlich ist, einen dünnen Film mit niedrigerer Ätzrate zwischen dem ver bleibenden Seitenwandfilm und dem obenliegenden Film vorzu sehen, der weggeätzt werden soll.

Wird der Film mit niedrigerer Ätzrate vom Film mit höherer Ätzrate überdeckt, so wird erreicht, daß der Ätzvorgang an der Grenzfläche dieser beiden Filme praktisch unterbrochen wird. Der überhängende Film in der Gateelektrode mit umge kehrt T-förmiger Struktur läßt sich somit hinsichtlich sei ner Dicke sehr genau einstellen, so daß also ein definier tes Seitenwandgate erhalten wird, und zwar durch einen Film mit niedrigerer Ätzrate oder durch einen Film, der von ei nem dünnen Film mit niedrigerer Ätzrate überdeckt ist.

Gemäß der Erfindung ist es ferner möglich, den Widerstand des Seitenwandgates erheblich abzusenken.

Insbesondere zeichnet sich die Halbleitereinrichtung nach der Erfindung dadurch aus, daß die Dicke des Seiten wandgates im Endzustand nicht so klein ist, sondern derje nigen der Hauptgateelektrode in etwa gleicht.

Ein Verfahren zur Herstellung der Halbleitereinrichtung nach der Erfindung zeichnet sich dadurch aus, daß das Sei tenwandgate nicht vorhanden ist oder nur eine geringe Dicke aufweist, wenn eine Ionenimplantation zur Bildung der Source/Drainbereiche vorgenommen werden soll. Die Dicke des Seitenwandgates wird erst nach Durchführung der Ionenim plantation eingestellt.

Die Halbleitereinrichtung nach der Erfindung enthält insbe sondere eine erste Gateelektrode auf einem Halbleitersub strat, eine zweite Gateelektrode, die in wenigstens einem Seitenwandbereich der ersten Gateelektrode gebildet ist und die gleiche Dicke wie die erste Gateelektrode aufweist, und einen Source/Drainbereich in einem Oberflächenbereich des Halbleitersubstrats an den beiden Seiten der ersten Elek trode.

Ein Verfahren zur Herstellung der Halbleitereinrichtung nach der Erfindung zeichnet sich durch folgende Verfahrens schritte aus: einen ersten Schritt zur Abdeckung eines Halbleitersubstrats mit einem ersten leitenden bzw. elek trisch leitfähigen Film, einen zweiten Schritt zur Bildung einer strukturierten Maskenschicht in einem Teil des ersten leitenden Films, einen dritten Schritt, in dem der erste leitende Film unter Einsatz der Maskenschicht isotrop oder anisotrop geätzt wird, einen vierten Schritt, in dem der Oberflächenbereich des Halbleitersubstrats unter Einsatz der Maskenschicht mit einer Verunreinigung dotiert wird, um einen Source/Drainbereich zu bilden, einen fünften Schritt zum Abdecken des Halbleitersubstrats mit einem zweiten lei tenden bzw. elektrisch leitfähigen Film, und einen sech sten Schritt zum Ätzen des zweiten leitenden Films, derart, daß ein dicker leitender Film wenigstens an einer Seiten wand des ersten leitenden Films verbleibt.

Entsprechend der Erfindung ist im Gegensatz zum Stand der Technik die zweite Gateelektrode (also das Seitenwandgate), die an der Seitenwand der ersten Gateelektrode gebildet wird, dick, ohne einen dünnen Bereich aufzuweisen. Es wird somit eine Halbleitereinrichtung mit einem niedrigen elek trischen Widerstand im Bereich der Gateelektrode erhalten.

In Übereinstimmung mit dem erfindungsgemäßen Herstellungs verfahren ist die Seitenwandelektrode nicht vorhanden oder relativ dünn, wenn zur Bildung der Source/Drainbereiche Ionen implantiert werden sollen. Nach der Ionenimplantation wird ein dickes Seitenwandgate gebildet bzw. hinzugefügt, so daß das Seitenwandgate die Ionenimplantation einerseits nicht behindern kann und andererseits dafür sorgt, daß der elektrische Widerstand der Gateelektrode stark abfällt bzw. sehr klein ist.

Wie bereits erwähnt, ist es Aufgabe der vorliegenden Erfin dung, die Nachteile beim Stand der Technik zu beseitigen. Es ist also ein Ziel der Erfindung, bei einer Gateelektrode mit umgekehrter T-förmiger Struktur dafür zu sorgen, daß sich die Seitenwand-Gateelektrode hinsichtlich ihrer Dicke genau einstellen läßt, und ferner ein Verfahren zur Her stellung einer derartigen Elementstruktur anzugeben.

Ein anderes Ziel der Erfindung ist darin zu sehen, die Halbleitereinrichtung nach dem Stand der Technik so weiter zubilden, daß die Gateelektrode weder einen Bereich mit ho hem elektrischem Widerstand aufweist noch in der Lage ist, Signale in der Gateleitung zu verzögern.

Aufgabe der Erfindung ist es weiterhin, bei einer Halblei tereinrichtung der genannten Art dafür zu sorgen, daß sie neben einer hohen Durchbruchsspannung auch eine hohe Verar beitungsgeschwindigkeit aufweist und mit hoher Integra tionsdichte hergestellt werden kann.

Eine weitere Aufgabe der Erfindung besteht darin, bei einer Halbleitereinrichtung der genannten Art die Überlappung von Gate und Drain exakt einstellen zu können.

Zusätzlich soll es möglich sein, eine ULSI-Struktur zu schaffen (Ultra Large Scale Integrated Structure), die eine hohe Durchbruchspannung, eine hohe Verarbeitungsgeschwin digkeit und eine hohe Integrationsdichte aufweist, und zwar dadurch, daß separate Halbleitereinrichtungen nach der Er findung mit unterschiedlichen Strukturen miteinander kombi niert werden.

Die Zeichnung stellt Ausführungsbeispiele der Erfindung dar. Es zeigen

Fig. 1A bis 1E Querschnitte zur Erläuterung eines ersten Ausführungsbeispiels der Erfindung,

Fig. 2 eine graphische Darstellung zur Erläuterung der Be ziehung zwischen der Dicke eines natürlichen Oxid films und seinem Widerstand,

Fig. 3 bis 10 Querschnitte zur Erläuterung eines zweiten bis neunten Ausführungsbeispiels der Erfindung,

Fig. 11A bis 19 Querschnitte zur Erläuterung eines zehnten bis achtzehnten Ausführungsbeispiels der Erfindung,

Fig. 20 eine graphische Darstellung zur Erläuterung der Be ziehung zwischen der Dichte eines leicht dotierten Source/Drain-Bereichs und der Intensität eines elektrischen Drain-Feldes und

Fig. 21 bis 29 Querschnitte zur Erläuterung eines neunzehn ten bis sechsundzwanzigsten Ausführungsbeispiels der Erfindung.

Erstes Ausführungsbeispiel

Im folgenden wird ein erstes Ausführungsbeispiel der Erfin dung unter Bezugnahme auf die Zeichnung näher beschrieben.

Die Fig. 1A bis 1E zeigen jeweils einen Querschnitt durch einen Gateelektrodenteil einer Halbleitereinrichtung nach der Erfindung sowie ein Verfahren zur Herstellung dersel ben.

Ein Siliciumsubstrat 1 vom p-Leitungstyp wird mit Hilfe des LOCOS-Verfahrens (Local Oxidation of Silicon) mit einem Isolationsoxidfilm zur Bestimmung eines aktiven Bereichs der Einrichtung versehen. In der Praxis wird eine thermi sche Oxidation bei 1000°C für 100 Minuten ausgeführt, um einen Siliciumoxidfilm (nicht dargestellt) mit einer Dicke von 550 nm (5500 Å) zu erhalten.

Als nächstes wird auf der Oberfläche des Si-Substrats 1 der aktive Bereich der Einrichtung gebildet, und zwar unter Er zeugung eines dünnen Gateisolationsfilms 2. Mit Hilfe des CVD-Verfahrens (Chemical-Vapor-Deposition-Verfahrens) wird dann ein polykristalliner Siliciumfilm 3 niedergeschlagen.

Der Gateisolationsfilm 2 wird aus einem Siliciumoxidfilm gebildet und bei 950°C für 40 Minuten oxidiert, so daß er eine Dicke von 15 nm (150 Å) aufweist.

Die Niederschlagung des polykristallinen Siliciumfilms 3 erfolgt durch Zuführung der Gase SiH₄ und He bei 620°C für 6 Minuten, um den polykristallinen Siliciumfilm 3 mit einer Dicke von 50 nm (500 Å) zu erhalten.

Die Einstellung dieses polykristallinen Siliciumfilms 3 läßt sich in einfacher Weise durch Änderung der Nieder schlags-Zeitperiode durchführen.

Nach Bildung des polykristallinen Siliciumfilms 3 wird die ser einmal der Atmosphäre ausgesetzt, um auf ihm einen na türlichen Oxidfilm 4 zu bilden. Eine geeignete Dicke dieses natürlichen Oxidfilms 4 liegt im Bereich von 0,5 bis 1 nm (5 bis 10 Å). Zur Bildung des natürlichen Oxidfilms 4 sind keine speziellen Schritte erforderlich. Er wird in einfa cher Weise durch Kontakt des polykristallinen Siliciumfilms 3 mit der Atmosphäre erhalten, die irgendeine Atmosphäre sein kann, welche Sauerstoff enthält. Die Zeitperiode, die zur Bildung des natürlichen Oxidfilms 4 mit einer Dicke von 0,5 bis 1 nm (5 bis 10 Å) auf dem polykristallinen Sili ciumfilm 3 erforderlich ist, liegt etwa bei 1 bis 10 Minu ten. Dies gilt für den Fall einer Niederschlagung bei Raum temperatur (bei etwa 20°C).

Nach Bildung des natürlichen Oxidfilms 4 wird ein polykri stalliner Siliciumfilm 5 niedergeschlagen, und zwar wieder um mit Hilfe des CVD-Verfahrens. Im Anschluß daran werden die polykristallinen Siliciumfilme 5 und 3 mit Phosphor (P) dotiert.

Der polykristalline Siliciumfilm 5 wird bei 620°C über 19 Minuten gebildet, und zwar durch Zuführen der Gase SiH₄ und He, so daß er eine Dicke von 150 nm (1500 Å) aufweist.

Die Dotierung mit Phosphor wird mit Hilfe eines Phosphor diffusionsverfahrens durchgeführt, und zwar bei einer Tem peratur von 875°C über eine Zeitperiode von 30 Minuten. Die Gasatmosphäre ist eine PH₃-Atmosphäre.

Nach Dotierung des polykristallinen Siliciumfilms 5 mit Phosphor (P) wird, wie noch im einzelnen beschrieben wird, auch der polykristalline Siliciumfilm 3 mit Phosphor (P) dotiert, und zwar über den natürlichen Oxidfilm 4 bzw. durch diesen hindurch, um ihren Widerstand auf einen hin reichend niedrigen Wert abzusenken.

Sodann wird ein Siliciumoxidfilm 6 mit Hilfe des CVD-Ver fahrens niedergeschlagen. Dieser Siliciumoxidfilm 6 weist eine Dicke von 300 nm (3000 Å) auf und wird durch Zuführung der Gase N₂ O und SiH₄ bei 800°C über 150 Minuten gebildet.

Im Anschluß daran wird der Siliciumoxidfilm 6 (der nachfol gend als SiO₂-Film bezeichnet wird) mit Hilfe eines photo lithographischen Verfahrens strukturiert, um dieselbe Form wie diejenige einer Gateelektrode zu erhalten.

Die Fig. 1A zeigt einen Querschnitt der so erhaltenen Struktur nach anisotroper Ätzung des SiO₂-Films unter Ver wendung eines nicht dargestellten Photoresistfilms als Mas ke. Die anisotrope Ätzung wird mittels des RIE-Verfahrens durchgeführt, wobei CHF₃-Gas als Ätzgas verwendet wird, der Druck 0,2 Torr und die Leistung 0,5 W/cm² betragen.

In einem folgenden Schritt wird der polykristalline Sili ciumfilm 5 mittels eines Mikrowellen-Plasma-Ätzverfahrens geätzt, und zwar unter Verwendung des SiO₂-Films 6 als Mas ke. Dieses Mikrowellen-Plasmaätzen zeichnet sich durch eine verkleinerte Ätzrate bezüglich des natürlichen Oxidfilms 4 (oder vergrößertes Auswahlverhältnis) aus, und zwar vergli chen mit dem polykristallinen Siliciumfilm 5. Das bedeutet im Ergebnis, daß der Ätzvorgang des polykristallinen Sili ciumfilms 5 am natürlichen Oxidfilm 4 beendet werden kann.

Die nachfolgenden Verfahren und Zustände werden durchge führt bzw. eingenommen. Das Ätzgas ist SF₆ und steht unter einem Druck von 10 m Torr. Die Mikrowellenleistung beträgt 150 W. Unter diesen Bedingungen liegt die Ätzrate für das polykristalline Silicium bei etwa 0,5 µm/min, während das Auswahlverhältnis bezüglich des SiO₂ 100fach oder größer ist. Es sei bemerkt, daß die Ätzung bei Raumtemperatur in isotroper Weise verläuft. Wird jedoch der Wafer auf -100°C bis -135°C abgekühlt, so kann auch bei einem ähnlichen Aus wahlverhältnis die Ätzung in anisotroper Weise verlaufen.

Sodann wird entsprechend Fig. 1B unter Verwendung des SiO₄- Films 6 als Maske ein leicht dotierter Source/Drain-Bereich 7 durch Ionenimplantation gebildet. Diese Ionenimplantation erfolgt durch den natürlichen Oxidfilm 4 und den polykri stallinen Siliciumfilm 3 hindurch.

Die Ionenimplantation erfolgt unter Verwendung von P-Ionen mit einer Konzentration von 1 × 10¹³ Atomen/cm² und bei ei ner Leistung von 80 KeV, so daß ein schwach dotierter Source/Drain-Bereich mit einer Konzentration von etwa 7 × 10¹⁷ Atomen/cm³ erhalten wird.

Im Anschluß daran wird mit Hilfe des CVD-Verfahrens auf dem gesamten Substrat bzw. auf die so erhaltene Struktur ein SiO₂-Film 8 niedergeschlagen. Dieser Film wird bei einer Temperatur von 800°C über 125 Minuten gebildet, und zwar unter Zuführung der Gase N₂O und SiH₄, so daß er eine Dicke von 250 nm (2500 Å) aufweist. Aufgrund dieses CVD-Verfah rens ist es möglich, auch den überhängenden Bereich des SiO₂-Films 6 mit einem SiO₂-Film 8 zu versehen, ohne daß irgendein Spalt bzw. eine Lücke auftritt. Dieser Zustand ist in Fig. 1C dargestellt.

In einem nachfolgenden Schritt wird der SiO₂-Film 8 in seinem gesamten Oberflächenbereich anisotrop weggeätzt, so daß nur noch ein Gateseitenwand-Isolationsfilm 8 an der Seitenwand des Gates verbleibt. Die in diesem Zustand vor handene Struktur ist in Fig. 1D gezeigt.

Da die querverlaufende Ätzung aufgrund der Ätzanisotropie nur langsam erfolgt, verbleibt ein SiO₂-Film 8 am Seiten wandbereich der Stufe bzw. des in Fig. 1D gezeigten Schritts, wenn von der oberen Fläche eine Schicht mit vor bestimmter Dicke weggeätzt worden ist (die der Nieder schlagsdicke des Films 8 entspricht). Die anisotrope Ätzung wird zu diesem Zeitpunkt ebenfalls unter Zuhilfenahme des RIE-Verfahrens durchgeführt, und zwar unter Einhaltung der selben Bedingungen, die auch beim Ätzen des SiO₂-Films 6 eingestellt worden sind.

In einem weiteren Schritt werden entsprechend Fig. 1E der natürliche Oxidfilm 4 und polykristalline Siliciumfilm 3 durch einen anisotropen Ätzvorgang weggeätzt, und zwar unter Verwendung des SiO₂-Films und des Gateseitenwand-Iso lationsfilms 8 als Masken. Auch in diesem Fall wird das an isotrope Ätzen unter Einsatz des RIE-Verfahrens durchge führt, wobei das Ätzgas CCl₄ ist. Der Druck beträgt 50 mTorr, während die Leistung 0,3 W/cm² ist.

Durch hochkonzentrierte Implantation von Ionen eines Fremd stoffs desselben Leitungstyps wie derjenige, der auch bei der Bildung des leichtdotierten Source/Drain-Bereichs ver wendet worden ist, wird ein hochdotierter Source/Drain-Be reich 9 gebildet. Da bei dieser Ionenimplantation der SiO₂- Film 8 als Maske dient, erfolgt die Bildung des hochdotier ten Source/Drain-Bereichs 9 in selbstausrichtender Weise. Die Ionenimplantation zur Erzeugung des hochdotierten Source/Drain-Bereichs 9 wird unter Verwendung von As-Ionen durchgeführt, die eine Energie von 80 eV und eine Konzen tration von 5 × 10¹⁵ Atomen/cm² aufweisen, um letztlich ei ne Dichte von 2 × 10²⁰ Atomen/cm³ (Dotierungsdichte) im Source/Drain-Bereich 9 zu erhalten.

Die einzelnen Schritte zur Herstellung des insoweit be schriebenen Ausführungsbeispiels können auch zur Herstel lung der anderen Ausführungsbeispiele durchgeführt werden, die im folgenden noch erläutert werden. Im Gegensatz zum ersten Ausführungsbeispiel werden sie allerdings nicht so detailliert beschrieben, da ein Durchschnittsfachmann sie nach Studium des ersten Ausführungsbeispiels ohne weiteres verstehen kann.

Gemäß dem vorliegenden Ausführungsbeispiel ist es möglich, die Dicke bzw. Länge des geätzten polykristallinen Sili ciumfilms 3 zu steuern, derart, daß sich der Film 3 und der leichtdotierte Source/Drain-Bereich 7 überlappen, und zwar in einem die Seitenwand des Gates überragenden Bereich. Durch den Überlappungseffekt von Gate/Drain (oder Source) kann das elektrische Kanalfeld in der Nähe des Drainbe reichs gedämpft werden, so daß sich eine Injektion heißer Träger in den Abstandsisolationsfilm der Gateseitenwand un terdrücken läßt, was zu einem Problem beim gewöhnlichen LDD führt. Gemäß dem vorliegenden Ausführungsbeispiel läßt sich mit Hilfe eines steuerbaren und einfachen Verfahrens ein Element mit hoher Durchbruchspannung herstellen.

Da der natürliche Oxidfilm 4 eine Dicke von etwa 0,5 bis 1 nm (5 bis 10 Å) aufweist, können die Verunreinigungen, z. B. Phosphor, mit welchem der polykristalline Siliciumfilm 5 dotiert worden ist, ebenfalls in den polykristallinen Si liciumfilm 3 hineindiffundieren und dort eine elektrische Leitung bewirken. Dies wird unter Bezugnahme auf die Fig. 2 näher erläutert. In Fig. 2 ist eine Kurve a zu erkennen, die den Anstieg des elektrischen Widerstands des natür lichen Oxidfilms in Abhängigkeit der Dickenzunahme dieses Films darstellt. Wie zu erkennen ist, kann der elektrische Widerstand im wesentlichen vernachlässigt werden, und zwar herauf bis zu einer Dicke von etwa 2 nm (20 Å). Die an bei den Seiten des natürlichen Oxidfilms liegenden leitfähigen Filme befinden sich somit beim vorliegenden Ausführungsbei spiel der Erfindung auf gleichem Potential, da die Filmdic ke des natürlichen Oxidfilms nur im Bereich von 0,5 bis 1 nm (5 bis 10 Å) liegt.

Zweites Ausführungsbeispiel

Die Fig. 3 zeigt ein zweites Ausführungsbeispiel nach der Erfindung, bei dem ein Gateelektrodenfilm 20 nicht isotrop, sondern anisotrop geätzt worden ist. Auch in diesem Fall sollten die Ätzbedingungen so eingestellt werden, daß sich sowohl für den Gateelektrodenfilm 20 als auch für den na türlichen Oxidfilm 4 ein hohes Ätzraten-(Auswahl- bzw. Se lektiv-)Verhältnis ergibt.

Im vorliegenden Fall ist mit Hilfe eines Niedrigtempera tur-Ätzverfahrens eine W-Gateelektrode gebildet worden, und zwar mit einem Ätzmittel (etchant) aus SF₆ bei einer Wafertemperatur von etwa -50°C. Gemäß diesem Ausführungs beispiel läßt sich somit verhindern, daß der Oberschicht- Gateelektrodenfilm 20 dünner bzw. schmaler wird, wie dies bei Anwendung des isotropen Ätzverfahrens der Fall ist.

Drittes Ausführungsbeispiel

Die Fig. 4 zeigt ein drittes Ausführungsbeispiel der Erfin dung, bei dem ein polykristalliner Siliciumfilm 21 so her gestellt worden ist, daß die Konzentration einer Silicium metallverbindung bzw. eines Silicids, wie z. B. Wolframsi licid, eines Metalls, wie z. B. Wolfram, oder einer leitfä higen Verunreinigung, wie z. B. Phosphor, größer ist als diejenige des polykristallinen Siliciumfilms 3. Da beim vorliegenden Ausführungsbeispiel der Film 21 und der poly kristalline Siliciumfilm 3 unterschiedliche Ätzcharakteri stika aufweisen, kann der Ätzvorgang an ihrer Grenzfläche genau gestoppt werden. Insbesondere dann, wenn der Film 21 aus einem mit Phosphor hochdotierten polykristallinen Sili ciumfilm besteht und der Film 3 als nichtdotierter polykri stalliner Siliciumfilm ausgebildet ist, läßt sich die Ätz rate am undotierten Film erheblich verringern, wenn das RIE-Verfahren zum Einsatz kommt, bei dem CCl₄ als Ätzmit tel (etchant) verwendet wird. Hierdurch entfällt die Notwendigkeit zur Bildung des natürlichen Oxidfilms 4.

Es sei noch erwähnt, daß sich der Widerstand der Untergate- Elektrode absenken läßt, wenn durch eine geeignete Wärmebe handlung nach der mit Hilfe des genannten Ätzverfahrens durchgeführten Strukturbildung eine Verunreinigung gleich mäßig in die obere und untere Schichtgateelektrode hinein diffundiert wird.

Viertes Ausführungsbeispiel

In der Fig. 5 ist ein viertes Ausführungsbeispiel der Er findung dargestellt, bei dem ein leitfähiger Film 22 ver wendet wird, der eine anisotrope Ätzrate aufweist, die sich von derjenigen des Films 3 unterscheidet. Als Ätzmittel wird hier TiN verwendet. Auch bei diesem Ausführungsbei spiel läßt sich der Ätzvorgang an der Grenzfläche mit dem polykristallinen Siliciumfilm 3 stoppen. Es läßt sich fer ner verhindern, daß der Film 22 dünner wird, wie dies sonst beim Ätzbetrieb der Fall ist, während weiterhin die Notwen digkeit zur Bildung des natürlichen Oxidfilms 4 entfällt, der als Ätzunterbrechungsfilm arbeitet.

Fünftes Ausführungsbeispiel

In den Fig. 6A und 6B ist ein fünftes Ausführungsbeispiel der Erfindung dargestellt, bei dem der in Fig. 1E gezeigte polykristalline Siliciumfilm 3 mit einem Oxidfilm 23 verse hen ist. Dieser Oxidfilm 23 liegt an der Seitenwand des Films 3 und wird so erzeugt, daß zunächst die Struktur nach Fig. 1D gebildet wird. Anschließend werden die Filme 3 und 4 weggeätzt, und zwar unter Verwendung des SiO₂-Films 6 und des Gateseitenwand-Isolationsfilms 8 als Masken. Danach wird der Film 3 oxidiert. Im Anschluß daran wird der hoch dotierte Source/Drain-Bereich 9 gebildet, und zwar durch einen Hochdotierungsprozeß mit einem Fremdstoff desselben Leitfähigkeitstyps, der auch bei Bildung des leichtdotier ten Source/Drain-Bereichs 7 verwendet worden ist.

Eine geeignete Methode zur Bildung des Oxidfilms 23 besteht in der Naßoxidation bei niedriger Temperatur. Der polykri stalline Siliciumfilm 3 wird mit einem Fremdstoff hochdo tiert, beispielsweise mit Phosphor. Durch Anwendung der Naßoxidation bei niedriger Temperatur läßt sich die Oxida tionsrate des polykristallinen Siliciumfilms 3 größer ein stellen als diejenige für das Substrat 1.

Die beim vorliegenden Ausführungsbeispiel als Gateelektrode arbeitenden Filme 5 und 3 werden mit Isolationsfilmen 6, 8 und 23 abgedeckt, so daß der Kontakt von Source/Drain in selbstausrichtender Weise gebildet werden kann.

Dies wird nachfolgend unter Bezugnahme auf die in Fig. 6B gezeigte Struktur näher erläutert. Die Fig. 6B zeigt einen Strukturquerschnitt, bei dem eine Ausdehnung vorhanden ist, um einen Isolationstrennfilm (oder LOCOS-Film) 61 im visu ellen Feld abzudecken, und um einen Unterlagefilm 68 aus polykristallinem Silicium, einen Zwischenlagen-Isolations film 62 und eine Metalleitung 69 zu bilden.

Gemäß Fig. 6B wird der Kontaktbereich des Source/Drain-Be reichs 9 durch die Isolationsfilme 23 und 61 definiert, so daß es nicht erforderlich ist, neue Kontaktöffnungen herzu stellen. Im vorliegenden Fall ist der polykristalline Sili ciumfilm 68 auf der gesamten oberen Fläche abgesetzt, und zwar mit Hilfe eines photolithographischen Verfahrens. Es ist ausreichend, wenn wenigstens ein Teil des polykristal linen Siliciumfilms in Kontakt mit dem Source/Drain-Bereich steht. Ein unzureichender Kontakt wird sich kaum ergeben, auch wenn der polykristalline Siliciumfilm mehr oder weni ger stark nach links oder rechts versetzt ist. Der Zwi schenschicht-Isolationsfilm 62 liegt einerseits auf dem Isolationstrennfilm 61 und andererseits auf dem polykri stallinen Siliciumfilm 68, um die Kontaktöffnungen zu bil den. Da in diesem Fall auch der polykristalline Silicium film 68 eine beträchtliche Größe aufweist (er überdeckt ei nerseits die Gateelektrode und andererseits den Isolations trennfilm), werden die Kontaktöffnungen und der polykri stalline Siliciumfilm 68 kaum gegeneinander versetzt sein. Zuletzt wird die Leitungsschicht 69 aus Aluminium gebildet. Der polykristalline Siliciumfilm 68 verhindert auch, daß Material aus der Metalleitungsschicht 69 in das Silicium substrat (oder in den Source/Drain-Bereich 9) hineindiffun diert. Der Oxidfilm 23 beim vorliegenden Ausführungsbei spiel kann natürlich auch in Ausführungsbeispielen nach den Fig. 2, 3 und 4 vorhanden sein.

Sechstes Ausführungsbeispiel

Die Fig. 7 zeigt ein sechstes Ausführungsbeispiel, bei dem die LDD-Struktur (Lightly Doped Drain) des ersten Ausfüh rungsbeispiels durch eine SD-Struktur (Single Drain) er setzt ist. Beim vorliegenden Ausführungsbeispiel wird der Source/Drain-Bereich 9 durch hochdichte Ionenimplantation gebildet, und zwar durch den polykristallinen Siliciumfilm 3 hindurch, wobei der SiO₂-Film 6 als Maske verwendet wird. Nach der Ionenimplantation wird der polykristalline Sili ciumfilm 3 weggeätzt, wobei ebenfalls der SiO₂-Film 6 als Maske dient. Aufgrund der hochenergetischen Ionenimplanta tion durch den polykristallinen Siliciumfilm 3 hindurch weisen die Verunreinigungs- bzw. Dotierungsprofile in Tie fenrichtung und Kanalrichtung unmittelbar nach der Ionenim plantation schwache bzw. sanfte Gradienten auf. Das bedeu tet, daß selbst bei Verwendung von Arsen kein abrupter Übergang erhalten wird. Vielmehr stellt sich eine Diffu sionsschicht mit schwachem bzw. sanftem Gradienten ein, ähnlich wie bei Verwendung von Phosphor, so daß sich das Kanalfeld auch in einem Fall dämpfen läßt, bei dem eine SD- Struktur aus Arsen vorliegt.

Auch bei den Ausführungsbeispielen nach den Fig. 2, 3, 4 und 5 können die LDD-Strukturen durch die SD-Struktur er setzt sein.

Siebtes Ausführungsbeispiel

Die Fig. 8 zeigt ein siebtes Ausführungsbeispiel der Erfin dung, bei dem der hochdotierte Source/Drain-Bereich 9, der im Ausführungsbeispiel nach Fig. 6 beschrieben worden ist, durch Ionenimplantation gebildet worden ist, und zwar durch den leitfähigen Film 3 hindurch und unter Verwendung des Gateseitenwand-Isolationsfilms 8 als Maske.

Der Herstellungsprozeß gleicht demjenigen des ersten Aus führungsbeispiels, und zwar bis zu dem Schritt, bei dem die Gateelektrode unter Verwendung des SiO₂-Films 6 als Maske hergestellt wird. Nach Bildung der Gateelektrode bleibt der Gateseitenwand-Isolationsfilm 8 weiterhin vorhanden, und zwar infolge eines Verfahrens, das ähnlich demjenigen ist, das zur Bildung der gewöhnlichen LDD-Struktur verwendet wird. In diesem Zustand ist auch noch der leitfähige Film 3 vorhanden. Sodann wird der Source/Drain-Bereich 9 durch hochkonzentrierte Ionenimplantation durch den Film 3 hin durch gebildet, wonach der leitfähige Film 3 weggeätzt wird. Beim vorliegenden Ausführungsbeispiel kann ein höhe rer Strom als bei der LDD-Struktur erzielt werden, die den Gateseitenwand-Isolationsfilm 8 aufweist, sowie ebenfalls eine höhere Durchbruchspannung als beim Ausführungsbeispiel nach Fig. 7.

Achtes Ausführungsbeispiel

In der Fig. 9 ist ein achtes Ausführungsbeispiel gezeigt, bei dem Source/Drain des ersten Ausführungsbeispiels als DDD-Struktur (Double Diffused Drain) ausgebildet sind. Der schwachdotierte Source/Drain-Bereich 7 mit sanftem Gradien ten des Verunreinigungsprofils wird durch Ionenimplantation gebildet, und zwar durch Selbstausrichtung mittels der Gateelektrode, und durch den leitfähigen Film 3 hindurch, wobei der SiO₂-Film 6 als Maske dient. Der schwerer bzw. stärker dotierte Source/Drain-Bereich 9 wird ebenfalls durch Ionenimplantation durch den leitfähigen Film 3 hin durch gebildet. Im Anschluß daran wird die Struktur nach Fig. 9 durch Ätzung des leitfähigen Films 3 erhalten, und zwar mit dem Isolationsfilm 8 als Maske, wobei diese Maske auf der Gateelektroden-Seitenwand verbleibt. Das vorliegen de Ausführungsbeispiel zeichnet sich durch einen sanften Gradienten des Verunreinigungsprofils aus, auch wenn Verun reinigungen bzw. Dotierungsstoffe wie z. B. Arsen, zur Bil dung des stark dotierten Source/Drain-Bereichs 9 verwendet werden.

Neuntes Ausführungsbeispiel

Die Fig. 10 zeigt ein neuntes Ausführungsbeispiel, bei dem ein stark dotierter Source/Drain-Bereich 9 mit einer LDD- Struktur nach Fig. 9 durch direkte Implantation von Ionen in das Substrat hinein gebildet worden ist, also nicht durch eine Implantation von Ionen durch den leitfähigen Film 3 hindurch. Wie beim ersten Ausführungsbeispiel nach Fig. 1 wird auch hier der leicht dotierte Source/Drain-Be reich 7 mit schwachem bzw. sanftem Gradientenprofil zuerst erzeugt. Im Anschluß daran wird der leitfähige Film 3 an isotrop geätzt, und zwar unter Verwendung des SiO₂-Films 6 als Maske. In diesem Zustand wird der stark dotierte Source/Drain-Bereich 9 gebildet, und zwar durch Dotierung mit einem Fremdstoff bzw. einer Verunreinigung, wobei der SiO₂-Film 6 als Maske dient. Der Gateseitenwand-Isolations film 8 wird durch ein Verfahren hergestellt, das demjenigen ähnlich ist, das zur Bildung der gewöhnlichen LDD-Struktur herangezogen wird. Fig. 10 zeigt einen Querschnitt nach Bildung des Gateseitenwand-Isolationsfilms 8.

Entsprechend der Erfindung ist es möglich, die Ausdehnung der Diffusionsschicht des stark dotierten Source/Drain-Be reichs 9 in Kanalrichtung zu reduzieren. Hierdurch läßt sich die Länge des leichtdotierten Source/Drain-Bereichs 7 in der DDD-Struktur vergrößern, so daß der aufgrund der DDD-Struktur erhaltene Effekt der Dämpfung des elektrischen Feldes verstärkt wird.

Die mit Bezugnahme auf die Fig. 8 bis 10 beschriebenen Source/Drain-Strukturen lassen sich auch in den Ausfüh rungsbeispielen nach den Fig. 2 bis 5 verwenden.

In Übereinstimmung mit der Erfindung ist es ferner möglich, die Dicke des Gateelektrodenfilms genau einzustellen, der in umgekehrter T-Form die Seitenwand des Gates überragt. Dies führt dazu, daß die Dicke des Seitenwand-Gates in Übereinstimmung mit der Erfindung auf einen sehr kleinen Wert eingestellt werden kann, der im Bereich von 20 bis 30 nm liegt. Hierdurch wird erreicht, daß das Verunreinigungs- bzw. Dotierungsprofil im Source/Drain-Bereich, der durch die Ionenimplantation durch das Seitenwand-Gate hindurch gebildet wird, genau eingestellt werden kann. Da ferner das Seitenwand-Gate dünn bzw. verdünnt ausgebildet werden kann, läßt sich verhindern, daß sich das Verunreinigungs- bzw. Dotierungsprofil nach der Ionenimplantation wieder unnötig erweitert.

Zehntes Ausführungsbeispiel

Die Fig. 11A und 11B zeigen anhand von Querschnitten unter schiedliche Schritte eines Herstellungsprozesses zur Bil dung einer Halbleitereinrichtung nach einem zehnten Ausfüh rungsbeispiel der Erfindung. Insbesondere zeigt die Fig. 11A einen Querschnitt durch die Struktur in der Nähe der Gateelektrode bei der Herstellung der Halbleitereinrich tung, während die Fig. 11B die Halbleitereinrichtung nach der Erfindung zeigt.

Der Schritt bis zur Bildung des Gateisolationsfilms 2 auf dem Si-Substrat 1 gleicht demjenigen zur Bildung eines ge wöhnlichen MOS-Transistors. Nach Bildung des Gateisola tionsfilms 2 wird auf der gesamten Oberfläche ein polykri stalliner Siliciumfilm 3 niedergeschlagen, der mit einem Fremdstoff bzw. einer Verunreinigung dotiert wird, z. B. mit Phosphor (P). Im Anschluß daran wird der SiO₂-Film 4 mit Hilfe des CVD-Verfahrens aufgebracht (Chemical-Vapor- Deposition-Verfahren). Sodann wird auf dem SiO₂-Film ein nicht dargestellter Photoresistfilm angeordnet, und zwar mit Hilfe eines bekannten photolithographischen Verfahrens, wobei dieser Film in Übereinstimmung mit der Form der Gate elektrode strukturiert wird. Danach wird der SiO₂-Film 4 geätzt, um eine Form entsprechend der Fig. 11A zu erhalten, und zwar unter Verwendung des Photoresistfilms als Maske. In einem nächsten Schritt wird der polykristalline Silici umfilm 3 isotrop geätzt, so daß er eine Form entsprechend Fig. 11A annimmt. Dies erfolgt unter Einsatz eines Mikro wellen-Ätzverfahrens unter Verwendung des SiO₂-Films 4 als Maske. Nach Bildung einer solchen Struktur wird der leicht dotierte Source/Drain-Bereich 5 erzeugt, und zwar durch Im plantation von Ionen, wobei wiederum der SiO₂-Film 4 als Maske dient. Im nächsten Schritt werden der polykristalline Siliciumfilm 6 und der Gateseitenwand-Isolationsfilm 7 auf jeweils der gesamten Oberfläche niedergeschlagen. Der poly kristalline Siliciumfilm 6 wird mit einem leitfähigen Fremdstoff dotiert, beispielsweise mit Phosphor. Der Gate seitenwand-Isolationsfilm 7, der auf der gesamten Oberflä che liegt, wird zurückgeätzt, so daß er nur noch an der Seitenwand der Gateelektrode verbleibt (also im Ausbuch tungs- bzw. Bauchbereich des polykristallinen Siliciumfilms 6). Die in diesem Zustand erhaltene Struktur im Bereich der Gateelektrode ist anhand eines Querschnitts in Fig. 11A dargestellt.

In einem weiteren Schritt wird der polykristalline Sili ciumfilm 6 anisotrop zurückgeätzt. Danach werden die frei liegenden und angeätzten Flächen des polykristallinen Sili ciumfilms 6 thermisch oxidiert, so daß SiO₂-Filme 8 erhal ten werden. Als nächstes wird der stark dotierte Source/ Drain-Bereich 9 gebildet, und zwar durch starke Implanta tion von Ionen eines Fremdstoffs bzw. einer Verunreinigung vom selben Leitfähigkeitstyp wie derjenige, der auch bei der Bildung des leicht dotierten Source/Drain-Bereichs 5 verwendet worden ist. Die Bildung des Source/Drain-Bereichs 9 erfolgt in selbstausrichtender Weise unter Verwendung der gebildeten Gateelektroden (6 und 3) als Maske. Die so er haltene Struktur ist im Querschnitt in Fig. 11B gezeigt.

Beim vorliegenden Ausführungsbeispiel ist der polykristal line Siliciumfilm 6 (also das Seitenwand-Gate) dick ausge bildet und überlappt den leicht dotierten Source/Drain-Be reich 5, nachdem dieser durch Ionenimplantation erzeugt worden ist. Hierdurch läßt sich erreichen, daß die Verdün nung bzw. dünnere Ausbildung des polykristallinen Silicium films 3 aufgrund des isotropen Ätzvorgangs kompensiert wer den kann. Dies führt in der Folge zu einem Abfall des elek trischen Leitungswiderstands der Gateelektrode. Darüber hinaus bildet der polykritalline Siliciumfilm 6 keine Bar riere bezüglich der Ionenimplantation zur Bildung des leicht dotierten Source/Drain-Bereichs 5. Die Überlappung von Gate/Drain führt zu einer Dämpfung des Kanalfelds und verhindert eine Verschlechterung der Eigenschaften aufgrund heißer Träger bzw. Ladungsträger innerhalb des LDDs. Wie experimentell herausgefunden wurde, übt die Größe der Über lappung von Gate/Drain einen erheblichen Einfluß auf die Eigenschaften eines Transistors aus. Insbesondere wurden die folgenden Effekte beobachtet, und zwar bei Überdeckung wenigstens desjenigen Bereichs, der die Verarmungszone des Source/Drain-Bereichs darstellt und vom Gateisolationsfilm kontaktiert wird, und der durch Anlegen einer Spannung an die Gateelektrode gebildet worden ist:

1. Das transversale Feld, das an die Verarmungszone des Drainbereichs anzulegen ist, ist gedämpft;
2. der Übertragungsleitwert (trans mission conductance) in der Verarmungszone steigt an und
3. die Heißträgerinjektion in den Gateseitenwand-Isola tionsfilm, die ein Problem bei der LDD-Struktur darstellt, kann verhindert werden, um das Potential in der Nachbar schaft der Substratoberfläche des leicht dotierten Drainbe reichs mit der Gateelektrode zu steuern, um auf diese Weise die Verschlechterung der Eigenschaften aufgrund der Heiß träger zu unterdrücken (also das Abschnürphänomen (pinch- off-Phänomen) des leicht dotierten Source/Drain-Bereichs infolge der eingefangenen heißen Träger bzw. Ladungsträ ger.

Nach der Erfindung ist es somit möglich, die zur Steuerung der Transistoreigenschaften sehr wichtige Überlappung x durch die Dicke des Oxidfilms (SiO₂) 8 in gewünschter Weise einzustellen, also über den Grad der thermischen Oxidation.

Elftes Ausführungsbeispiel

Die Fig. 12A und 12B zeigen anhand von Querschnitten Schritte eines Herstellungsverfahrens zur Bildung eines elften Ausführungsbeispiels der Erfindung. Beim vorangegan genen zehnten Ausführungsbeispiel wurde ein isotropes Ätz verfahren durchgeführt, um den polykristallinen Silicium film 3 unter Verwendung des SiO₂-Films 4 als Maske zu ät zen. Beim vorliegenden Ausführungsbeispiel wird im Gegen satz dazu der polykristalline Siliciumfilm 3 anisotrop ge ätzt. Die verbleibende Struktur ist ähnlich derjengen des zehnten Ausführungsbeispiels. Auch werden hier beim vorlie genden Ausführungsbeispiel ähnliche Effekte wie beim zehn ten Ausführungsbeispiel beobachtet.

Im zehnten und elften Ausführungsbeispiel brauchen die Fil me 3 und 6 nicht unbedingt polykristalline Siliciumfilme zu sein. Vielmehr können sie auch aus einem Silicid bzw. einer Siliciummetallverbindung, aus Metall oder aus entsprechend zusammengesetzten Filmen bestehen.

Zwölftes Ausführungsbeispiel

Die Fig. 13A und 13B zeigen anhand von Strukturquerschnit ten verschiedenen Verfahrensschritte zur Herstellung eines zwölften Ausführungsbeispiels der Erfindung. Beim vorlie genden Ausführungsbeispiel erfolgt eine Implantation von Ionen zur Bildung des leicht dotierten Source/Drainbereichs 5 durch einen Film 31 hindurch, der z. B. aus polykri stallinem Silicium besteht. Der Elektrodenfilm 6 liegt an der Gateseitenwand. Der Herstellungsprozeß wird nachfolgend unter Bezugnahme auf die Fig. 13A und 13B näher erläutert.

Wie anhand der Fig. 13A zu erkennen ist, gleicht der Ver fahrensschritt bis zur Bildung des Gateisolationsfilms 2 auf dem Si-Substrat 1 demjenigen beim Ausführungsbeispiel nach Fig. 11A. Nach Bildung des Gateisolatinsfilms 2 wird auf der gesamten Oberfläche ein polykristalliner Silicium film 31 aufgebracht, und zwar mit einer Dicke von 30 bis 50 nm. Die so gebildete Vorform wird aus dem CVD-System her ausgenommen und der Atmosphäre ausgesetzt, um einen natür lichen Oxidfilm 32 mit einer Dicke im Bereich von 0,5 bis 2,0 nm (5 bis 20 Å) auf der gesamten Oberfläche des Films 31 zu erhalten. In einem nachfolgenden Schritt wird wieder um ein polykristalliner Siliciumfilm 33 niedergeschlagen, wonach der polykristalline Siliciumfilm 33, der polykri stalline Siliciumfilm 31 und der natürliche Oxidfilm 32 mit einem leitenden Fremd- bzw. Dotierungsstoff dotiert werden, z. B. mit Phosphor. Im weiteren Verlauf wird ein SiO₂-Film 4 auf der gesamten Oberfläche gebildet, und zwar mittels des CVD-Verfahrens. Dieser Film 4 wird dann anisotrop ge ätzt, so daß er die Form einer Gatelektrode annimmt, und zwar unter Anwendung eines photolithographischen Verfah rens. Sodann wird der polykristalline Siliciumfilm 33 als erstes isotrop geätzt, und zwar unter Anwendung des Mikro wellen-Ätzverfahrens, wobei der geätzte SiO₂-Film 4 als Maske dient. Da die Ätzrate des Oxidfilms bei Anwendung des Mikrowellen-Ätzverfahrens um eine oder zwei Größenordnungen geringer ist als die des polykristallinen Siliciumfilms, kann die Ätzung des polykristallinen Siliciumfilms 33 genau gestoppt werden, und zwar an der Grenzfläche zum natürli chen Oxidfilm 32. Nach dem Ätzen des polykristallinen Sili ciumfilms 33 werden zur Bldung des leicht dotierten Source/Drainbereichs 5 Ionen implantiert, wobei der SiO₂- Film 4 als Maske dient. Die Fremd- bzw. Verunreinigungsio nen werden in das Si-Substrat 1 durch den verbleibenden po lykristallinen Siliciumfilm 31 hindurch implantiert. Der Film 31 darf daher nicht zu dick sein.

Vorzugsweise liegt die Dicke des Films 31 im Bereich von 30 bis 50 nm, wenn der Source/Drainbereich durch Implantation von Phosphorionen gebildet wird. Die Dicke des Films 31 liegt im Bereich von 50 bis 100 nm, wenn der Source/Drain bereich durch Ionenimplantation von Arsen gebildet wird.

Nach Erzeugung des leicht dotierten Source/Drainbereichs 5 wird der polykristalline Siliciumfilm 6 auf der gesamten und so erhaltenen Oberfläche niedergeschlagen und mit einem Fremdstoff dotiert, beispielsweise mit Phosphor, so daß er leitend wird. Im Anschluß daran wird der Gateseitenwand- Isolationsfilm 7 in gleicher Weise wie beim Ausführungsbei spiel nach Fig. 11A erzeugt, wie in Fig. 13A zu erkennen ist.

Die polykristallinen Siliciumfilme 6, 32 und 31 werden so dann anisotrop geätzt, und zwar unter Verwendung des Gate seitenwand-Isolationsfilms 7 als Maske. Auf den geätzten Oberflächen dieser Filme wird der Oxidfilm 8 gebildet, um die Überlappung von Gate/Drain einzustellen. Im Anschluß daran wird der stark dotierte Source/Drainbereich 9 er zeugt. Nach diesen Schritten weist die Struktur die in Fig. 13B gezeigte Form auf.

Beim vorliegenden Ausführungsbeispiel dient der polykri stalline Siliciumfilm 6, der auf die Gateelektroden-Seiten wand aufgebracht worden ist, nachdem der leicht dotierte Source/Drainbereich 5 erzeugt worden ist, zur Kompensation der Verdickung des polykristallinen Siliciumfilms 33, und zur Verdickung des Seitenwand-Gates der dünner ausgebilde ten Gateelektroden-Seitenwand, so daß sich auf diese Weise eine Verringerung des elektrischen Widerstands ergibt.

Durch Verbleib des Seitenwand-Gates 31 der Gateelektroden- Seitenwand tritt der Effekt auf, daß infolge der Ionenim plantation der Gateisolationsfilm 2 leicht beschädigt und kontaminiert werden kann, um das Fehlen einer Gate-Durch bruchspannung zu unterdrücken. Diese Effekt erfordert es, die Dicke des Films 31 auf einen solchen Wert einzustellen, daß eine Beschädigung vermieden wird, die sonst durch die Ionenimplantation hervorgerufen wird, andererseits die Dic ke aber auf einen solchen Wert einzustellen, daß keine Bar riere bezüglich der Ionenimplantation erhalten wird. Als Resultat ergibt sich eine geeignete Dicke des Films 31 im polykristallinen Siliciumfilm zu 30 bis 50 nm im Fall einer Ionenimplantation mit Phosphor und von 50 bis 100 nm im Fall einer Ionenimplantation mit Arsen.

Der elektrische Widerstand bis herauf zu einer Filmdicke von 2 nm (20 Å) kann im wesentlichen vernachlässigt werden, wie bereits unter Bezugnahme auf die Fig. 2 beschrieben worden ist. Da beim Ausführungsbeispiel nach der Erfindung die Dicke des natürlichen Oxidfilms 32 im Bereich zwischen 0,5 bis 2 nm (5 bis 20 Å) liegt, wie oben beschrieben, lie gen die auf beiden Seiten des natürlichen Oxidfilms 32 vor handenen leitenden Filme 31 und 6 auf gleichem Potential. Mit anderen Worten bildet der natürliche Oxidfilm 32 keine Barriere bezüglich einer Verunreinigungsdiffusion in die Gateelektrode und damit keine Barriere bezüglich der Bil dung einer elektrischen Leitung.

Beim vorliegenden Ausführungsbeispiel läßt sich die Dicke des verbleibenden Films 31 durch Bildung des natürlichen Oxidfilms 32 genau einstellen. Es ist somit möglich, das durch den Film 31 hindurch implantierte Verunreinigungspro fil des leicht dotierten Source/Drainbereichs 5 genau zu steuern.

Dreizehntes Ausführungsbeispiel

Ein dreizehntes Ausführungsbeispiel der Erfindung ist in der Fig. 14 dargestellt. Bei diesem Ausführungsbeispiel wird der Film 33 des Ausführungsbeispiels nach den Fig. 13A und 13B isotrop geätzt, während die ansonsten vorhandene Struktur dem Ausführungsbeispiel nach den Fig. 13A und 13B entspricht. Auch beim vorliegenden dreizehnten Ausführungs beispiel werden die im Zusammenhang mit dem zwölften Aus führungsbeispiel nach den Fig. 13A und 13B erzielten Effek te erreicht.

Die Filme 31 und 33 in den Fig. 13B und 14 brauchen nicht unbedingt aus polykristallinem Silicium zu bestehen. Sie können auch als leitende Filme ausgebildet und aus einem Silicid bzw. einer Siliciummetallverbindung, aus Metall oder dergleichen, hergestellt sein. Es ist allerdings wich tig, daß der Film 6, der die Gateelektroden-Seitenwand überragt, aus einem leitenden Film hergestellt sein sollte, der einen niedrigen elektrischen Widerstand aufweist. Dar über hinaus braucht der Film 32 nicht unbedingt ein na türlicher Oxidfilm zu sein. Es kann sich hierbei auch um einen Film handeln, der eine Ätzrate aufweist, die kleiner ist als die des Films 33, und der kein Hindernis bezüglich der Leitfähigkeit zwischen den Filmen 33 und 31 bildet. Der Film 32 kann z. B. als dünner Metallfilm ausgebildet sein.

Vierzehntes Ausführungsbeispiel

Die Fig. 15 zeigt ein vierzehntes Ausführungsbeispiel der Erfindung, bei dem im Gegensatz zu den Fig. 13A und 13B kein natürlicher Oxidfilm 32 vorhanden ist, um eine Struk tur zu erhalten, die ähnlich der in Fig. 13B gezeigten Struktur ist. Der Schritt bis zur Bildung des Gateisola tionsfilms 2 ist ähnlich demjenigen bei der Herstellung der Struktur nach Fig. 13B. Nach Bildung des Gateisolations films 2 wird als erstes ein undotierter polykristalliner Siliciumfilm 51 auf der gesamten Oberfläche niedergeschla gen, wonach mit Hilfe des CVD-Verfahrens ein polykristalli ner Siliciumfilm 52 ohne Bildung eines natürlichen Oxid films erzeugt wird, der stark mit Verunreinigungen dotiert ist, z. B. mit Phosphor. In diesem Zustand wird die Diffu sion der Phosphorverunreinigungen aus dem Film 52 in den Film 51 unterdrückt. Nach Bildung eines SiO₂-Films 4 auf dem Film 52 wird dieser SiO₂-Film 4 anisotrop geätzt, wobei der geätzte Film 4 als Maske bei der isotropen Ätzung des Films 52 dient. Die Ätzung des Films 52 in der Nachbar schaft der Grenzfläche zwischen den Filmen 52 und 51 kann genau gestoppt werden, und zwar unter Berücksichtigung der Eigenschaft, daß der dotierte Film eine höhere Ätzrate auf weist als der nichtdotierte Film. Die nachfolgenden Schrit te sind ähnlich denjenigen zur Bildung des Ausführungsbei spiels nach den Fig. 13A und 13B, um letztlich eine Struk tur zu erhalten, die in Fig. 15 dargestellt ist. Die Diffu sion von Fremdstoffen bzw. Verunreinigungen in den Film 51 kann ausgehend vom Film 52 oder 6 durch Tempern des Seiten wand-Gates 6 erfolgen, das an der Gateseitenwand liegt.

Fünfzehntes Ausführungsbeispiel

Ein fünfzehntes Ausführungsbeispiel der Erfindung ist in Fig. 16 dargestellt. Hierbei ist der Film 52 nach Fig. 15 durch einen leitenden Film 61 ersetzt, der aus einem Sili cid bzw. einer Siliciummetallverbindung oder aus Wolfram besteht, wobei der Film 61 anisotrop geätzt ist.

Auch in Fig. 15 brauchen die Filme 51, 52 und 6 nicht unbe dingt aus polykristallinem Silicium bestehen. Es kann sich bei ihnen auch um irgendwelche anderen leitfähigen Filme handeln. Entsprechendes gilt für die Struktur nach Fig. 16. Bei den Ausführungsbeispielen nach den Fig. 15 und 16 wer den die gleichen Effekte erzielt wie beim Ausführungsbei spiel nach Fig. 13B.

Sechszehntes Ausführungsbeispiel

Die Fig. 17 zeigt ein sechszehntes Ausführungsbeispiel, bei dem eine LDD-Struktur (Lightly Doped Drain) vom Source/ Drain gemäß dem Ausführungsbeispiel nach Fig. 13B durch ei ne SD-Struktur (Single Drain) ersetzt worden ist, die kei nen leichtdotierten Source/Drainbereich aufweist. Der stark dotierte Source/Drainbereich 9 wird durch ein Verunreini gungs-Dotierungsverfahren erzeugt, und zwar unter Verwen dung des SiO₂-Films 4 als Maske. In den Fig. 11B, 12B, 13B, 14, 15 und 16 können die LDD-Strukturen auch durch SD- Strukturen ersetzt sein.

Siebzehntes Ausführungsbeispiel

Fig. 18 zeigt ein siebzehntes Ausführungsbeispiel, bei dem der natürliche Oxidfilm 32 gemäß dem Ausführungsbeispiel nach Fig. 13B in der Übergangsebene zwischen den Filmen 33 und 31 gebildet ist. Da der Film 33 über den Film 6 mit dem Film 31 in Verbindung steht, läßt sich bei vorliegenden Ausführungsbeispiel der Leitung zwischen den Filmen 33 und 31 sicherstellen, und zwar ohne Einfluß der Aufwachsdicke des natürlichen Oxidfilms 32. Bei diesem Ausführungsbei spiel wird der Film 33 unter Verwendung des natürlichen Oxidfilms 32 genau geätzt, wobei der freiliegende Teil des natürlichen Oxidfilms 32 weggeätzt wird, bevor der Film 6 niedergeschlagen wird. In Fig. 18 ist die Source/Drain struktur als DDD-Struktur (Double Diffused Drain) ausgebil det, kann aber auch durch eine LDD- oder SD-Struktur er setzt sein. Auch beim zehnten bis sechszehnten Ausführungs beispiel kann die Source/Drainstruktur eine DDD-Struktur sein.

Achtzehntes Ausführungsbeispiel

Fig. 19 zeigt ein achtzehntes Ausführungsbeispiel, bei dem die Gateelektrode 31 den stark dotierten Source/Drainbe reich 9 nicht überlappt. Die Gateelektrode 31 überlappt nur die Verarmungszone des leicht dotierten Source/Drainbe reichs 5. Die Dämpfung des elektrischen Drainfelds aufgrund der Überlappung von Gate/Drain wird nur durch die Überlap pung der Verarmungszone des leicht dotierten Source/Drain bereichs mit dem Gate erzielt. Der Dämpfungseffekt des elektrischen Feldes bleibt konstant, auch wenn das Gate mehr als nur die Verarmungszone überlappt. Gemäß dem vor liegenden Ausführungsbeispiel kann somit ein Anstieg der Gatekapazität aufgrund einer nicht erforderlichen Überlap pung unterdrückt werden, wobei trotzdem das elektrische Drainfeld hinreichend gedämpft wird. Die vorliegende Struk tur läßt sich durch Verdickung des Gateseitenwand-Oxidfilms 8 gemäß der Struktur nach Fig. 13B erzielen.

Die Breite der Verarmungszone des leichtdotierten Source/ Drainbereichs 5 wird jetzt größer für eine kleinere Dosis (n ^--Dosis) des Dotierungsmaterials für den leicht dotierten Source/Drainbereich 5. Da das elektrische Drainfeld durch Ausweitung der Verarmungszone gedämpft wird, wird nur eine niedrige n ^--Dosis gewünscht, wie in Fig. 20 zu erkennen ist. Bei einer sehr niedrigen Dosis jedoch wird das elek trische Feld am Übergang zwischen dem leicht dotierten Drainbereich und dem stark dotierten Drainbereich auf einen sehr viel höheren Pegel konzentriert. Die optimale n ^--Dosis liegt daher bei etwa 5 × 10¹² cm^-2, wie die Fig. 20 zeigt. In diesem Fall beträgt die Breite der Verarmungszone etwa 0,2 µm, wenn an den Drainbereich eine Spannung von 5 V an gelegt wird. Eine hinreichende Überlappung von Gate/Drain liegt daher bei etwa 0,2 µm.

Wie oben beschrieben, lassen sich gemäß dem zehnten bis achtzehnten Ausführungsbeispiel der Erfindung die nachfol genden Effekte erzielen, da sich die Dicke des Seitenwand- Gates, das den Source/Drainbereich überlappt, vergrößern läßt, und zwar nach der Verunreinigungsdotierung zur Bil dung des Source/Drainbereichs.

Zunächst einmal läßt sich die Ionenimplantationsenergie für Phosphor auf einen Wert unterhalb von 100 KeV herunterdrüc ken, um Beschädigungen zu vermeiden, die andernfalls bei der Ionenimplantation auftreten können, da das Seitenwand- Gate nicht während der Verunreinigungsdotierung zur Bildung des Source/Drainbereichs gebildet wird oder seine Dicke auf einen Wert eingestellt werden kann, der keine Barriere bezüglich der Ionenimplantation darstellt.

Da sich die Gateelektrode nach Bildung des Source/Drainbe reichs verstärken oder aus einem zusammengesetzten Film mit niedrigem elektrischem Widerstand herstellen läßt, kann der elektrische Widerstand der Gateelektrode verringert werden. Es ist somit möglich, die Verzögerung der Signalübertragung aufgrund des Leitungswiderstands der Gateleitung weiter zu verkleinern.

Neunzehntes Ausführungsbeispiel

Die folgende Gruppe von Ausführungsbeispielen kombiniert die Halbleitereinrichtungen nach dem ersten bis achtzehnten Ausführungsbeispiel in verschiedener Weise miteinander.

Bei Anwendung der neuen Einrichtungen, beispielsweise der DDD-Strukturen oder LDD-Strukturen in der Praxis, ist es gebräuchlich, im allgemeinen die Einrichtungen derselben Art auf einem Chip anzuordnen. Die gemeinsame Anordnung von Einrichtungen auf einem einzelnen Chip, die nach verschie denen Verfahren hergestellt werden, würde sonst nur zu ei ner Erhöhung der Anzahl der Herstellungsschritte sowie zu einer Erhöhung der Fabrikationskosten führen.

Insbesondere wurde niemals eine gemischte Anordnung von DDD- und LDD-Einrichtungen vorgeschlagen, und zwar aufgrund der Unterschiede hinsichtlich der Strukturen und der opti malen Prozeßbedingungen. Unabhängig von dieser Tatsache er gibt sich jedoch dann, selbst wenn die LDD-Einrichtungen nicht die endgültigen Einrichtungsstrukturen bilden, ein Problem hinsichtlich der unzureichenden Durchbruchspannung im Submikronbereich. Dieses Problem erschwert die Anwendung der ULSI unter Einsatz der LDD-Struktur bei einer Spannung von 5 V. Anstelle der LDD-Struktur wird daher die Einrich tung GOLD (Gate-Drain Overlapped Device) mit hoher Durch bruchspannung in Verbindung mit dem ersten bis achtzehnten Ausführungsbeispiel beschrieben. Die GOLD-Struktur ist eine Einrichtung zur Erzielung einer hohen Durchbruchspannung und eines hohen Stroms unter Einsatz der Überlappung zwi schen Gate und Drain oder zwischen Gate und Source. Bei der GOLD-Struktur tritt allerdings das Problem der vergrößerten Gatekapazität auf. Beim Stand der Technik wird zwar das Problem der Durchbruchspannung bei der Bildung einer ULSI- Struktur nur aus der GOLD-Struktur gelöst, jedoch bleibt das Problem der Erhöhung der Gatekapazität ungelöst, das sehr viel stärker in den Vordergrund rückt als im Fall ei ner ULSI-Struktur, die aus einer LDD-Struktur hergestellt ist.

Die nachfolgend beschriebenen Ausführungsbeispiele beziehen sich auf eine ULSI-Struktur mit sehr hoher Durchbruchspan nung, hoher Geschwindigkeit und hoher Dichte, wobei die ULSI-Struktur unter Berücksichtigung der Vorteile und Nach teile der verschiedenen Strukturen GOLD, LDD, DDD und SD hergestellt ist.

Das Ziel kann durch Auswahl und wahlweise Verwendung der Einrichtungsstrukturen für Objekte, Anwendungen und Ausfüh rungen einzelner Teile erreicht werden, aus denen die ULSI zusammengesetzt ist.

Im Vergleich zur LDD-Struktur läßt sich die minimale Größe der GOLD-Struktur für eine hohe Durchbruchspannung und ei nen hohen Strom sowie für einen Betrieb bei 5 V auf 0,4 bis 0,5 µm herabdrücken. Durch diese Miniaturisierung ist die GOLD-Struktur zur Bildung desjenigen Teils geeignet, der die Spannung von 5 V empfängt, und der für eine Erhöhung der Integration und des Stroms sorgt. Sie eignet sich am besten zur Bildung eines Transistors zum Treiben einer gro ßen Leitungskapazität und Diffusionsschichtkapazität. Ande rerseits kann die LDD-Struktur bei einem p-MOS zum Einsatz kommen, bei dem allerdings das Problem der Durchbruchspan nung nicht im Vordergrund steht, bei einem n-MOS, der eine erhöhte Gategröße aufgrund des Layouts aufweisen kann, oder bei einem Teil, auf dessen Arbeitsgeschwindigkeit es nicht ankommt. Ähnliche Überlegungen gelten für die DDD-Struktur und für die SD-Struktur. Die auf diese Weise konstruierte ULSI macht sich die individuellen Eigenschaften der einzel nen Einrichtungen zunutze und weist daher eine höhere Dich te, eine höhere Arbeitsgeschwindigkeit und eine größere Durchbruchspannung als eine herkömmliche LSI auf.

Ein neunzehntes Ausführungsbeispiel der Erfindung wird un ter Bezugnahme auf die Fig. 21 näher beschrieben. Bei die sem Ausführungsbeispiel wird auf einem Si-Substrat 1 eine ULSI aus zwei Transistoren A und B mit unterschiedlichem Aufbau gebildet. Diese beiden Arten von Transistoren werden durch ein Isolationsoxidfilmelement gegeneinander isoliert. Jeder Transistor weist eine Struktur in Übereinstimmung bis zu demjenigen Schritt auf, bei dem die stark dotierten Source/Drainbereiche 9 und 19 gebildet werden. Diesem Schritt folgen viele weitere Schritte zur Bildung von Zwi schenschicht-Isolationsfilmen, Elektrodenleitungen, usw.

Der Transistor A weist eine GOLD-Struktur (Gate-Drain Overlapped-Device-Struktur) auf, wie sie in Fig. 6A gezeigt ist. Dagegen weist der Transistor B eine LDD-Struktur auf. Beide Transistoren A und B lassen sich innerhalb der ULSI durch Leitungsdrähte in verschiedener Weise koppeln.

Insbesondere die GOLD-Struktur eignet sich als Treiber zum Treiben der Leitungskapazität und der Diffusionsschichtka pazität, und zwar unter Ausnutzung der Hochstrom-Charakte ristik.

Im folgenden wird der Herstellungsprozeß näher erläutert. Die Schritte zur Bildung des Trennoxidfilmelements 11 und des Gateisolationsfilms 2 auf dem Si-Substrat 1 gleichen denjenigen bei der Herstellung eines gewöhnlichen MOS-Tran sistors. Nach Durchführung der im einzelnen nicht beschrie benen Kanalionenimplantation der Transistoren wird ein dünner polykristalliner Siliciumfilm 3 mit einer Dicke im Bereich von 30 bis 100 nm auf der gesamten Oberfläche ge bildet. Sodann wird die auf diese Weise erhaltene Vorform einmal der Atmosphäre ausgesetzt, so daß sich auf dem Film 3 ein natürlicher Oxidfilm 4 mit einer Dicke im Bereich von 0,5 bis 1,0 nm (5 bis 10 Å) bildet. In einem nachfolgenden Schritt wird ein polykristalliner Siliciumfilm 5 niederge schlagen und mit Phosphor dotiert. Im Anschluß daran wird SiO₂ niedergeschlagen bzw. abgeschieden. Aus dem SiO₂ wird als erstes der Film 6 gebildet, und zwar mit Hilfe eines nicht dargestellten Photoresistfilms als Maske. Dann wird der Film 6 als Maske verwendet, und zwar bei der isotropen Ätzung des polykristallinen Siliciumfilms 5. Dieser Ätzvor gang wird am natürlichen Oxidfilm 4 gestoppt, um den Film 3 stehenzulassen. In diesem Zustand wird der Transistor B durch einen Photoresistfilm abgedeckt, um den leicht do tierten Source/Drainbereich 7 des Transistors A zu bilden. Danach wird dieser Transistor A durch einen Photoresistfilm abgedeckt, um den leicht dotierten Source/Drainbereich 71 des Transistors B zu bilden. Im Anschluß daran wird auf die gesamte Oberfläche SiO₂ niedergeschlagen. Dieser SiO₂-Film 8 wird einmal isotrop abgeätzt, wobei der Transistor A mit dem Photoresistfilm bedeckt ist. Liegt der Film 3 des Tran sistors B frei, so wird dieser Film 3 anisotrop geätzt, und zwar unter Verwendung des Films 6 als Maske. Nachdem die Oberfläche des Si-Substrats 1 des Transistors B, die der Ätzatmosphäre ausgesetzt ist, leicht oxidiert worden ist, wird wiederum ein SiO₂-Film 8 auf die gesamte Oberfläche niedergeschlagen. Dieser SiO₂-Film 8 wird anisotrop geätzt, derart, daß er nur noch an den Gateseitenwänden der Transi storen A und B verbleibt. Eine weitere leichte Oxidation wird durchgeführt, um einen Oxidfilm an der Oberfläche des Si-Substrats 1 und an der Gateseitenwand 10 des Transistors A zu bilden. Im Anschluß daran werden die stark dotierten Source/Drainbereiche 9 und 91 der Reihe nach gebildet, um den Aufbau nach diesem Ausführungsbeispiel fertigzustellen.

Zwanzigstes Ausführungsbeispiel

Die Fig. 22 zeigt ein zwanzigstes Ausführungsbeispiel, bei dem der Film 5 gemäß Fig. 21 durch den Film 20 ersetzt ist, der aus einem Silicid bzw. einer Siliciummetallverbindung oder aus Wolfram besteht. Im vorliegenden Ausführungsbei spiel wird dieser Film 20 anisotrop geätzt.

Einundzwanzigstes Ausführungsbeispiel

In der Fig. 23 ist ein einundzwanzigstes Ausführungsbei spiel dargestellt, bei dem der Transistor B gemäß Fig. 21 in Form einer SD-Struktur (Single Drain) ausgebildet ist. Der stark dotierte Source/Drainbereich 92 wird unter Ver wendung des SiO₂-Films 6 als Maske gebildet.

Zweiundzwanzigstes Ausführungsbeispiel

Die Fig. 24 zeigt ein zweiundzwanzigstes Ausführungsbei spiel, bei dem der Transistor B gemäß Fig. 22 eine SD- Struktur aufweist.

Dreiundzwanzigstes Ausführungsbeispiel

Ein dreiundzwanzigstes Ausführungsbeispiel ist in der Fig. 25 dargestellt, bei dem Transistor B nach Fig. 21 in Form einer DDD-Struktur (Double Diffused Drain) vorliegt. Das Bezugszeichen 51 kennzeichnet einen schwach dotierten Source/Drainbereich, während das Bezugszeichen 52 einen stark dotierten Source/Drainbereich markiert.

Vierundzwanzigstes Ausführungsbeispiel

Die Fig. 26 zeigt ein vierundzwanzigstes Ausführungsbei spiel, bei dem der Transistor B gemäß Fig. 22 in Form einer DDD-Struktur vorliegt. In den DDD-Strukturen der Fig. 25 und 26 können die stark dotierten Source/Drainbereiche 52 entweder durch Ionenimplantation durch den Film 3 hindurch oder durch Implantation von Ionen erzeugt werden, nachdem der Restfilm 3 abgeätzt worden ist.

Fünfundzwanzigstes Ausführungsbeispiel

Die Fig. 27 zeigt ein fünfundzwanzigstes Ausführungsbei spiel, bei dem keiner der genannten natürlichen Oxidfilme 4 gebildet worden ist, die in Fig. 21 auf dem Film 3 liegen. Der Film 5 braucht nicht unbedingt aus polykristallinem Si licium zu bestehen. Es kann sich bei ihm auch um einen Film aus einem Silicid bzw. einer Siliciummetallverbindung oder aus Wolfram handeln.

Sechsundzwanzigstes Ausführungsbeispiel

Die Fig. 28 zeigt ein sechsundzwanzigstes Ausführungsbei spiel, bei dem, ebenso wie beim Ausführungsbeispiel nach Fig. 27, der natürliche Oxidfilm 4 nicht vorhanden ist, und bei dem der Transistor B als p-MOS-Transistor ausgebildet ist, der in einem Wannensubstrat 100 vom n-Leitungstyp liegt, das gegenüber dem Substrat 1 vom entgegengesetzten Leitungstyp ist. Der leicht dotierte Source/Drainbereich 71 und der stark dotierte Source/Drainbereich 91 sind durch Verunreinigungen vom p-Typ gebildet worden. Bei den Ausfüh rungsbeispielen nach den Fig. 21 bis 27 kann der Transistor B auch von einem Leitungstyp sein, der demjenigen des Tran sistors A entgegengesetzt ist. Es kann sich bei ihm also auch um einen p-MOS-Transistor handeln, wie die Fig. 28 zeigt. Die Fig. 29 zeigt ein Ausführungsbeispiel, bei dem ein p-MOS-Transistor in Form einer SD-Struktur vorliegt.

Entsprechend dem neunzehnten bis sechsundzwanzigsten Aus führungsbeispiel läßt sich die Transistorstruktur in geeig neter Weise in Übereinstimmung mit den Objekten bzw. Zielen und Anwendungen der einzelnen Teile auswählen, aus denen die ULSI besteht (Ultra Large Scale Integration Circuit). Hierdurch ist es möglich, von den Vor- und Nachteilen der einzelnen Transistorstrukturen Gebrauch zu machen. Wird z. B. die GOLD-Struktur (Gate-Drain-Overlapped-Device- Struktur) zur Bildung eines n-MOS-Transistors ausgewählt, die eine Spannung von 5 V empfangen kann, eine höhere Be triebsgeschwindigkeit aufweist und eine Durchbruchspannung bis herauf zu 0,5 µm garantiert, und weist der p-MOS-Tran sistor, der aus einer LDD-Struktur besteht, keine Probleme hinsichtlich der Durchbruchspannung auf, wobei er ferner mit einer Spannung von 5 V betrieben werden kann, so arbei ten sowohl der n-MOS-Transistor als auch der p-MOS-Transi stor bei derselben Gatelänge 2,2- bis 2,3mal schneller, und zwar im Vergleich mit einem Betrieb bei 3 V. Das bedeu tet, daß sich die Verzögerung aufgrund der Gatekapazität der GOLD-Struktur stark verringern läßt, so daß die gesamte Schaltung eine 1,2- bis 1,3fache höhere Arbeitsgeschwin digkeit aufweist. Die vorliegende Erfindung ermöglicht also die Realisierung einer ULSi mit hoher Geschwindigkeit, ho her Dichte und hoher Durchbruchspannung.

Der Bereich des polykristallinen Siliciumfilms, der als Gateelektrode arbeitet, wie veranschaulicht, ist derjenige Film, der mit Fremdstoffen bzw. Verunreinigungen vom n-Lei tungstyp dotiert ist. Selbstverständlich kann der polykri stalline Siliciumfilm aber auch mit Fremdstoffen bzw. Ver unreinigungen vom p-Leitungstyp dotiert sein.

Claims

1. Halbleitereinrichtung mit

- einem Halbleiterkörper (1),
- einem Gateisolationsfilm (2) auf dem Körper (1) und
- einem Feldeffekttransistor mit isoliertem Gate, der einen Source/Drainbereich innerhalb der Körpers (1) und einen auf dem Gateisolationsfilm (2) gebildeten Gateelektroden film aufweist,

dadurch gekennzeichnet, daß

- der Gateelektrodenfilm aus zwei oder mehreren Filmen (3, 5) mit unterschiedlichen Ätzraten zusammengesetzt ist,
- eine umgekehrt T-förmige Gateelektrodenstruktur vorhanden ist, welche durch Stoppen des Gateätzens an einer Zwi schengrenzfläche des zusammengesetzten Films erzeugbar ist und
- zwischen den Filmkomponenten (3, 5) eine elektrische Lei tung besteht.

2. Halbleitereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß der Gateelektrodenfilm aus einem ersten polykristallinen Siliciumfilm (3), einem natürlichen Oxid film (4) auf dem polykristallinen Siliciumfilm (3) sowie aus einem zweiten polykristallinen Film (5) auf dem natür lichen Oxidfilm (4) zusammengesetzt ist.

3. Halbleitereinrichtung nach Anspruch 2, dadurch ge kennzeichnet, daß die Dicke des natürlichen Oxidfilms (4) nicht größer als 2 nm (20 Å) ist.

4. halbleitereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß ein natürlicher Oxidfilm (4) mit einer Dicke im Bereich von 0,5 bis 1,0 nm (5 bis 10 Å) zwischen zwei oder mehreren Einkristall-Siliciumfilmen zur Bildung des Gateelektrodenfilms liegt, und daß die Gateelektrode durch Verwendung des natürlichen Oxidfilms (4) als Element zum Stoppen des Ätzvorgangs gebildet ist.

5. Halbleitereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß der Gateelektrodenfilm, der wenigstens einen Bereich aufweist, in welchem ein mit einer Verunrei nigung dotierter, polykristalliner Siliciumfilm (5) auf ei nen undotierten, polykristallinen Siliciumfilm (3) aufge bracht ist, durch Stoppen des Gateätzens an der Grenzfläche zwischen diesen Filmen (3, 5) gebildet ist.

6. Halbleitereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß ein Isolationsfilm (8) an der Seitenwand der dünnen Gateelektrode aufgewachsen ist, die in der Form eines umgekehrten T überhängt.

7. Halbleitereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß zur Bildung eines Source/Drainbereichs wenigstens Ionen des Phosphors bzw. des Arsens mit Energien hinsichtlich der Einzelladungskonversion zwischen 60 bis 80 KeV bzw. 130 bis 150 KeV durch die dünne Gateelektrode von 30 bis 50 nm hindurch, die in der Form eines umgekehrten T überhängt, implantiert wird.

8. Halbleitereinrichtung nach Anspruch 7, dadurch ge kennzeichnet, daß der Source/Drainbereich aus einem leicht dotierten Source/Drainbereich (7) und aus einem stark do tierten Source/Drainbereich (9) besteht, die bezüglich des Gateelektrodenfilms in seitlicher Richtung der Reihe nach hintereinanderliegend angeordnet sind, und daß der leicht dotierte Source/Drainbereich (7) vollständig vom Gateelek trodenfilm bedeckt ist.

9. Halbleitereinrichtung nach Anspruch 8, dadurch ge kennzeichnet, daß der stark dotierte Source/Drainbereich (9) durch Ionenimplantation einer Verunreinigung in einem Substrat (1) gebildet ist, die nicht durch den Seitenwand- Gateelektrodenfilm hindurch erfolgt ist.

10. Verfahren zur Herstellung einer Halbleitereinrich tung mit einem eine Einzeldrainstruktur (SD) aufweisenden Source/Drainbereich, bei dem durch Verdickung eines Seiten wand-Gateelektrodenfilms auf 50 bis 100 nm sowie durch Im plantation von Arsen mit einer Energie bezüglich der Ein zelladungskonversion von 150 KeV oder mehr die Konzentra tion von Arsen in Tiefenrichtung eines Substrats (1) so ge steuert wird, daß ähnlich wie im Fall von Phosphor ein Dif fusionsschichtprofil mit schwachem bzw. sanftem Gradienten erhalten wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der stark dotierte Source/Drainbereich (9) unter Zuhil fenahme eines Gateseitenwand-Isolationsfilms (8) in selbstausrichtender Weise durch Implantation von Ionen durch den Seitenwand-Gateelektrodenfilm hindurch gebildet wird.

12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Ionenimplantation zur Bildung des Source/Drainbe reichs durch die Gateelektrode mit umgekehrter T-Struktur hindurch erfolgt.

13. Halbleitereinrichtung, gekennzeichnet durch

- eine erste Gateelektrode (3, 33) auf einem Halbleitersub strat (1),
- eine zweite Gateelektrode (6), die in wenigstens einem Seitenwandbereich der ersten Gateelektrode (3) gebildet ist und wenigstens die gleiche Dicke wie die erste Gate elektrode (3) aufweist und
- einen Source/Drainbereich (5, 9) in einem Oberflächenbe reich des Halbleitersubstrats (1) an den beiden Seiten der ersten Elektrode (3).

14. Halbleitereinrichtung nach Anspruch 13, dadurch ge kennzeichnet, daß ein Gateisolationsfilm (2) zwischen der ersten Gateelektrode (3) und der zweiten Gateelektrode (6) einerseits und dem Halbleitersubstrat (1) vorhanden ist.

15. Halbleitereinrichtung nach Anspruch 13, gekenn zeichnet durch eine dritte Gateelektrode (31) zwischen der ersten Gateelektrode (33) und der zweiten Gateelektrode (6) einerseits und dem Halbleitersubstrat (1).

16. Halbleitereinrichtung nach Anspruch 15, gekennzeich net durch einen natürlichen Oxidfilm (32) zwischen we nigstens der ersten Gateelektrode (33) der ersten und zwei ten Gateelektroden (33, 6) und der dritten Gateelektrode (31).

17. Halbleitereinrichtung nach Anspruch 13, dadurch ge kennzeichnet, daß wenigstens eine durch Anlegen einer Span nung gebildete Verarmungszone des Source/Drainbereichs durch die erste Gateelektrode (3) oder durch die zweite Gateelektrode (6) abgedeckt ist.

18. Halbleitereinrichtung nach Anspruch 13, dadurch ge kennzeichnet, daß wenigstens der Drainbereich des Source/ Drainbereichs aus einem leicht dotierten Bereich (5) und aus einem stark dotierten Bereich (9) besteht, die der Rei he nach relativ zu den Gateelektroden in seitlicher Rich tung hintereinanderliegend angeordnet sind.

19. Halbleitereinrichtung nach Anspruch 13, dadurch ge kennzeichnet, daß der Source/Drainbereich aus einem leicht dotierten Source/Drainbereich (5) und aus einem stark do tierten Source/Drainbereich (9) besteht, die bezüglich der Gateelektroden in seitlicher Richtung der Reihe nach hin tereinanderliegend angeordnet sind, und daß wenigstens eine durch Anlegen einer Spannung gebildete Verarmungszone des leicht dotierten Source/Drainbereichs (5) durch die erste Gateelektrode (33) oder durch die zweite Gateelektrode (6) abgedeckt ist.

20. Halbleitereinrichtung nach Anspruch 13, gekennzeich net durch einen Gateisolationsfilm (2) zwischen der erste Gateelektrode (33) und der zweiten Gateelektrode (6) einer seits und dem Halbleitersubstrat (1), wobei wenigstens eine solche durch Anlegen einer Spannung gebildete Verarmungszo ne des Source/Drainbereichs, die in Kontakt mit dem Gate isolationsfilm (2) steht, durch die erste oder zweite Gate elektrode abgedeckt ist.

21. Verfahren zur Herstellung einer Halbleitereinrich tung, gekennzeichnet durch folgende Schritte:

- einen ersten Schritt zur Abdeckung eines Halbleitersub strats (1) mit einem ersten leitenden Film (33),
- einen zweiten Schritt zur Bildung einer strukturierten Maskenschicht (4) in einem Teil des ersten leitenden Films (33),
- einen dritten Schritt, in dem der erste leitende Film (33) unter Einsatz der Maskenschicht (4) isotrop oder an isotrop geätzt wird,
- einen vierten Schritt, in dem der Oberflächenbereich des Halbleitersubstrats (1) unter Einsatz der Maskenschicht (4) mit einer Verunreinigung dotiert wird, um einen Source/Drainbereich zu bilden,
- einen fünften Schritt zum Abdecken des Halbleitersub strats (1) mit einem zweiten leitenden Film (6) und
- einen sechsten Schritt zum Ätzen des zweiten leitenden Films (6), derart, daß ein dicker leitender Film (6) we nigstens an einer Seitenwand des ersten leitenden Films (33) verbleibt.

22. Verfahren nach Anspruch 21, gekennzeichnet durch ei nen Schritt zur Bildung eines Gateisolationsfilms (2) auf der Oberfläche des Halbleitersubstrats (1), der vor dem er sten Schritt liegt.

23. Verfahren nach Anspruch 21, gekennzeichnet durch ei nen Schritt zur Abdeckung des Halbleitersubstrats (1) mit einem dritten leitenden Film (31), der vor dem ersten Schritt liegt, wobei die Verunreinigungsdotierung zur Bil dung des Source/Drainbereichs durch den dritten leitenden Film (31) hindurch im vierten Schritt erfolgt, und wobei der dritte leitende Film (31) gleichzeitig mit dem zweiten leitenden Film (6) im sechsten Schritt geätzt wird.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß die Verunreinigungsdotierung zur Bildung des Source/ Drainbereichs durch Implantation von Phosphorionen erfolgt, und daß der dritte leitende Film (31) eine Dicke von 30 bis 50 nm aufweist.

25. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß die Verunreinigungsdotierung zur Bildung des Source/ Drainbereichs durch Implantation von Arsenionen erfolgt, und daß der dritte leitende Film (31) eine Dicke von 50 bis 100 nm aufweist.

26. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der zweite leitende Film (6) im sechsten Schritt mit einem Isolationsfilm (7) bedeckt wird, indem zuerst der Isolationsfilm (7) anisotrop geätzt wird, um den Isola tionsfilm (7) im bauchigen Seitenwandbereich des zweiten leitenden Films (6) stehen zu lassen, und daß danach der zweite leitende Film (6) geätzt wird.

27. Verfahren nach Anspruch 21, gekennzeichnet durch ei nen Schritt zur Einstellung der Überlappung zwischen der Gateelektrode und dem Source/Drainbereich nach dem sechsten Schritt durch thermische Oxidation wenigstens des struktu rierten Seitenwandbereichs des zweiten leitenden Films (6), um einen Oxidfilm (8) zu bilden.

28. Integrierte ULSI-Schaltungseinrichtung mit wenig stens einem MOS-Transistor, dadurch gekennzeichnet, daß die Struktur des MOS-Transistors in gemischter Weise aus GOLD- (Gate-Drain-Overlappend LLD), LLD-(Lightly Doped Drain), DDD-(Double Diffused Drain) und SD-(Single Drain)Struktu ren zusammengesetzt ist.

29. Integrierte Schaltungseinrichtung nach Anspruch 28, dadurch gekennzeichnet, daß die GOLD-Struktur einen n-MOS- Transistor und die LDD-Struktur einen p-MOS-Transistor bil den.

30. Integrierte Schaltungseinrichtung nach Anspruch 28, dadurch gekennzeichnet, daß die GOLD-Struktur als Treiber zum Treiben einer Leitungskapazität und einer Diffusions schichtkapazität zum Einsatz kommt.