DE19546364A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu ihrer Herstellung

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DE19546364A1 DE19546364A DE19546364A DE19546364A1 DE 19546364 A1 DE19546364 A1 DE 19546364A1 DE 19546364 A DE19546364 A DE 19546364A DE 19546364 A DE19546364 A DE 19546364A DE 19546364 A1 DE19546364 A1 DE 19546364A1
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Masayoshi Shirahata
Yoshinori Okumura
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Description

Die vorliegende Erfindung betrifft ein Erhöhen einer Leistungsfähigkeit von MOS-Transistoren bzw. Metalloxid­ halbleitertransistoren.
Mit einer höheren Packungsdichte von LSI-Schaltungen bzw. Schaltungen einer hohen Packungsdichte ist die Gate­ länge von MOS-Transistoren, welche Bestandteile der LSI- Schaltung sind, verringert worden, und MOS-Transistoren, die eine Gatelänge von 0.25 µm oder weniger aufweisen, sind übliche Praxis geworden. Eine solche kurze Gatelänge verur­ sacht, daß ein Durchschlagen ausgeprägt wird, d. h., eine Drainverarmungsschicht, die sich in eine Source ausdehnt, führt zu einem Leckstrom, der unabhängig von einem Steuern eines Gates fließt.
Um ein solches Durchschlagen zu verhindern, wird eine hohe Störstellenkonzentration zwischen der Source und dem Drain benötigt, um eine Ausdehnung der Drainverarmungs­ schicht zu verhindern. Die Erhöhung der Störstellenkonzen­ tration erhöht jedoch eine Schwellwertspannung Vth des MOS- Transistors.
Hochleistungs-LSI-Schaltungen, welche bei niedrigen Spannungen arbeiten, werden auf dem Gebiet von tragbaren Einrichtungen benötigt, für welche in der Zukunft eine Er­ weiterung des Marktes erwartet wird. Fig. 38 zeigt einen Graph, der eine Schaltungsverzögerung zu einer Schwellwert­ spannung Vth für verschiedene Energieversorgungsspannungen VDD in einer Schaltung darstellt, die eine ungerade Anzahl von in Reihe geschalteten negierten UND-Gattern mit drei Eingängen beinhaltet, die durch MOS-Transistoren ausgebil­ det sind (R.H. Dennard, et al., "Power-Supply Considera­ tions For Future Scaled CMOS Systems", 1987, Symposium on VLSI Technology, Systems and Applications, Taipei, Taiwan, Seite 188). Es ist aus dem Graph ersichtlich, daß die Schwellwertspannung Vth des MOS-Transistors mit einer Ver­ ringerung der Energieversorgungsspannung VDD einen größeren Einfluß auf die Schaltungsverzögerung ausübt. Somit ent­ steht ein Bedarf, die Schwellwertspannung Vth des MOS-Tran­ sistors zu verringern.
Eine Struktur, die eine Durchschlags-Stoppschicht und eine vergrabene Schicht beinhaltet, ist herkömmlicherweise vorgeschlagen worden, um einen hohen Durchschlagswiderstand und eine geringe Schwellwertspannung Vth in den MOS-Transi­ storen vorzusehen. Fig. 39 zeigt eine Querschnittsansicht eines MOS-Transistors 200 des Typs mit einem vergrabenen N- Kanal, der von Nagai, et al., "Extended Abstracts of the 1992 Solid State Devices and Materials", offenbart worden ist.
Es wird Bezug auf Fig. 39 genommen. Eine Durchschlags- Stoppschicht 20, die eine positive Störstellenkonzentration von 1 × 10¹⁸ cm-3 oder mehr aufweist, ist auf einer oberen Oberfläche einer Halbleiterschicht (Senke) 1 eines P-Typs ausgebildet. Eine vergrabene Schicht 3 ist auf einer oberen Oberfläche der Durchschlags-Stoppschicht 20 in einem Kanal­ bereich ausgebildet. Die vergrabene Schicht 3 wird zwischen einem Sourcebereich 41 eines N-Typs und einem Drainbereich 42 des N-Typs beidseitig umfaßt.
Ein Gateoxidfilm 4 wird auf der vergrabenen Schicht 3 ausgebildet und eine Gateelektrode 5 wird der vergrabenen Schicht 3 gegenübergelegt, wobei sich der Gateoxidfilm 4 dazwischen befindet. Seitenwände 8 sind auf den beiden Sei­ ten des Gateoxidfilms 4 und der Gateelektrode 5 angeordnet.
Der Sourcebereich 41 und die Halbleiterschicht 1 nehmen 0 V auf (oder sind an Masse gelegt) und eine Spannung von ungefähr 2.5 V wird an den Drainbereich 42 angelegt. Wenn sich die Gateelektrode 5 an einem Potential von 0 V befin­ det, wird der Kanalbereich verarmt und weist eine niedrige Elektronenkonzentration auf. Somit fließt kein Strom zwi­ schen dem Sourcebereich 41 und dem Drainbereich 42.
Wenn sich die Gateelektrode 5 an einem Potential von 2.5 V befindet, weist der Kanalbereich eine erhöhte Elek­ tronenkonzentration auf, und es gibt einen Stromfluß zwi­ schen dem Sourcebereich 41 und dem Drainbereich 42. Auf diese Weise arbeitet der MOS-Transistor 200 abhängig von dem Potential an der Gateelektrode 5 als eine Umschaltevor­ richtung.
Wie es zuvor erwähnt worden ist, verursacht die Kanal­ länge von 0.5 µm oder weniger, wobei sich die Gateelektrode 5 an dem Potential von 0 V befindet, daß sich das Drainfeld in den Sourcebereich 41 ausdehnt, was zu einem Stromfluß zwischen dem Sourcebereich 41 und dem Drainbereich 42 führt (Durchschlagen). Die Durchschlags-Stoppschicht 20 ist vor­ gesehen, um ein Durchschlagen zu verhindern. Das Vorsehen der Durchschlags-Stoppschicht 20 erhöht die Schwellwert­ spannung Vth von MOS-Transistoren des Typs mit einem Ober­ flächenkanal. Um eine solche Erhöhung zu verhindern, ist die vergrabene Schicht 3 durch ein Gegendotieren in dem Ka­ nalbereich ausgebildet, um einen MOS-Transistor des Typs mit einem vergrabenen Kanal aufzubauen, der einen hohen Durchschlagswiderstand und eine geringe Schwellwertspannung Vth erzielt.
Fig. 40 zeigt einen Graph, der ein Profil einer Stör­ stellenkonzentration zu einer Tiefe des NMOS-Transistors 200 zeigt (in einem Schnitt, der entlang der Linie T-T in Fig. 39 genommen ist). Die Bezugszeichen, die jeweilige Ab­ schnitte der Kurven bezeichnen, stellen wesentliche Posi­ tionen der entsprechenden Bereiche dar. Die Störstellenkon­ zentrationen des Drainbereichs 42 und der Durchschlags- Stoppschicht 20 überschreiten an dem Schnittpunkt der Stör­ stellenprofile für den Drainbereich 42 und die Durch­ schlags-Stoppschicht 20 1 × 10¹⁸ cm-3.
Fig. 41 zeigt einen Graph, der ein Profil einer Feld­ stärke in einem Schnitt zeigt, der entlang der Linie T-T in Fig. 39 genommen ist. Es versteht sich, daß die Feldstärke in der Nähe des Übergangs des Drainbereichs 42 und der Durchschlags-Stoppschicht 20 1 × 10⁶ V/cm überschreitet.
Auf diese Weise weist der NMOS-Transistor 200, der die Durchschlags-Stoppschicht 20 beinhaltet, die eine hohe Störstellenkonzentration aufweist, an dem PN-Übergang zwi­ schen dem Drainbereich 42 und der Durchschlags-Stoppschicht 20 eine schmale Verarmungsschicht auf. Diese erhöht das sich ergebende elektrische Feld, was zu einem erhöhten Leckstrom führt.
Es ist demgemäß die Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung, die einen hohen Durchschlagswi­ derstand und eine geringe Schwellwertspannung aufweist, wo­ bei ein Leckstrom durch ein Verringern eines elektrischen Feldes, das über den Übergang eines Drainbereichs und ande­ ren Halbleiterschichten angelegt wird, verringert ist, und ein Verfahren zu ihrer Herstellung zu schaffen.
Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung (a) ein Halbleiter­ substrat, das Störstellen eines ersten Leitfähigkeitstyps beinhaltet, (b) Source- und Drainbereiche eines zweiten Leitfähigkeitstyps, die selektiv in einer oberen Oberfläche des Halbleitersubstrats ausgebildet sind, wobei die Source- und Drainbereiche ein Paar erzeugen, um einen Aufbau mit einem leicht dotierten Drain bzw. LDD-Aufbau auszubilden, und (c) eine vergrabene Schicht auf, die in der oberen Oberfläche des Halbleitersubstrats zwischen den Source- und Drainbereichen ausgebildet ist, bei der sich die Konzentra­ tion der Störstellen in der Nähe des Übergangs zwischen dem Drainbereich und dem Halbleitersubstrat verringert.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung (a) ein Halbleiter­ substrat, das eine obere Oberfläche aufweist, und (b) einen ersten MOS-Transistor auf, der (b-1) Source- und Drainbe­ reiche, die selektiv in der oberen Oberfläche des Halblei­ tersubstrats ausgebildet sind und ein Paar erzeugen, um ei­ nen LDD-Aufbau auszubilden, (b-2) eine erste Durchschlags- Stoppschicht, die in der oberen Oberfläche des Halbleiter­ substrats zwischen den Source- und Drainbereichen ausgebil­ det ist, wobei sich die Spitze der Störstellenkonzentration der ersten Durchschlags-Stoppschicht näher als die Boden­ fläche des Drainbereichs an der oberen Oberfläche des Halb­ leitersubstrats befindet, (b-3) eine vergrabene Schicht, die in einem oberen Abschnitt der ersten Durchschlags- Stoppschicht ausgebildet ist, (b-4) einen Gateoxidfilm, der auf der vergrabenen Schicht ausgebildet ist, und (b-5) eine Gateelektrode beinhaltet, die der vergrabenen Schicht ge­ genüberliegt, wobei sich der Gateoxidfilm dazwischen befin­ det, bei der die Bodenfläche des Drainbereichs an dem Schnittpunkt der Kurven der Störstellenprofile des Drainbe­ reichs und der ersten Durchschlags-Stoppschicht definiert ist.
Gemäß einem dritten Aspekt der vorliegenden Erfindung beinhaltet der erste MOS-Transistor desweiteren bevorzugt (b-6) eine zweite Durchschlags-Stoppschicht, die unter der Bodenfläche des Drainbereichs und der ersten Durchschlags- Stoppschicht angeordnet ist, von dem gleichen Leitfähig­ keitstyp wie die erste Durchschlags-Stoppschicht ist und eine Störstellenkonzentration aufweist, die niedriger als die der ersten Durchschlags-Stoppschicht ist.
Gemäß einem vierten Aspekt der vorliegenden Erfindung weist die Halbleitervorrichtung desweiteren bevorzugt (c) einen zweiten MOS-Transistor des Typs mit einem Oberflä­ chenkanal des gleichen Leitfähigkeitstyps wie der erste MOS-Transistor auf, der auf dem Halbleitersubstrat ausge­ bildet ist.
Gemäß einem fünften Aspekt der vorliegenden Erfindung weist die Halbleitervorrichtung des weiteren bevorzugt (c) einen zweiten MOS-Transistor eines entgegengesetzten Leit­ fähigkeitstyps zu dem des ersten MOS-Transistors auf, wobei der zweite MOS-Transistor (c-1) Source- und Drainbereiche, die selektiv in der oberen Oberfläche des Halbleiter­ substrats ausgebildet sind und ein Paar erzeugen, um einen LDD-Aufbau auszubilden, (c-2) einen Durchschlags-Stopp­ schicht, die in der oberen Oberfläche des Halbleiter­ substrats zwischen den Source- und Drainbereichen des zwei­ ten MOS-Transistors ausgebildet ist, wobei sich die Spitze der Störstellenkonzentration der Durchschlags -Stoppschicht des zweiten MOS-Transistors näher als die Bodenfläche des Drainbereichs des zweiten MOS-Transistors an der oberen Oberfläche des Halbleitersubstrats befindet, (c-3) eine vergrabene Schicht, die in einem oberen Abschnitt der Durchschlags-Stoppschicht des zweiten MOS-Transistors aus­ gebildet ist, (c-4) einen Gateoxidfilm, der auf der vergra­ benen Schicht des zweiten MOS-Transistors ausgebildet ist, und (c-5) eine Gateelektrode beinhaltet, die der vergrabe­ nen Schicht des zweiten MOS-Transistors gegenüberliegt, wo­ bei sich der Gateoxidfilm des zweiten MOS-Transistors da­ zwischen befindet, bei der sich die Spitze der Störstellen­ konzentration der vergrabenen Schicht des zweiten MOS-Tran­ sistors in der gleichen Tiefe wie eine Spitze der Störstel­ lenkonzentration der ersten Durchschlags-Stoppschicht des ersten MOS-Transistors befindet und die Bodenfläche des Drainbereichs an dem Schnittpunkt der Kurven der Störstel­ lenprofile des Drainbereichs und der Durchschlags-Stopp­ schicht des zweiten MOS-Transistors definiert ist.
Gemäß einem sechsten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervor­ richtung die folgenden Schritte auf: (a) Vorsehen eines Halbleitersubstrats, das eine obere Oberfläche aufweist, (b) Einbringen erster Störstellen eines ersten Leitfähig­ keitstyps in die obere Oberfläche des Halbleitersubstrats, um eine Halbleiterschicht auszubilden, (c) Einbringen zwei­ ter Störstellen des ersten Leitfähigkeitstyps von einer oberen Oberfläche der Halbleiterschicht, um eine erste Durchschlags-Stoppschicht auszubilden, die ein Konzentrati­ onsprofil aufweist, das in einer ersten Tiefe von der obe­ ren Oberfläche des Halbleitersubstrats eine Spitze hervor­ bringt, (d) Einbringen dritter Störstellen eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, von oberhalb der ersten Durchschlags- Stoppschicht, um in der Nähe der oberen Oberfläche des Halbleitersubstrats eine vergrabene Schicht auszubilden, (e) Ausbilden eines Gateoxidfilms auf der vergrabenen Schicht, (f) Ausbilden einer Gateelektrode, die der vergra­ benen Schicht gegenüberliegt, wobei sich der Gateoxidfilm dazwischen befindet, und (g) Einbringen vierter Störstellen des zweiten Leitfähigkeitstyps von oberhalb der vergrabenen Schicht in Bereiche, die einen Abschnitt der vergrabenen Schicht dazwischen beidseitig umfassen, welcher unmittelbar unter der Gateelektrode liegt, um einen Drainbereich und einen Sourcebereich auszubilden, wobei der Drainbereich in einer zweiten Tiefe von der oberen Oberfläche des Halblei­ tersubstrats eine Bodenfläche aufweist, bei dem die Boden­ fläche des Drainbereichs an dem Schnittpunkt der Kurven der Störstellenprofile des Drainbereichs und der ersten Durch­ schlags-Stoppschicht definiert ist und die zweite Tiefe größer als die erste Tiefe ist.
Gemäß einem siebten Aspekt der vorliegenden Erfindung weist das Verfahren desweiteren bevorzugt die folgenden Schritte auf: (h) Einbringen fünfter Störstellen des ersten Leitfähigkeitstyps von der oberen Oberfläche des Halblei­ tertyps, um eine zweite Durchschlags-Stoppschicht auszubil­ den, die ein Konzentrationsprofil aufweist, das in einer dritten Tiefe von der oberen Oberfläche des Halbleiter­ substrats eine Spitze hervorbringt, wobei der Schritt (h) zwischen den Schritten (b) und (c) durchgeführt wird und die dritte Tiefe größer als die zweite Tiefe ist.
Gemäß einem achten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervor­ richtung die folgenden Schritte auf: (a) Vorsehen eines Halbleitersubstrats, das eine obere Oberfläche aufweist, die erste und zweite Bereiche enthält, (b) gleichzeitiges Einbringen erster Störstellen eines ersten Leitfähigkeits­ typs in den ersten und zweiten Bereich des Halbleiter­ substrats, um eine erste Durchschlags-Stoppschicht bzw. ei­ ne Halbleiterschicht in dem ersten bzw. zweiten Bereich auszubilden, wobei die erste Durchschlags-Stoppschicht und die Halbleiterschicht ein Konzentrationsprofil aufweisen, das in einer ersten Tiefe von der oberen Oberfläche eine Spitze hervorbringt, (c) Einbringen zweiter Störstellen ei­ nes zweiten Leitfähigkeitstyps, der zu dem ersten Leitfä­ higkeitstyp entgegengesetzt ist, von oberhalb des ersten Bereichs, um eine erste vergrabene Schicht in der Nähe des ersten Bereichs auszubilden, (d) Einbringen dritter Stör­ stellen des zweiten Leitfähigkeitstyps von oberhalb des zweiten Bereichs, um eine zweite Durchschlags-Stoppschicht auszubilden und um eine wirksame Dicke der Halbleiter­ schicht zu verringern, um eine zweite vergrabene Schicht auszubilden, (e) Ausbilden eines ersten und zweiten Ga­ teoxidfilms auf der ersten bzw. zweiten vergrabenen Schicht, (f) Ausbilden einer ersten Gateelektrode, die der ersten vergrabenen Schicht gegenüberliegt, wobei sich der erste Gateoxidfilm dazwischen befindet, und einer zweiten Gateelektrode, die der zweiten vergrabenen Schicht gegen­ überliegt, wobei sich der zweite Gateoxidfilm dazwischen befindet, (g) Einbringen vierter Störstellen des zweiten Leitfähigkeitstyps von oberhalb der ersten vergrabenen Schicht in Bereiche, die einen Abschnitt der ersten vergra­ benen Schicht dazwischen beidseitig umfassen, welcher un­ mittelbar unter der ersten Gateelektrode liegt, um einen ersten Drainbereich und einen ersten Sourcebereich aus zu­ bilden, wobei der erste Drainbereich in einer zweiten Tiefe von dem ersten Bereich eine Bodenfläche aufweist, und (h) Einbringen fünfter Störstellen des ersten Leitfähigkeits­ typs von oberhalb der zweiten vergrabenen Schicht in Berei­ che, die einen Abschnitt der zweiten vergrabenen Schicht dazwischen beidseitig umfassen, welcher unmittelbar unter der zweiten Gateelektrode liegt, um einen zweiten Drainbe­ reich und einen zweiten Sourcebereich auszubilden, wobei der zweite Drainbereich in einer dritten Tiefe von dem zweiten Bereich eine Bodenfläche aufweist, bei dem die Bo­ denfläche des ersten Bereichs an dem Schnittpunkt der Kur­ ven der Störstellenprofile des ersten Drainbereichs und der ersten Durchschlags-Stoppschicht definiert ist, die Boden­ fläche des zweiten Drainbereichs an dem Schnittpunkt der Kurven der Störstellenprofile des zweiten Drainbereichs und der zweiten Durchschlags-Stoppschicht definiert ist und die zweiten und dritten Tiefen größer als die erste Tiefe sind.
Gemäß einem neunten Aspekt der vorliegenden Erfindung weist das Verfahren desweiteren bevorzugt die folgenden Schritte auf: (i) Ausbilden einer ersten Senke des ersten Leitfähigkeitstyps unter dem ersten Bereich, wobei die er­ ste Senke eine Bodenfläche aufweist, die tiefer als die er­ ste Durchschlags-Stoppschicht liegt und (j) Ausbilden einer zweiten Senke des zweiten Leitfähigkeitstyps unter dem zweiten Bereich, wobei die zweite Senke eine Bodenfläche aufweist, die tiefer als die zweite Durchschlags-Stopp­ schicht liegt, wobei die Schritte (i) und (j) zwischen den Schritten (b) und (c) durchgeführt werden.
Bei der Halbleitervorrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung mindert die niedrige Störstel­ lenkonzentration des Halbleitersubstrats in der Nähe der Bodenfläche des Drainbereichs die Feldstärke an dem Über­ gang des Drainbereichs und des Halbleitersubstrats. Die ho­ he Störstellenkonzentration in der Nähe der oberen Oberflä­ che verhindert ein Durchschlagen. Die vergrabene Schicht verringert die Schwellwertspannung.
Bei der Halbleitervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung mindert die niedrige Störstel­ lenkonzentration des Abschnitts, der den Übergang mit dem Drainbereich ausbildet, die Feldstärke an dem Übergang. Die erste Durchschlags-Stoppschicht verhindert ein Durchschla­ gen. Die vergrabene Schicht verringert die Schwellwertspan­ nung.
Deshalb wird sowohl die Schwellwertspannung mit einer Unterdrückung eines Durchschlagens verringert als auch die Erhöhung des Übergangsleckstroms verhindert.
Bei der Halbleitervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung verhindert die zweite Durch­ schlags-Stoppschicht ebenso ein Durchschlagen.
Deshalb wird ein Durchschlagen wirksamer verhindert.
Bei der Halbleitervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung kann der zweite MOS-Transistor des Typs mit einem Oberflächenkanal eine höhere Schwell­ wertspannung als der erste MOS-Transistor vorsehen.
Deshalb sind zwei MOS-Transistoren, die eine voneinan­ der unterschiedliche Schwellwertspannung aufweisen, auf dem gleichen Halbleitersubstrat vorgesehen.
Bei der Halbleitervorrichtung gemäß dem fünften Aspekt der vorliegenden Erfindung können die vergrabene Schicht des zweiten MOS-Transistors und die erste Durchschlags- Stoppschicht des ersten MOS-Transistors gleichzeitig ausge­ bildet werden.
Deshalb können zwei MOS-Transistoren in einem verein­ fachten Verfahren hergestellt werden, wobei beide von ihnen die Wirkung der Halbleitervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung hervorbringen und die Leitfähigkeitstypen von ihnen voneinander unterschiedlich sind.
Bei dem Verfahren gemäß dem sechsten Aspekt der vorlie­ genden Erfindung wird die zweite Tiefe der Bodenfläche des Drainbereichs an dem Schnittpunkt des Konzentrationsprofils der dritten Störstellen mit den Konzentrationsprofilen der ersten und zweiten Störstellen veranschlagt. Daher beträgt die erste Tiefe der Spitze der Konzentration der zweiten Störstellen weniger als die zweite Tiefe, wobei die Stör­ stellenkonzentration in der zweiten Tiefe verringert ist.
Deshalb wird eine Halbleitervorrichtung hergestellt, von welcher eine Schwellwertspannung mit einer Unterdrüc­ kung eines Durchschlagens verringert wird, was die Erhöhung des Übergangsleckstroms verhindert.
Bei dem Verfahren gemäß dem siebten Aspekt der vorlie­ genden Erfindung kann die zweite Durchschlags-Stoppschicht ebenso ein Durchschlagen verhindern.
Deshalb wird eine Halbleitervorrichtung hergestellt, welche ein Durchschlagen wirksamer verhindert.
Bei dem Verfahren gemäß dem achten und neunten Aspekt der vorliegenden Erfindung werden die erste Durchschlags- Stoppschicht und die Halbleiterschicht, die in der zweiten vergrabenen Schicht auszubilden ist, gleichzeitig ausgebil­ det.
Deshalb werden zwei MOS-Transistoren gemäß dem fünften Aspekt der vorliegenden Erfindung in einem einfachen Ver­ fahren hergestellt.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeich­ nung näher beschrieben.
Es zeigen:
Fig. 1 eine Querschnittsansicht eines ersten bevorzug­ ten Ausführungsbeispiels gemäß der vorliegenden Erfindung;
Fig. 2 einen Graph, der eine Störstellenkonzentration des ersten bevorzugten Ausführungsbeispiels gemäß der vor­ liegenden Erfindung darstellt;
Fig. 3 einen Graph, der eine Feldstärke des ersten be­ vorzugten Ausführungsbeispiels gemäß der vorliegenden Er­ findung darstellt;
Fig. 4 bis 8 Graphen, die das erste bevorzugte Aus­ führungsbeispiel gemäß der vorliegenden Erfindung darstel­ len;
Fig. 9 einen Graph, der eine mit dem ersten bevorzugten Ausführungsbeispiel gemäß der vorliegenden Erfindung zu vergleichende Wirkung darstellt;
Fig. 10 einen Graph, der eine Wirkung des ersten bevor­ zugten Ausführungsbeispiels gemäß der vorliegenden Erfin­ dung darstellt;
Fig. 11 und Fig. 13 bis 15 Querschnittsansichten, die ein Herstellungsverfahren des ersten bevorzugten Aus­ führungsbeispiels gemäß der vorliegenden Erfindung auf eine Schritt-um-Schritt-Weise darstellen;
Fig. 12 einen Graph, der eine Störstellenkonzentration des ersten bevorzugten Ausführungsbeispiels gemäß der vor­ liegenden Erfindung darstellt;
Fig. 16 eine Querschnittsansicht eines zweiten bevor­ zugten Ausführungsbeispiels gemäß der vorliegenden Erfin­ dung;
Fig. 17 einen Graph, der eine Störstellenkonzentration des zweiten bevorzugten Ausführungsbeispiels gemäß der vor­ liegenden Erfindung darstellt;
Fig. 18 und 19 Graphen, die Wirkungen des zweiten be­ vorzugten Ausführungsbeispiels gemäß der vorliegenden Er­ findung darstellen;
Fig. 20 eine Querschnittsansicht, die ein Herstellungs­ verfahren des zweiten bevorzugten Ausführungsbeispiels ge­ mäß der vorliegenden Erfindung darstellt;
Fig. 21 eine Querschnittsansicht eines dritten bevor­ zugten Ausführungsbeispiels gemäß der vorliegenden Erfin­ dung;
Fig. 22, 23, 25 und 26 Querschnittsansichten, die ein Herstellungsverfahren des dritten bevorzugten Ausfüh­ rungsbeispiels gemäß der vorliegenden Erfindung auf eine Schritt-um-Schritt-Weise darstellen;
Fig. 24 und 27 Graphen, die eine Störstellenkonzentra­ tion des dritten bevorzugten Ausführungsbeispiels gemäß der vorliegenden Erfindung darstellen;
Fig. 28 eine Querschnittsansicht eines vierten bevor­ zugten Ausführungsbeispiels gemäß der vorliegenden Erfin­ dung;
Fig. 29, 30, 32 bis 35 und 37 Querschnittsansichten, die ein Herstellungsverfahren des vierten bevorzugten Aus­ führungsbeispiels gemäß der vorliegenden Erfindung auf eine Schritt-um-Schritt-Weise darstellen;
Fig. 31 und 36 Graphen, die eine Störstellenkonzentra­ tion des vierten bevorzugten Ausführungsbeispiels gemäß der vorliegenden Erfindung darstellen;
Fig. 38 einen Graph, der einen Stand der Technik zeigt;
Fig. 39 eine Querschnittsansicht, die den Stand der Technik zeigt;
Fig. 40 einen Graph, der eine Störstellenkonzentration im Stand der Technik zeigt; und
Fig. 41 einen Graph, der eine Feldstärke im Stand der Technik zeigt.
Nachstehend erfolgt die Beschreibung eines ersten be­ vorzugten Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 1 zeigt eine Querschnittsansicht eines NMOS-Tran­ sistors bzw. N-Kanal-Metalloxidhalbleitertransistors 101 gemäß dem ersten bevorzugten Ausführungsbeispiel der vor­ liegenden Erfindung. Eine Durchschlags-Stoppschicht 21, die eine positive Störstellenkonzentration aufweist, ist auf einer oberen Oberfläche einer Halbleiterschicht (Senke) 1 eines P-Typs ausgebildet. Eine vergrabene Schicht 3 ist auf einer oberen Oberfläche der Durchschlags-Stoppschicht 21 in einem Kanalbereich ausgebildet. Die vergrabene Schicht 3 wird zwischen einem Sourcebereich 9 eines N-Typs und einem Drainbereich 10 des N-Typs beidseitig umfaßt.
Ein Gateoxidfilm 4 ist auf der vergrabenen Schicht 3 ausgebildet und eine Gateelektrode 5 liegt der vergrabenen Schicht 3 gegenüber, wobei sich der Gateoxidfilm 4 dazwi­ schen befindet. Seitenwände 8 sind auf den Seiten des Ga­ teoxidfilms 4 und der Gateelektrode 5 angeordnet.
Fig. 2 zeigt einen Graph, der ein Profil einer Stör­ stellenkonzentration zu einer Tiefe des NMOS-Transistors 101 darstellt (in einem Schnitt, der entlang der Linie U-U in Fig. 1 genommen ist). Die Bezugszeichen, die jeweilige Abschnitte der Kurven bezeichnen, stellen wesentliche Posi­ tionen der entsprechenden Bereiche dar. Die Störstellenkon­ zentrationen des Drainbereichs 10 und der Durchschlags- Stoppschicht 21 betragen an der Schnittstelle der Störstel­ lenprofile für den Drainbereich 10 und die Durchschlags- Stoppschicht 21 weniger als 1 × 10¹⁸ cm-3.
Bei dem NMOS-Transistor 200 im Stand der Technik liegt die Störstellenspitze für die Durchschlags-Stoppschicht 20 tiefer als der Drainbereich 42. Bei dem NMOS-Transistor 101 gemäß der vorliegenden Erfindung ist die Störstellenspitze für die Durchschlags-Stoppschicht 21 andererseits flacher als der Drainbereich 10. Die Bodenfläche des Drainbereichs 10 wird an der Schnittstelle der Kurven der Störstellenpro­ file des Drainbereichs 10 und der Durchschlags-Stoppschich­ ten 21 veranschlagt.
Auf diese Weise ermöglicht es die Störstellenkonzentra­ tion der Schicht, die unter der Drainelektrode 10 in dem NMOS-Transistar 101 liegt, welche niedriger als die in dem NMOS-Transitor 200 ist, daß die an dem Übergang des Drain­ bereichs 10 und der unterliegenden Schicht erzeugte Feld­ stärke gemindert wird.
Fig. 3 zeigt einen Graph, der ein Simulationsergebnis einer Feldstärke in einem Schnitt darstellt, der entlang der Linie U-U in Fig. 1 genommen ist und Fig. 41 ent­ spricht. Aus Fig. 3 ist festzustellen, daß die Feldstärke in der Nähe des Übergangs zwischen dem Drainbereich 10 und der Durchschlags-Stoppschicht 20 auf ungefähr 2 × 10⁵ V/cm verringert ist.
Desweiteren kann der Drainbereich 10 anders als der Drainbereich 42 aus einem Aufbau mit einem leicht dotierten Drain bzw. LDD-Aufbau bestehen, um das elektrische Feld zwischen der Durchschlags-Stoppschicht 21 und dem Drainbe­ reich 10 in dem NMOS-Transistor 101 zu mindern.
Das erste bevorzugte Ausführungsbeispiel wird von einem anderen Aspekt ausgehend untersucht. Es wird angenommen, daß er NMOS-Transistor 101 keine vergrabene Schicht 3 bein­ haltet. Fig. 4 zeigt einen Graph, der ein Profil einer Störstellenkonzentration darstellt. Die Kurve L1 in Fig. 4 bezeichnet die Konzentration von Störstellen (zum Beispiel Arsen) für den Drainbereich 10. Die Kurven L2 und L3 in Fig. 4 bezeichnen die Störstellenkonzentrationen von zwei unterschiedlichen Typen der Durchschlags-Stoppschicht 20, in die Störstellen (zum Beispiel Bor) bei 30 keV für die Kurve L2 und bei 50 keV für die Kurve L3 implantiert wer­ den. Ein solches Steuern einer Implantationsenergie ermög­ licht, die Spitzenposition der Störstellenkonzentration der Durchschlags-Stoppschicht zu steuern, und demgemäß ein Steuern der Störstellenkonzentration der Schicht, die unter dem Drainbereich 10 liegt.
Fig. 5 zeigt einen Graph, der eine Betriebsgrenze der Gatelänge zu einer Störstellenspitzenkonzentration für Bor­ ionenimplantationen bei 30 keV und 50 keV darstellt. Die Betriebsgrenze der Gatelänge ist eine minimale Gatelänge, welche ein Durchschlagen verhindert. Es wird zum Beispiel angenommen, daß eine erwünschte Betriebsgrenze einer Gate­ länge 0.22 µm beträgt. Wenn die Spitze einer Störstellen­ konzentration von Bor durch eine Ionenimplantation mit ei­ ner Energie von 30 keV an einer flachen Position einge­ stellt wird, beträgt die benötigte Störstellenspitzenkon­ zentration ungefähr 7.4 × 10¹⁷ cm-3. Wenn die Spitze einer Störstellenkonzentration von Bor andererseits durch eine Ionenimplantation mit einer Energie von 50 keV an einer tiefen Position eingestellt wird, beträgt die benötigte Störstellenspitzenkonzentration ungefähr 8.2 × 10¹⁷ cm-3. Je tiefer die Spitzenposition der Störstellenkonzentration ist, desto höher ist die benötigte Spitzenkonzentration.
Fig. 6 zeigt einen Graph, der einen Übergangsleckstrom zu einer Störstellenspitzenkonzentration für Borionenim­ plantationen bei 30 keV und 50 keV darstellt. Der Über­ gangsleckstrom für eine Ionenimplantation bei 50 keV ist um eine Größenordnung größer als der für eine Ionenimplanta­ tion bei 30 keV ist und ist nicht bevorzugt.
Fig. 7 zeigt einen Graph, der eine Oberflächenstörstel­ lenkonzentration zu einer Störstellenspitzenkonzentration für Borionenimplantationen bei 30 keV und 50 keV darstellt.
Die Oberflächenstörstellenkonzentration für eine Ionenim­ plantation bei 30 keV ist höher als die für eine Ionenim­ plantation bei 50 keV.
Fig. 8 zeigt einen Graph, der eine Schwellwertspannung Vth zu einer Störstellenspitzenkonzentration darstellt. Es versteht sich aus Fig. 8, daß, je niedriger die Energie ei­ ner Ionenimplantation ist, desto höher die Schwellwertspan­ nung Vth eines auszubildenden Transistors ist.
Der NMOS-Transitor 101 ist daher so aufgebaut, daß die Durchschlags-Stoppschicht 21 in einer flachen Position aus­ gebildet ist, um den Übergangsleckstrom zu verringern, und die vergrabene Schicht 3 ist ausgebildet, uni einen vergra­ benen Kanal vorzusehen, der die Schwellwertspannung Vth verringert.
Die Fig. 9 und 10 zeigen Graphen, die Simulationser­ gebnisse einer Potentialverteilung darstellen. In Fig. 9 ist die Störstellenkonzentration so eingestellt, daß sie bei dem Nichtvorhandensein der vergrabenen Schicht 3 eine Schwellwertspannung Vth von 0.3 V vorsieht. In Fig. 10 ist die Störstellenkonzentration so eingestellt, daß sie bei dem Vorhandensein der vergrabenen Schicht 3 eine Schwell­ wertspannung Vth von 0.3 V vorsieht.
Ein Potential von 2.5 V wird an den Drainbereich 10 an­ gelegt, wobei die Potentiale an der Gateelektrode 5, dem Sourcebereich 9 und der Halbleiterschicht 1 auf 0 V gehal­ ten werden. Angrenzende Verteilungslinien weisen eine Po­ tentialdifferenz von 0.5 V auf. Als ein Ergebnis des Ver­ gleichs zwischen den Fig. 9 und 10 ist festzustellen, daß die Verteilungslinien, die Potentiale anzeigen, unter dem Drainbereich 10 in Fig. 9 geringer beabstandet sind als die in Fig. 10. Das heißt, die Feldstärke in Fig. 9 ist größer als die in Fig. 10. Eine linksseitige Ausdehnung der Potentialverteilung von dem Drainbereich 10 in der Nähe der Oberfläche ist in Fig. 10 kleiner als die in Fig. 9 und es ist demgemäß festzustellen, daß die Anordnung in Fig. 10 be­ ständiger gegenüber einem Durchschlagen ist.
Folglich ist festzustellen, daß das erste bevorzugte Ausführungsbeispiel, in welchem die Durchschlags-Stopp­ schicht 21 zusammen mit der vergrabenen Schicht 3 in einer flachen Position ausgebildet ist, unter den gleichen Schwellwertbedingungen verbesserte Durchschlags- und Über­ gangsleckstromcharakteristiken gegenüber der Anordnung im Stand der Technik vorsieht.
Die Wirkungen des ersten bevorzugten Ausführungsbei­ spiels werden von einem weiteren Aspekt ausgehend beschrie­ ben. In Fig. 40, die ein Störstellenkonzentrationsprofil im Stand der Technik zeigt, wird die Störstellenkonzentration zwischen der Spitze einer Störstellenkonzentration für die Durchschlags-Stoppschicht 20 und der Spitze einer Störstel­ lenkonzentration für die Halbleiterschicht 1 im wesentli­ chen konstant auf ungefähr 1 × 10¹⁸ cm-3 gehalten.
In Fig. 2, die das Störstellenkonzentrationsprofil des ersten bevorzugten Ausführungsbeispiels zeigt, befindet sich ein Tal einer Störstellenkonzentration zwischen der Spitze einer Störstellenkonzentration für die Durchschlags- Stoppschicht 21 und der Spitze einer Störstellenkonzentra­ tion für die Halbleiterschicht 1 und das Tal sieht eine verringerte Störstellenkonzentration von ungefähr 5 × 10¹⁶ cm-3 vor.
Deshalb wird an dem Übergang zwischen dem Drainbereich 10 und der unterliegenden Schicht eine niedrige Störstel­ lenkonzentration vorgesehen, wie es zuvor erwähnt worden ist. Desweiteren unterstützt das Störstellenkonzentrations­ tal die Verarmungsschicht bei einem Ausdehnen von dem Über­ gang zu der Halbleiterschicht 1 hin, um die Erhöhung der Feldstärke weiter zu unterdrücken, was eine bevorzugte Übergangsleckstromcharakteristik erzielt.
Nachstehend erfolgt die Beschreibung eines Herstel­ lungsverfahrens zum Erzielen der Anordnung des ersten be­ vorzugten Ausführungsbeispiels gemäß der vorliegenden Er­ findung. Die Fig. 11 und 13 bis 15 zeigen Querschnitts­ ansichten, die das Herstellungsverfahren des NMOS-Transi­ stors 101 auf eine Schritt-um-Schritt-Weise darstellen.
Zuerst wird ein Vorrichtungsisolationsoxidfilm 92 so auf einer Oberfläche eines Siliziumsubstrats 100 ausgebil­ det, daß er einen vorbestimmten Bereich umgibt. Borionen werden in der Richtung der Pfeile in Fig. 11 bei 200 keV und 2 × 10¹³ cm-2 implantiert, um die Halbleiterschicht (Senke) 1 des P-Typs auszubilden. Des weiteren werden Borio­ nen bei 80 keV und 5 × 10¹² cm-2 implantiert, um eine stark dotierte Schicht 91 für eine Vorrichtungsisolation unter dem Vorrichtungsisolationsoxidfilm 92 auszubilden.
Die Durchschlags-Stoppschicht 21 wird durch eine Ionen­ implantation mit Bor bei 15 keV und 8 × 10¹² cm-2 ausgebil­ det. Für eine niedrigere Schwellwertspannung Vth wird die vergrabene Schicht 3 durch eine Ionenimplantation mit Arsen bei 20 keV und 6 × 10¹² cm-2 ausgebildet.
Fig. 12 zeigt einen Graph, der ein Profil einer Stör­ stellenkonzentration in einem Schnitt darstellt, der ent­ lang der Linie V-V in Fig. 11 genommen ist. Das Bor, das dotiert wird, um die Durchschlags-Stoppschicht 21 auszubil­ den, weist in einer Tiefe von ungefähr 0.05 µm von der Oberfläche eine Konzentrationsspitze auf.
In den Fig. 13 bis 15 sind zum Zwecke einer Verein­ fachung lediglich ein Abschnitt 90, der auf der Senke 1 ausgebildet ist, und in der Nähe von ihm liegende Ab­ schnitte gezeigt. Der Gateoxidfilm 4 und die Gateelektrode 5 werden in Folge auf der vergrabenen Schicht 3 ausgebildet (Fig. 13). Die Gateelektrode 5 besteht zum Beispiel aus N+- Polysilizium.
Um N⁻-Schichten 6 und 7 auszubilden, die als eine Grundlage des LDD-Aufbaus dienen, werden Arsenionen in ei­ nem Winkel von 30 Grad bei 30 keV und 5 × 10¹² cm-2 unter Verwendung der Gateelektrode 5 als eine Maske implantiert (Fig. 14). Die N⁻-Schichten 6 und 7 weisen eine Störstel­ lenkonzentration von ungefähr 1 × 10¹⁷ bis 5 × 10¹⁸ cm-3 auf.
Ein Oxidfilm einer Dicke von ungefähr 0.1 µm wird durch ein CVD-Verfahren (chemisches Dampfphasenabscheidungsver­ fahren) abgelagert und danach anisotrop geätzt, um die Sei­ tenwände 8 auszubilden. Arsenionen werden bei 60 keV und 2 × 10¹⁵ cm-2 unter Verwendung der Gateelektrode 5 und der Seitenwände 8 als eine Maske implantiert, um den Sourcebe­ reich 9 und den Drainbereich 10 auszubilden, die den LDD- Aufbau aufweisen (Fig. 15).
Nachstehend erfolgt die Beschreibung eines zweiten be­ vorzugten Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 16 zeigt eine Querschnittsansicht eines NMOS-Tran­ sistors 102 gemäß dem zweiten bevorzugten Ausführungsbei­ spiel der vorliegenden Erfindung. Fig. 17 zeigt einen Graph, der ein Profil einer Störstellenkonzentration zu ei­ ner Tiefe des NMOS-Transistors 102 darstellt (in einem Schnitt, der entlang der Linie W-W in Fig. 16 genommen ist).
Der NMOS-Transistor 102 beinhaltet zwei Durchschlags- Stoppschichten 22 und 23. Die Durchschlags-Stoppschicht 22 weist ähnlich wie die Durchschlags-Stoppschicht 21 des NMOS-Transistors 101 ihre Störstellenkonzentrationsspitze in der Störstellenkonzentrationsverteilung des Drainbe­ reichs 10 auf. Andererseits liegt die Durchschlags-Stopp­ schicht 23 tiefer als die Durchschlags-Stoppschicht 22 und weist eine Störstellenkonzentration auf, die niedriger als die Störstellenkonzentration an dem Übergang zwischen der Durchschlags-Stoppschicht 22 und dem Drainbereich 10 ist (an einer Position, an der die Störstellenkonzentrationen der Durchschlags-Stoppschicht 22 und des Drainbereichs 10 in Fig. 17 gleich sind).
Das Vorsehen der Durchschlags-Stoppschicht 23 in einer tiefen Position des Sourcebereichs 9 und des Drainbereichs 10 auf diese Weise erhöht den Durchschlagswiderstand des NMOS-Transistors 102 weiter.
Fig. 18 zeigt einen Graph, der ein Simulationsergebnis einer Potentialverteilung darstellt. Fig. 19 zeigt einen Graph, der ein Simulationsergebnis einer Feldstärke in ei­ nem Schnitt darstellt, der entlang der Linie W-W in Fig. 16 genommen ist. In den Fig. 18 und 19 sind dotierte Berei­ che, die die gleichen Anordnungen wie jene in den Fig. 9 und 10 aufweisen, vorgesehen und die jeweiligen Störstel­ lenkonzentrationen sind so eingestellt, daß sie eine Schwellwertspannung Vth von 0.3 V vorsehen, wobei ein ähn­ liches Potential wie in den Fig. 9 und 10 an den Source­ bereich 9, den Drainbereich 10 und die Gateelektrode 5 an­ gelegt wird.
Eine linksseitige Ausdehnung der Potentialverteilung von dem Drainbereich 10 ist in einer Tiefe von ungefähr 0.1 µm kleiner und es ist festzustellen, daß das zweite bevor­ zugte Ausführungsbeispiel gegenüber einem Durchschlagen be­ ständiger als das erste bevorzugte Ausführungsbeispiel ist. Das Übergangsfeld beträgt weniger als 4 × 10⁵ V/cm.
Fig. 20 zeigt eine Querschnittsansicht, die ein Verfah­ ren zur Herstellung des NMOS-Transistors 102 darstellt. Die Verfahrensschritte eines Ausbildens der Senke 1 und eines Durchführens einer Ionenimplantation für eine Vorrich­ tungsisolation des ersten bevorzugten Ausführungsbeispiels werden ausgeführt. Dann werden Borionen bei 40 keV und 1 × 10¹² cm-2 implantiert, um die Durchschlags-Stoppschicht 23 so auszubilden, daß sie eine Höhe erreicht, die tiefer als der Sourcebereich 9 und der Drainbereich 10 liegt.
Nachfolgende Verfahrensschritte, die ähnlich zu jenen des ersten bevorzugten Ausführungsbeispiels sind, werden ausgeführt, um die Durchschlags-Stoppschicht 22, die ver­ grabene Schicht 3, den Gateoxidfilm 4, die Gateelektrode 5, die Seitenwände 8, den Sourcebereich 9 und den Drainbereich 10 auszubilden.
Nachstehend erfolgt die Beschreibung eines dritten be­ vorzugten Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 21 zeigt eine Querschnittsansicht eines NMOS-Tran­ sistorpaars 103, das NMOS-Transistoren 103a und 103b bein­ haltet, gemäß dem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Das NMOS-Transistorpaar 103a und 103b ist auf der gleichen Senke 1 ausgebildet. Der NMOS-Transitor 103a ist von einem Typ mit einem vergrabenen Kanal und weist eine niedrigere Schwellwertspannung Vth als der NMOS-Transistor 103b eines Typs mit einem Oberflächen­ kanal auf.
Der NMOS-Transistor 103a beinhaltet eine vergrabene Schicht 3a, einen Gateoxidfilm 4a, eine Gateelektrode 5a, Seitenwände 8a, einen Sourcebereich 9a und einen Drainbe­ reich 10a, welche ähnlich zu der vergrabenen Schicht 3, dem Gateoxidfilm 4, der Gateelektrode 5, den Seitenwänden 8, dem Sourcebereich 9 bzw. dem Drainbereich 10 des NMOS-Tran­ sistors 101 des ersten bevorzugten Ausführungsbeispiels sind.
Die Fig. 22, 23, 25 und 26 zeigen Querschnittsan­ sichten, die ein Verfahren zur Herstellung des NMOS-Transi­ storpaars 103 auf eine Schritt-um-Schritt-Weise darstellen.
Zuerst werden die Halbleiterschicht (Senke) 1 des P- Typs und ein Vorrichtungsisolationsoxidfilm 12 auf die gleiche Weise wie in dem ersten bevorzugten Ausführungsbei­ spiel ausgebildet. Ein Bereich, in welchem der NMOS-Transi­ tor 103a auszubilden ist, wird mit einem Resist 81 bedeckt und ein Bereich, in welchem der NMOS-Transistor 103b aus zu­ bilden ist, wird freigelegt. Borionen werden bei 50 keV und 8 × 10¹² cm-2 implantiert, wie es durch die Pfeile in Fig. 22 dargestellt ist, um eine Durchschlags-Stoppschicht 20b eines Typs mit einem Oberflächenkanal auszubilden (Fig. 22).
Danach wird der Bereich, in welchem der NMOS-Transistor 103b auszubilden ist, mit einem Resist 82 bedeckt und der Bereich, in welchem der NMOS-Transistor 103a auszubilden ist, wird freigelegt. Borionen werden bei 15 keV und 8 × 10¹² cm-2 implantiert, wie es durch die Pfeile in Fig. 23 dargestellt ist, um eine Durchschlags-Stoppschicht 21a ei­ nes Typs mit einem vergrabenen Kanal auszubilden. Die Durchschlags-Stoppschicht 21a ist aufgrund der Höhe von Io­ nenimplantationsenergien flacher als die Durchschlags- Stoppschicht 20b. Arsenionen werden bei 20 keV und 6 × 10¹² cm-2 implantiert, um die vergrabene Schicht 3a auszubilden (Fig. 23).
Fig. 24 zeigt einen Graph, der ein Profil einer Stör­ stellenkonzentration in einem Schnitt darstellt, der ent­ lang der Linie X-X in Fig. 23 genommen ist. Das Bor, das dotiert wird, um die Durchschlags-Stoppschicht 21a aus zu­ bilden, weist in einer Tiefe von ungefähr 0.05 µm von der Oberfläche eine Konzentrationsspitze auf.
Danach werden Gateoxidfilme 4a und 4b und Gateelektro­ den 5a und 5b auf der Senke 1 ausgebildet. Die Gateelektro­ den 5a und 5b bestehen zum Beispiel aus N⁺-Polysilizium. Arsenionen werden in einem Winkel von 30 Grad bei 30 keV und 5 × 10¹² cm-2 unter Verwendung der Gateelektroden 5a und 5b als eine Maske implantiert, um N⁻-Schichten 6a, 6b, 7a und 7b auszubilden, die als eine Grundlage für den LDD- Aufbau dienen (Fig. 25). Die N⁻-Schichten 6a, 6b, 7a und 7b weisen eine Störstellenkonzentration von ungefähr 1 × 10¹⁷ bis 5 × 10¹⁸ cm-3 auf.
Ein Oxidfilm einer Dicke von ungefähr 0.1 µm wird durch ein CVD-Verfahren (chemisches Dampfphasenabscheidungsver­ fahren) abgelagert und dann anisotrop geätzt, um Seiten­ wände 8a und 8b auszubilden. Arsenionen werden bei 60 keV und 2 × 10¹⁵ cm-2 unter Verwendung der Gateelektroden 5a und 5b und der Seitenwände 8a und 8b als eine Maske implan­ tiert, um Sourcebereiche 9a und 9b und Drainbereiche 10a und 10b auszubilden, die den LDD-Aufbau aufweisen (Fig. 26).
Fig. 27 zeigt einen Graph, der ein Profil einer Stör­ stellenkonzentration in einem Schnitt darstellt, der ent­ lang der Linie Y-Y in Fig. 26 genommen ist. Der Übergang zwischen dem Drainbereich 10a und der Durchschlags-Stopp­ schicht 21a ist in einer Tiefe von ungefähr 0.1 µm ausge­ bildet. Die Spitze des Bors, das dotiert wird, um die Durchschlags-Stoppschicht 21a auszubilden, liegt in dem Drainbereich 10a. Somit kann die Borkonzentration an dem Übergang verringert werden.
Nachstehend erfolgt die Beschreibung eines vierten be­ vorzugten Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 28 zeigt eine Querschnittsansicht eines CMOS-Tran­ sistors bzw. eines Komplementärmetalloxidhalbleitertran­ sistors 104 gemäß dem vierten bevorzugten Ausführungsbei­ spiel der vorliegenden Erfindung. Der CMOS-Transistor 104 beinhaltet einen NMOS-Transistor 104a des Typs mit einem vergrabenen Kanal und einen PMOS-Transistor bzw. P-Kanal- Metalloxidhalbleitertransistor 104b des Typs mit einem ver­ grabenen Kanal.
Der NMOS-Transistor 104a ist im Aufbau zu dem NMOS- Transistor 103a des dritten bevorzugten Ausführungsbei­ spiels identisch. Der PMOS-Transistor 104b beinhaltet einen Gateoxidfilm 4b, eine Gateelektrode 5b, Seitenwände 8b, ei­ nen Sourcebereich 9c, einen Drainbereich 10c und eine Durchschlags-Stoppschicht 17, welche dem Gateoxidfilm 4b, der Gateelektrode 5b, den Seitenwänden 8b, dem Sourcebe­ reich 9b, dem Drainbereich 10b bzw. der Durchschlags-Stopp­ schicht 20b des NMOS-Transistors 103b des dritten bevorzug­ ten Ausführungsbeispiels ähnlich sind. Der Sourcebereich 9c, der Drainbereich 10c und die Durchschlags-Stoppschicht 17 sind jedoch von dem entgegengesetzten Leitfähigkeitstyp des Sourcebereichs 9b, des Drainbereichs 10b bzw. der Durchschlags-Stoppschicht 20b.
Der NMOS-Transistor 104a und der PMOS-Transistor 104b sind einer Senke 14 des P-Typs bzw. einer Senke 15 des N- Typs ausgebildet.
Die Fig. 29, 30, 32 bis 35 und 37 zeigen Quer­ schnittsansichten, die ein Verfahren zur Herstellung des CMOS-Transistors 104 auf eine Schritt-um-Schritt-Weise dar­ stellen.
Der Vorrichtungsisolationsoxidfilm 12 ist in einem vor­ bestimmten Bereich des Siliziumsubstrats 100 ausgebildet. Borionen werden bei 15 keV und 8 × 10¹² cm-2 implantiert, um die Durchschlags-Stoppschicht 21a für den NMOS-Transi­ stor 104a und die vergrabene Schicht 3b für den PMOS-Tran­ sistor 104b gleichzeitig auszubilden. Die Spitzen der Durchschlags-Stoppschicht 21a und der vergrabenen Schicht 3b befinden sich in der gleichen Tiefe (Fig. 29).
Ein Bereich, in welchem der PMOS-Transistor 104b aus zu­ bilden ist, wird mit einem Resist 83 bedeckt. Borionen wer­ den bei 200 keV und 2 × 10¹³ cm-2 implantiert, wie es durch die Pfeile in Fig. 30 dargestellt ist, um die Senke 14 des P-Typs auszubilden.
Borionen werden bei 80 keV und 5 × 10¹² cm-2 implan­ tiert, um unter dem Vorrichtungsisolationsoxidfilm 12 einen stark dotierten Bereich 93 auszubilden. Arsenionen werden bei 20 keV und 6 × 10¹² cm-2 implantiert, um die vergrabene Schicht 3a auszubilden (Fig. 30).
Fig. 31 zeigt einen Graph, der ein Profil einer Stör­ stellenkonzentration in einem Schnitt darstellt, der ent­ lang der Linie Z1-Z1 in Fig. 30 genommen ist. Das Bor, das dotiert wird, um die Durchschlags-Stoppschicht 21a auszu­ bilden, weist in einer Tiefe von ungefähr 0.05 µm von der Oberfläche eine Konzentrationsspitze auf.
Ein Bereich, in welchem der NMOS-Transistor 104a aus zu­ bilden ist, wird mit einem Resist 84 bedeckt. Phosphorionen werden bei 400 keV und 2 × 10¹³ cm-2 implantiert, wie es durch die Pfeile in Fig. 32 dargestellt ist, um die Senke 15 des N-Typs auszubilden. Desweiteren werden Phosphorionen bei 250 keV und 5 × 10¹² cm-2 implantiert, um einen stark dotierten Bereich 94 unter dem Isolationsoxidfilm 12 aus zu­ bilden.
Phosphorionen werden bei 80 keV und 6 × 10¹² cm-2 wei­ ter implantiert, um die Durchschlags-Stoppschicht 17 auszu­ bilden. Das Ausbilden der Durchschlags-Stoppschicht 17 ver­ ringert die Wirkung der Störstellen in der Nähe der Boden­ fläche der vergrabenen Schicht 3b, um eine flache wirksame Bodenfläche davon vorzusehen (Fig. 32).
Die Gateoxidfilme 4a und 4b und die Gateelektroden 5a und 5b werden auf dem Substrat 100 ausgebildet. Der Be­ reich, in welchem der PMOS-Transistor 104b auszubilden ist, wird mit einem Resist 85 bedeckt. Arsenionen werden in ei­ nem Winkel von 30 Grad bei 30 keV und 5 × 10¹² cm-2 implan­ tiert, um die N⁻-Schichten 6a und 7a auszubilden, die als eine Grundlage für den LDD-Aufbau dienen (Fig. 33). Die N⁻- Schichten 6a und 7a weisen eine Störstellenkonzentration von ungefähr 1 × 10¹⁷ bis 5 × 10¹⁸ cm-3 auf.
Der Bereich, in welchem der NMOS-Transistor 104a aus zu­ bilden ist, wird mit einem Resist 86 bedeckt. BF₂-Ionen werden bei 10 keV und 5 × 10¹² cm-2 implantiert, um P⁻- Schichten 6c und 7c auszubilden, die als eine Grundlage für den LDD-Aufbau dienen. Die P⁻-Schichten 6c und 7c weisen eine Störstellenkonzentration von ungefähr 1 × 10¹⁷ bis 5 × 10¹⁸ cm-3 auf (Fig. 34).
Ein Oxidfilm, der eine Dicke von ungefähr 0.1 µm auf­ weist, wird durch ein CVD-Verfahren (chemisches Dampfpha­ senabscheidungsverfahren) abgelagert und dann anisotrop ge­ ätzt, um die Seitenwände 8a und 8b auszubilden. Der Be­ reich, in welchem der PMOS-Transistor 104b auszubilden ist, wird mit einem Resist 87 bedeckt. Arsenionen werden bei 60 keV und 2 × 10¹⁵ cm-2 implantiert, um den Sourcebereich 9a und den Drainbereich 10a, die den LDD-Aufbau aufweisen, auszubilden (Fig. 35).
Fig. 36 zeigt einen Graph, der ein Profil einer Stör­ stellenkonzentration in einem Schnitt darstellt, der ent­ lang der Linie Z2-Z2 in Fig. 35 genommen ist. Der Übergang zwischen dem Drainbereich 10a und der Durchschlags-Stopp­ schicht 21a ist in einer Tiefe von ungefähr 0.1 µm ausge­ bildet. Die Spitze des Bors, das dotiert wird, um die Durchschlags-Stoppschicht 21a auszubilden, liegt in dem Drainbereich 10a. Somit kann die Borkonzentration an dem Übergang verringert werden.
Der Bereich, in welchem der NMOS-Transistor 104a aus zu­ bilden ist, wird mit einem Resist 88 bedeckt. BF₂-Ionen werden bei 30 keV und 2 × 10¹⁵ cm-2 implantiert, um den Sourcebereich 9c und den Drainbereich 10c, die den LDD-Auf­ bau aufweisen, auszubilden (Fig. 37).
Auf diese Weise sieht das vierte bevorzugte Ausfüh­ rungsbeispiel der vorliegenden Erfindung ein gleichzeitiges Ausbilden der Durchschlags-Stoppschicht 21a und der vergra­ benen Schicht 3b vor, was die Verfahrensschritte verein­ facht.
In der vorhergehenden Beschreibung ist eine Halbleiter­ vorrichtung offenbart worden, welche eine Halbleiterschicht eines P-Typs, eine Durchschlags-Stoppschicht, die eine po­ sitive Störstellenkonzentration aufweist und auf einer obe­ ren Oberfläche der Halbleiterschicht des P-Typs ausgebildet ist, eine vergrabene Schicht, die auf einer oberen Oberflä­ che der Durchschlags-Stoppschicht in einem Kanalbereich ausgebildet ist, Source- und Drainbereiche eines N-Typs ei­ nes LDD-Aufbaus, die die vergrabene Schicht dazwischen beidseitig umfassen, einen Gateoxidfilm, der auf der ver­ grabenen Schicht ausgebildet ist, und eine Gateelektrode, die der vergrabenen Schicht gegenüberliegt, wobei sich der Gateoxidfilm dazwischen befindet, beinhaltet, bei der die Durchschlags-Stoppschicht flacher als der Drainbereich ist.

Claims (15)

1. Halbleitervorrichtung mit:
  • (a) einem Halbleitersubstrat, das Störstellen eines ersten Leitfähigkeitstyps beinhaltet;
  • (b) Source- und Drainbereichen eines zweiten Leitfä­ higkeitstyps, die selektiv in einem oberen Abschnitt des Halbleitersubstrats ausgebildet sind, wobei die Source- und Drainbereiche ein Paar erzeugen, um einen Aufbau mit einem leicht dotierten Drain auszubilden; und
  • (c) einer vergrabenen Schicht, die in dem oberen Ab­ schnitt des Halbleitersubstrats zwischen den Source- und Drainbereichen ausgebildet ist, bei der sich die Konzentration der Störstellen in der Nähe des Übergangs zwischen dem Drainbereich und dem Halb­ leitersubstrat entlang der Richtung einer Tiefe des Halb­ leitersubstrats verringert.
2. Halbleitervorrichtung mit:
  • (a) einem Halbleitersubstrat, das eine obere Oberflä­ che aufweist; und
  • (b) einem ersten Metalloxidhalbleitertransistor, der aufweist:
  • (b-1) Source- und Drainbereiche, die selektiv in der oberen Oberfläche des Halbleitersubstrats ausgebildet sind und ein Paar erzeugen, um einen Aufbau mit einem leicht do­ tierten Drain auszubilden;
  • (b-2) eine erste Durchschlags-Stoppschicht, die in der oberen Oberfläche des Halbleitersubstrats zwischen den Source- und Drainbereichen ausgebildet ist, wobei sich die Spitze der Störstellenkonzentration der ersten Durch­ schlags-Stoppschicht näher als die Bodenfläche des Drainbe­ reichs an der oberen Oberfläche des Halbleitersubstrats be­ findet;
  • (b-3) eine vergrabene Schicht, die in einem oberen Ab­ schnitt der ersten Durchschlags-Stoppschicht ausgebildet ist;
  • (b-4) einen Gateoxidfilm, der auf der vergrabenen Schicht ausgebildet ist; und
  • (b-5) eine Gateelektrode, die der vergrabenen Schicht gegenüberliegt, wobei sich der Gateoxidfilm dazwischen be­ findet,
bei der die Bodenfläche des Drainbereichs als der Schnittpunkt der Kurven der Störstellenprofile des Drainbe­ reichs und der ersten Durchschlags-Stoppschicht definiert ist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn­ zeichnet daß der erste Metalloxidhalbleitertransistor bein­ haltet:
  • (b-6) eine zweite Durchschlags-Stoppschicht, die unter der Bodenfläche des Drainbereichs und der ersten Durch­ schlags-Stoppschicht angeordnet ist, von dem gleichen Leit­ fähigkeitstyp wie die erste Durchschlags-Stoppschicht ist und eine Störstellenkonzentration aufweist, die niedriger als die der ersten Durchschlags-Stoppschicht ist.
4. Halbleitervorrichtung nach Anspruch 2, gekennzeichnet durch:
  • (c) einen zweiten Metalloxidhalbleitertransistor des Typs mit einem Oberflächenkanal des gleichen Leitfähig­ keitstyps wie der erste Metalloxidhalbleitertransistor, der auf dem Halbleitersubstrat ausgebildet ist.
5. Halbleitervorrichtung nach Anspruch 2, gekennzeichnet durch:
  • (c) einen zweiten Metalloxidhalbleitertransistor ei­ nes entgegengesetzten Leitfähigkeitstyps zu dem des ersten Metalloxidhalbleitertransistors, wobei der zweite Metall­ oxidhalbleitertransistor aufweist:
  • (c-1) Source- und Drainbereiche, die selektiv in der oberen Oberfläche des Halbleitersubstrats ausgebildet sind und ein Paar erzeugen, um einen Aufbau mit einem leicht do­ tierten Drain auszubilden;
  • (c-2) eine Durchschlags-Stoppschicht, die in der oberen Oberfläche des Halbleitersubstrats zwischen den Source- und Drainbereichen des zweiten Metalloxidhalbleitertransistors ausgebildet ist, wobei sich die Spitze der Störstellenkon­ zentration der Durchschlags-Stoppschicht des zweiten Me­ talloxidhalbleitertransistors näher als die Bodenfläche des Drainbereichs des zweiten Metalloxidhalbleitertransistors an der oberen Oberfläche des Halbleitersubstrats befindet;
  • (c-3) eine vergrabene Schicht, die in einem oberen Ab­ schnitt der Durchschlags-Stoppschicht des zweiten Metall­ oxidhalbleitertransistors ausgebildet ist;
  • (c-4) einen Gateoxidfilm, der auf der vergrabenen Schicht des zweiten Metalloxidhalbleitertransistors ausge­ bildet ist; und
  • (c-5) eine Gateelektrode, die der vergrabenen Schicht des zweiten Metalloxidhalbleitertransistors gegenüberliegt, wobei sich der Gateoxidfilm des zweiten Metalloxidhalblei­ tertransistors dazwischen befindet,
bei der sich die Spitze der Störstellenkonzentration der vergrabenen Schicht des zweiten Metalloxidhalbleiter­ transistors in der gleichen Tiefe wie eine Spitze der Stör­ stellenkonzentration der ersten Durchschlags-Stoppschicht des ersten Metalloxidhalbleitertransistors befindet, und
die Bodenfläche des Drainbereichs an dem Schnittpunkt der Kurven der Störstellenprofile des Drainbereichs und der Durchschlags-Stoppschicht des zweiten Metalloxidhalbleiter­ transistors definiert ist.
6. Verfahren zur Herstellung einer Halbleitervorrichtung, das die folgenden Schritte aufweist:
  • (a) Vorsehen eines Halbleitersubstrats, das eine obere Oberfläche aufweist;
  • (b) Einbringen erster störstellen eines ersten Leit­ fähigkeitstyps in die obere Oberfläche des Halbleiter­ substrats, um eine Halbleiterschicht auszubilden;
  • (c) Einbringen zweiter störstellen des ersten Leitfä­ higkeitstyps von einer oberen Oberfläche der Halbleiter­ schicht, um eine erste Durchschlags-Stoppschicht auszubil­ den, die ein Konzentrationsprofil aufweist, das in einer ersten Tiefe von der oberen Oberfläche des Halbleiter­ substrats eine Spitze hervorbringt;
  • (d) Einbringen dritter Störstellen eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, von oberhalb der ersten Durchschlags- Stoppschicht, um in der Nähe der oberen Oberfläche des Halbleitersubstrats eine vergrabene Schicht auszubilden;
  • (e) Ausbilden eines Gateoxidfilms auf der vergrabenen Schicht;
  • (f) Ausbilden einer Gateelektrode, die der vergrabe­ nen Schicht gegenüberliegt, wobei sich der Gateoxidfilm da­ zwischen befindet; und
  • (g) Einbringen vierter Störstellen des zweiten Leit­ fähigkeitstyps von oberhalb der vergrabenen Schicht in Be­ reiche, die einen Abschnitt der vergrabenen Schicht beid­ seitig umfassen, welcher unmittelbar unter der Gateelek­ trode liegt, um einen Drainbereich und einen Sourcebereich auszubilden, wobei der Drainbereich in einer zweiten Tiefe von der oberen Oberfläche des Halbleitersubstrats eine Bo­ denfläche aufweist,
bei dem die Bodenfläche des Drainbereichs an dem Schnittpunkt der Kurven der Störstellenprofile des Drainbe­ reichs und der ersten Durchschlags-Stoppschicht definiert ist, und
die zweite Tiefe größer als die erste Tiefe ist.
7. Verfahren nach Anspruch 6, gekennzeichnet durch die folgenden Schritte:
  • (h) Einbringen fünfter Störstellen des ersten Leitfä­ higkeitstyps von der oberen Oberfläche der Halbleiter­ schicht, um eine zweite Durchschlags-Stoppschicht auszubil­ den, die ein Konzentrationsprofil aufweist, das in einer dritten Tiefe von der oberen Oberfläche des Halbleiter­ substrats eine Spitze hervorbringt,
wobei der Schritt (h) zwischen den Schritten (b) und (c) durchgeführt wird und
die dritte Tiefe größer als die zweite Tiefe ist.
8. Verfahren zur Herstellung einer Halbleitervorrichtung, das die folgenden Schritte aufweist:
  • (a) Vorsehen eines Halbleitersubstrats, das eine obere Oberfläche aufweist, die erste und zweite Bereiche enthält;
  • (b) gleichzeitiges Einbringen erster Störstellen ei­ nes ersten Leitfähigkeitstyps in den ersten und zweiten Be­ reich des Halbleitersubstrats, um eine erste Durchschlags- Stoppschicht bzw. eine Halbleiterschicht in dem ersten bzw. zweiten Bereich auszubilden, wobei die erste Durchschlags- Stoppschicht und die Halbleiterschicht ein Konzentrations­ profil aufweisen, das in einer ersten Tiefe von der oberen Oberfläche eine Spitze hervorbringt;
  • (c) Einbringen zweiter Störstellen eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, von oberhalb des ersten Bereichs, um eine erste vergrabene Schicht in der Nähe des ersten Be­ reichs auszubilden;
  • (d) Einbringen dritter Störstellen des zweiten Leit­ fähigkeitstyps von oberhalb des zweiten Bereichs, um eine zweite Durchschlags-Stoppschicht auszubilden und um eine wirksame Dicke der Halbleiterschicht zu verringern, um eine zweite vergrabene Schicht auszubilden;
  • (e) Ausbilden eines ersten und zweiten Gateoxidfilms auf der ersten bzw. zweiten vergrabenen Schicht;
  • (f) Ausbilden einer ersten Gateelektrode, die der er­ sten vergrabenen Schicht gegenüberliegt, wobei sich der Ga­ teoxidfilm dazwischen befindet, und einer zweiten Gateelek­ trode, die der zweiten vergrabenen Schicht gegenüberliegt, wobei sich der zweite Gateoxidfilm dazwischen befindet;
  • (g) Einbringen vierter Störstellen des zweiten Leit­ fähigkeitstyps von oberhalb der ersten vergrabenen Schicht in Bereiche, die einen Abschnitt der ersten vergrabenen Schicht dazwischen beidseitig umfassen, welcher unmittelbar unter der ersten Gateelektrode liegt, um einen ersten Drainbereich und einen ersten Sourcebereich auszubilden, wobei der erste Drainbereich in einer zweiten Tiefe von dem ersten Bereich eine Bodenfläche aufweist; und
  • (h) Einbringen fünfter Störstellen des ersten Leitfä­ higkeitstyps von oberhalb der zweiten vergrabenen Schicht in Bereiche, die einen Abschnitt der zweiten vergrabenen Schicht dazwischen beidseitig umfassen, welcher unmittelbar unter der zweiten Gateelektrode liegt, um einen zweiten Drainbereich und einen zweiten Sourcebereich auszubilden, wobei der zweite Drainbereich in einer dritten Tiefe von dem zweiten Bereich eine Bodenfläche aufweist,
bei dem die Bodenfläche des ersten Drainbereichs an dem Schnittpunkt der Kurven der Störstellenprofile des er­ sten Drainbereichs und der ersten Durchschlags-Stoppschicht definiert ist,
die Bodenfläche des zweiten Drainbereichs an dem Schnittpunkt der Kurven der Störstellenprofile des zweiten Drainbereichs und der zweiten Durchschlags-Stoppschicht de­ finiert ist und
die zweiten und dritten Tiefen größer als die erste Tiefe sind.
9. Verfahren nach Anspruch 8 gekennzeichnet durch die folgenden Schritte:
  • (i) Ausbilden einer ersten Senke des ersten Leitfä­ higkeitstyps unter dem ersten Bereich, wobei die erste Senke eine Bodenfläche aufweist, die tiefer als die erste Durchschlags-Stoppschicht liegt; und
  • (j) Ausbilden einer zweiten Senke des zweiten Leitfä­ higkeitstyps unter dem zweiten Bereich, wobei die zweite Senke eine Bodenfläche aufweist, die tiefer als die zweite Durchschlags-Stoppschicht liegt,
wobei die Schritte (i) und (j) zwischen den Schritten (b) und (c) durchgeführt werden.
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