CN109390398A - 半导体结构 - Google Patents
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Abstract
一种半导体结构，包括一基板、一第一源极/漏极区、一第二源极/漏极区、一通道掺杂区、和一栅极结构。第一源极/漏极区设置于基板中。第一源极/漏极区包括一第一区和一第二区，第二区位于第一区下。第二源极/漏极区设置于基板中。第二源极/漏极区与第一源极/漏极区相对设置。通道掺杂区设置于基板中，位于第一源极/漏极区与第二源极/漏极区之间。栅极结构设置于通道掺杂之上。在平行于基板之上表面的一投影面中，第一源极/漏极区的第二区与栅极结构分离。第一源极/漏极区、第二源极/漏极区、和通道掺杂区具有相同导电类型。
Description
技术领域
本发明涉及一种半导体结构，特别涉及一种包括耗尽型MOSFET(depletion-typeMOSFET)的半导体结构。
背景技术
晶体管是现代电子装置之中其中一种最重要的电子元件类别。晶体管可以作为放大器和/或开关等等。其中，金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effect transistor，MOSFET)是在数字电路和模拟电路二者中皆最为广泛使用的晶体管。大部分的MOSFET为增强型MOSFET(enhancement-type MOSFET)。其他的为耗尽型MOSFET。在增强型MOSFET中，源极和漏极之间的导电通道在通常情况下实质上不存在，并例如通过施加电压至栅极而形成。相反的，在耗尽型MOSFET中，通道通过离子注入工艺预先形成，而晶体管例如通过施加电压而关闭。
发明内容
本发明是关于半导体结构，特别是关于其中提供有耗尽型MOSFET的半导体结构。
根据一些实施例，一种半导体结构包括一基板、一第一源极/漏极区、一第二源极/漏极区、一通道掺杂区、和一栅极结构。基板具有一上表面。第一源极/漏极区设置于基板之中。第一源极/漏极区包括一第一区和一第二区，第二区位于第一区之下。第二源极/漏极区设置于基板之中。第二源极/漏极区与第一源极/漏极区相对设置。通道掺杂区设置于基板之中，位于第一源极/漏极区与第二源极/漏极区之间。栅极结构设置于基板之上。栅极结构设置于通道掺杂区之上。在平行于基板之上表面的一投影面中，第一源极/漏极区的第二区与栅极结构分离。第一源极/漏极区、第二源极/漏极区、和通道掺杂区具有相同的导电类型。
为了对本发明上述及其他方面有更佳了解，下文特列举实施例，并配合所附附图详细说明如下：
附图说明
图1A～1C绘示根据实施例的一例示性半导体结构以及其形成。
图2A～2C绘示根据实施例的一例示性半导体结构以及其形成。
图3绘示根据实施例的一例示性半导体结构。
图4绘示根据实施例的一例示性半导体结构。
图5绘示根据实施例的半导体结构的一电路配置。
图6A～6D绘示根据实施例的一例示性半导体结构及其对照性半导体结构的结构和特性。
【符号说明】
100：半导体结构
110：基板
111：上表面
112：本征区
120：第一源极/漏极区
121：第一区
122：第二区
130：第二源极/漏极区
131：第一区
132：第二区
140：通道掺杂区
150：栅极结构
151：栅极电极
152：栅极介电质
160：第一隔离结构
170：第二隔离结构
200：半导体结构
220：第一源极/漏极区
221：第一区
222：第二区
223：第三区
280：第一源极/漏极触点
290：第二源极/漏极触点
300：半导体结构
400：半导体结构
1211：部分
2211：部分
2212：部分
A1：第一注入范围
A2：第二注入范围
A1’：第一注入范围
A2’：第二注入范围
D：漏极侧
D1：距离
D2：距离
L0：线条
L1：线条
L2：线条
L3：线条
L4：线条
M1：屏蔽定义区
M1’：屏蔽定义区
M2：屏蔽定义区
M2’：屏蔽定义区
R1：区域
R2：区域
S：源极侧
S1：侧面
S2：侧面
T1：晶体管
T2：晶体管
V1：电压
V2：电压
V3：电压
V4：电压
V5：电压
W：宽度
具体实施方式
以下将配合所附附图对于各种实施例进行更详细的说明。一般的情况下，只会叙述个别实施例的差异之处。为了便于理解，在可能的情况下，使用相同的符号来指示附图中共通的相同元件。此外，为了图面的清楚，在一些附图中可能省略一些元件符号和/或元件。用于描述空间关系的用词，例如“之上”、“之下”、或“相邻”等等，除非在叙述中使用“直接”加以描述，否则可囊括直接接触和非直接接触二种情况。可以预期的是，一实施例中的元件和特征，可以被有利地纳入于另一实施例中，而未作进一步的记载。
图1A-1C绘示根据实施例的一例示性半导体结构以及其形成。如图1A所示，半导体结构100包括一基板110、一第一源极/漏极区120、一第二源极/漏极区130、一通道掺杂区140、和一栅极结构150。基板110具有一上表面111。第一源极/漏极区120设置于基板110之中。第一源极/漏极区120包括一第一区121和一第二区122，第二区122位于第一区121之下。第二源极/漏极区130设置于基板110之中。第二源极/漏极区130与第一源极/漏极区120相对设置。通道掺杂区140设置于基板110之中，位于第一源极/漏极区120与第二源极/漏极区130之间。栅极结构150设置于基板110之上。更具体地说，栅极结构150设置于通道掺杂区140之上。在平行于基板110上表面111的一投影面(例如上表面111本身)中，第一源极/漏极区120的第二区122与栅极结构150分离。第一源极/漏极区120、第二源极/漏极区130、和通道掺杂区140具有相同的导电类型。
请参照图1B和1C，第一源极/漏极区120、第二源极/漏极区130、和通道掺杂区140可通过离子注入工艺形成。基板110可包括一本征区112，其既非n型也非p型，且能够由本征硅(intrinsic silicon)形成。在一些实施例中，基板110具有高低起伏的上表面，而所述上表面111为基板110之中一区域的平坦上表面，特别是基板110的本征区112之中一区域的平坦上表面。第一源极/漏极区120、第二源极/漏极区130、通道掺杂区140、和栅极结构150可形成在这样的一本征区112中。可先形成栅极结构150。接着，能够注入一或多种适合的掺杂物至本征区112中，以形成第一源极/漏极区120、第二源极/漏极区130、和通道掺杂区140。
在一些实施例中，第一源极/漏极区120、第二源极/漏极区130、和通道掺杂区140的该相同的导电类型为n型。在这样的案例中，能够通过两个离子注入工艺，注入适合的掺杂物如砷(As)等等至本征区112中，以形成根据实施例的第一源极/漏极区120、第二源极/漏极区130、和通道掺杂区140。在一个离子注入工艺中，掺杂物注入至以左上-右下斜线所指示的第一注入范围A1。在另一个离子注入工艺中，掺杂物注入至以右上-左下斜线所指示的第二注入范围A2。两个离子注入工艺可使用相同的掺杂物。或者，可使用不同的掺杂物。两个离子注入工艺的掺杂浓度可以相同。或者，掺杂浓度可以不同，但落在相同的数量级中。图1C示出用于形成第二注入范围A2的屏蔽定义区M1和M2。根据一些实施例，屏蔽定义区，例如屏蔽定义区M1和M2，可稍微大于预定的掺杂区，以提供工艺窗口(processwindow)，如图1C所示。屏蔽定义区M1对应于第一源极/漏极区120。屏蔽定义区M2对应于第二源极/漏极区130。在如上所述的一投影面中，如图1C所示，屏蔽定义区M1以一距离D1与栅极结构150分离。在另一些实施例中，第一源极/漏极区120、第二源极/漏极区130、和通道掺杂区140的该相同的导电类型为p型。在一些实施例中，第一源极/漏极区120为漏极区，第二源极/漏极区130为源极区。在另一些实施例中，第一源极/漏极区120为源极区，第二源极/漏极区130为漏极区。
在通过如上所述的两个离子注入工艺所形成的第一源极/漏极区120中，由于栅极结构150的阻挡效果，第一区121具有对齐栅极结构150的一侧面S1。整个第一区121经历了对应于第一注入范围A1的离子注入工艺。第一区121的一部分1211还经历了对应于第二注入范围A2的离子注入工艺。因此，第一区121之中至少该部分1211具有一总掺杂浓度，该总掺杂浓度大于第二区122的一掺杂浓度。第一源极/漏极区120和第二源极/漏极区130可具有相同的宽度W。在所述投影面中，只经历了对应于第二注入范围A2的离子注入工艺的第一源极/漏极区120的第二区122，能够因屏蔽定义区M1的定义而以距离D1与栅极结构150分离。距离D1小于第一源极/漏极区120或第二源极/漏极区130的宽度W。通过如上所述的两个离子注入工艺所形成的第二源极/漏极区130，包括一第一区131和一第二区132，第二区132位于第一区131之下。第一区131经历了两个离子注入工艺，而第二区132只经历了对应于第二注入范围A2的离子注入工艺。因此，第一区131具有一总掺杂浓度，该总掺杂浓度大于第二区132的一掺杂浓度。通道掺杂区140只经历了对应于第一注入范围A1的离子注入工艺。
栅极结构150可包括一栅极电极151和一栅极介电质152。栅极介电质152设置于栅极电极151之下，以隔离栅极电极151与通道掺杂区140。
半导体结构100可还包括一第一隔离结构160和一第二隔离结构170。第一隔离结构160设置于基板110之中。第二隔离结构170设置于基板110之中。第二隔离结构170与第一隔离结构160相对设置。第一源极/漏极区120、第二源极/漏极区130、和通道掺杂区140设置于第一隔离结构160与第二隔离结构170之间。举例来说，第一隔离结构160和第二隔离结构170可为但不限于是浅沟道隔离结构。
如上所述的元件可用于构成晶体管。更具体地说，半导体结构100可包括一耗尽型MOSFET，该耗尽型MOSFET包括第一源极/漏极区120、第二源极/漏极区130、通道掺杂区140、和栅极结构150。该耗尽型MOSFET可具有负的阈值电压(VT＜0)，其由通道掺杂区140所提供。由于不需要额外的离子注入工艺来形成这样的一经改良的耗尽型MOSFET，该耗尽型MOSFET能够与其他典型的MOSFET以相同的工艺形成，包括典型的耗尽型MOSFET和增强型MOSFET。
在一些案例中，由于离子注入工艺中的对准偏差或其他原因，被设计成用于第二源极/漏极区130的屏蔽定义区M2可能跨越栅极结构150。然而，在此叙述的实施例允许这样的案例。
一个这样的案例，也即半导体结构200，绘示于图2A～2C。如图2C所示，对应于第二源极/漏极区130的屏蔽定义区M2’跨越栅极结构150。从而，如图2A和2B所示，额外的一第三区223以屏蔽定义区M2’通过对应于第二注入范围A2’的离子注入工艺形成于第一源极/漏极区220之中。因此，第一源极/漏极区220包括一第一区221和一第二区222，且还包括一第三区223，第三区223位于第一区221之下。第三区223与以屏蔽定义区M1’形成之第二区222分离。第三区223具有对齐栅极结构150的一侧面S2。在平行于基板110上表面111的投影面中，屏蔽定义区M1’以一距离D2与屏蔽定义区M1’分离。从而，第二区222能够以距离D2与第三区223分离。距离D2小于第一源极/漏极区220或第二源极/漏极区130的宽度W。在第一源极/漏极区220的第一区221中，一部分2211经历了对应于第一注入范围A1’的离子注入工艺和由屏蔽定义区M1’定义之对应于第二注入范围A2’的离子注入工艺，而一部分2212经历了对应于第一注入范围A1’的离子注入工艺和由屏蔽定义区M2’定义的对应于第二注入范围A2’的离子注入工艺。因此，第一区221之中至少该部分2211和该部分2212具有一总掺杂浓度，该总掺杂浓度大于第二区222的一掺杂浓度和第三区223的一掺杂浓度。第二区222的该掺杂浓度能够等于第三区223的该掺杂浓度。
图3和4绘示根据实施例的例示性半导体结构300和400，其分别类似于半导体结构100和200，但还包括一第一源极/漏极触点280和一第二源极/漏极触点290。第一源极/漏极触点280设置于第一源极/漏极区120/220之中。第一源极/漏极触点280的一掺杂浓度大于第一源极/漏极区120/220的一掺杂浓度，例如是在不同的数量级。第二源极/漏极触点290设置于第二源极/漏极区130之中。第二源极/漏极触点290的一掺杂浓度大于第二源极/漏极区130的一掺杂浓度，例如是在不同的数量级。第一源极/漏极触点280和第二源极/漏极触点290具有与第一源极/漏极区120/220、第二源极/漏极区130、和通道掺杂区140相同的导电类型。
根据一些实施例，半导体结构可为记忆结构，其具有一存储单元区和一周边区。半导体结构可包括一字线，该字线耦接至设置在存储单元区中的存储单元，例如与非(NAND)存储单元。半导体结构可还包括一开关，该开关耦接至字线，以控制传送至字线的信号。在一些实施例中，该开关设置于存储单元区之中。具有如上所述结构的耗尽型MOSFET，可用于形成该开关。
图5标出半导体结构的一电路配置。开关包括两个晶体管T1和T2。晶体管T1可具有参照图1～4中任何一者所描述的结构、或在本发明范围内的其他适合结构，其中第一源极/漏极区120/220、第二源极/漏极区130、和通道掺杂区140的导电类型为n型，第一源极/漏极区为漏极区，第二源极/漏极区为源极区。也就是说，晶体管T1为根据实施例的耗尽型NMOSFET。晶体管T2可为增强型PMOSFET。
举例来说，可提供一写入信号，例如28V的电压V1，并将其传送至晶体管T1的漏极。其通过通常开启的晶体管T1。如此一来，28V的电压V3从晶体管T1的源极传送至晶体管T2。当想要将写入信号提供至字线(WL)时，开启晶体管T2，例如是通过施加0V的电压V2至其栅极。因此，28V的电压V4(也即写入信号)能够被提供至字线。由于电路设计，该电压信号也会传送至晶体管T1的栅极。因此，28V的电压V5施加至晶体管T1的栅极，并维持晶体管T1的开启状态。当不想要将写入信号提供至字线时，关闭晶体管T2，例如是通过施加3.3V的电压V2至栅极。如此一来，0V的电压V4被提供至字线，且0V的电压V5被提供晶体管T1的栅极。0V的电压V5将使得可具有-2.5V阈值电压的晶体管T1关闭。当到达平衡状态时，电压V3可能约为3V。
对于此一电路设计中的晶体管T1来说，当不想要将写入信号提供至字线时，大的压差存在于栅极和漏极之间。因此，希望栅极和漏极之间有较大的击穿电压。在以上的范例中，击穿电压应大于28V，例如等于或大于约30V。相反地，在二种情况中，这样的大的压差都不会存在于栅极和源极之间。因此，大的击穿电压对于栅极和源极之间并非必须。
在根据实施例的半导体结构中，由于第二区122/222与栅极结构150分离，接近栅极结构150处的总掺杂浓度降低。在漏极侧(120/220)靠近栅极结构150处，较低的掺杂浓度有利于抑制栅极辅助击穿(也即提高栅极辅助击穿电压)。因此，能够获得较高的击穿电压。此外，由于第二区132并未与栅极结构150分离，因而能够保持会受到源极侧的体效应(bodyeffect)影响的阈值电压。这有利于使用在上述电路设计中，通常应该开启的晶体管T1。
图6A～6D绘示根据实施例的一例示性半导体结构及其对照性半导体结构的结构和特性。图6A标出与半导体结构100相同的不对称结构，其中，漏极侧D的型态与源极侧S的型态不同。在此一例示性半导体结构中，距离D1为0.4μm。图6B标出对照性半导体结构，其中，漏极侧D的型态与源极侧S的型态相同。图6C示出对应于图6A和6B中区域R1和R2的结轮廓(junction profile)的模拟结果，其中，线条L0对应于栅极结构，线条L1对应于例示性半导体结构，线条L2对应于对照性半导体结构。能够从图6C看出，在例示性半导体结构的漏极侧D的结轮廓的深度，相较于对照性半导体结构来得减小，特别是在接近栅极结构处。图6D示出对应于图6A和6B的漏极电流(Id)-漏极电压(Vd)曲线的仿真结果，其中，线条L3对应于例示性半导体结构，线条L4对应于对照性半导体结构。能够从图6D看出，例示性半导体结构具有高于对照性半导体结构的击穿电压。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体结构，包括：
一基板，具有一上表面；
一第一源极/漏极区，设置于该基板之中，该第一源极/漏极区包括一第一区和一第二区，该第二区位于该第一区之下；
一第二源极/漏极区，设置于该基板之中，其中，该第二源极/漏极区与该第一源极/漏极区相对设置；
一通道掺杂区，设置于该基板之中，位于该第一源极/漏极区与该第二源极/漏极区之间；以及
一栅极结构，设置于该基板之上，其中，该栅极结构设置于该通道掺杂区之上；
其中，在平行于该基板该上表面的一投影面中，该第一源极/漏极区的该第二区与该栅极结构分离；且
其中，该第一源极/漏极区、该第二源极/漏极区、和该通道掺杂区具有相同的导电类型。
2.如权利要求1项所述的半导体结构，其中，该第一源极/漏极区的该第一区之中至少一部分具有一总掺杂浓度，该总掺杂浓度大于该第一源极/漏极区的该第二区的一掺杂浓度。
3.如权利要求1项所述的半导体结构，其中，在平行于该基板该上表面的该投影面中，该第一源极/漏极区的该第二区以一距离与该栅极结构分离，该距离小于该第一源极/漏极区或该第二源极/漏极区的一宽度。
4.如权利要求1项所述的半导体结构，其中，该第一源极/漏极区还包括一第三区，该第三区位于该第一区之下，该第三区与该第二区分离。
5.如权利要求4项所述的半导体结构，其中，该第一区之中至少一部分具有一总掺杂浓度，该总掺杂浓度大于该第二区的一掺杂浓度和该第三区的一掺杂浓度。
6.如权利要求4项所述的半导体结构，其中，在平行于该基板该上表面的该投影面中，该第二区以一距离与该第三区分离，该距离小于该第一源极/漏极区或该第二源极/漏极区的一宽度。
7.如权利要求1项所述半导体结构，还包括：
一第一源极/漏极触点，设置于该第一源极/漏极区之中，其中，该第一源极/漏极触点的一掺杂浓度大于该第一源极/漏极区的一掺杂浓度；以及
一第二源极/漏极触点，设置于该第二源极/漏极区之中，其中，该第二源极/漏极触点的一掺杂浓度大于该第二源极/漏极区的一掺杂浓度；
其中，该第一源极/漏极触点和该第二源极/漏极触点具有与该第一源极/漏极区、该第二源极/漏极区、和该通道掺杂区相同的导电类型。
8.如权利要求1项所述的半导体结构，包括一耗尽型MOSFET，该耗尽型MOSFET包括该第一源极/漏极区、该第二源极/漏极区、该通道掺杂区、和该栅极结构。
9.如权利要求8项所述的半导体结构，其中，该耗尽型MOSFET具有负的阈值电压。
10.如权利要求8项所述的半导体结构，具有一存储单元区和一周边区，其中，该半导体结构包括：
一字线，耦接至设置于该存储单元区之中的存储单元；以及
一开关，耦接至该字线，该开关包括该耗尽型MOSFET。
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