KR20030053958A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 PMOS 트랜지스터의 침투전류를 증가시켜 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 반도체 기판상에 아이솔레이션을 형성한 후, 제 1 도전형 웰을 형성하는 단계와, 상기 제 1 도전형 웰에 제 1 도전형 불순물을 주입하여 펀치-쓰로우 스톱 영역을 형성하는 단계와, 상기 결과물 상부에 기울기를 갖는 않는 제 1 도전형 불순물을 110∼140KeV의 에너지를 이용하여 채널 문턱전압 컨트롤 영역을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연막을 구비한 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측면의 기판에 LDD 영역을 형성하는 단계와, 상기 게이트 전극 양측면에 절연막 스페이서를 형성하는 단계와, 상기 절연막 스페이서 양측면의 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 PMOS 트랜지스터의 침투전류(Saturation Current)를 증가시켜 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로 소자의 집적도가 증가함에 따라 트랜지스터의 게이트 길이가 작아지면서 초래되는 숏 채널 효과(Short Channel Effect)를 개선하기 위해서는 더욱더 높은 웰(Well)농도가 요구되어진다. 그러나 웰 농도가 증가는 채널에서의 캐리어 산란 효과(Carrier Scattering Effect)를 초래하여 결국 이동성(Mobility) 저하로 인해 침투전류는 감소하게 된다.
여기서, 캐리어 산란 효과는 자유 캐리어가 지나가는 동안 이온화되어 있는 이온과 부딪치는 것으로 부딪칠 때마다 자유 캐리어는 고유의 에너지(energy)를 잃게 되어 속도에너지(velocity energy) 감소로 인해 목적지까지 도달하지 못하게되는 현상으로, 이는 도핑(Doping)농도에 비례하여 채널영역에 주입딘 농도가 증가할수록 산란효과는 증가하게 된다. 자유 캐리어가 부딪힐 확률이 증가함으로 결과적으로 캐리어 이동성은 작아진다.
도 1a 내지 도 1c는 종래의 PMOS 트랜지스터의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10) 아이솔레이션(11)을 형성한 후,P+불순물을 1.0E13/500KeV,α=0deg β=0deg으로 이온주입하여 n형 웰(12)을 형성한다. 그리고 상기 기판(10) 전면에 산화공정을 이용하여 패드 산화막(13)을 증착하고, 상기 기판(10) 전면에 펀치-쓰로우 스톱 이온주입 공정을 이용하여 펀치-쓰로우 영역(14)을 형성한 후, 채널 문턱전압 컨트롤 이온주입 공정을 이용하여 채널 문턱전압 컨트롤 영역(15)을 형성한다.
이때, 상기 채널 문턱전압 컨트롤 영역(15)은 As 불순물을 이용하고, 에너지는 7.0E12/100KeV이며, 각도는 7deg를 이용한다.
도 1b에 도시한 바와 같이 상기 패드 산화막(12)을 제거한 후, 전면에 게이트 절연막(16)을 구비한 게이트 전극(17)을 형성한다.
이어, 상기 게이트 전극(17)을 마스크로 이용하여 저농도 불순물 이온주입 공정을 실시하여 상기 게이트 전극(17) 양측의 기판(10)에 LDD 영역(18)을 형성한다.
도 1c에 도시한 바와 같이 상기 게이트 전극(17)을 포함한 전면에 절연막을 증착하고, 에치백 공정을 이용하여 상기 게이트 전극(17) 양측면에 스페이서 절연막(19)을 형성한다.
이어, 상기 스페이서 절연막(19)을 마스크로 이용하여 불순물 이온주입 공정을 이용하여 기판(10)에 소오스/드레인 영역(20)을 형성한다.
그러나 종래와 같은 반도체 소자의 트랜지스터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
채널 문턱전압 컨트롤 이온주입시 As 불순물을 에너지는 7.0E12/100KeV에너지와 각도 7deg를 이용할 경우, 산란효과 증가로 인한 캐리어 이동성 감소로 침투전류가 낮아져 디바이스의 특성저하로 인해 소자의 신뢰성과 수율을 감소시킨다.
이를 해결하기 위해 SSR(super Steep Retrograde Well) 공정을 이용할 경우, 이온주입 소오스를 다르게 사용하는 것이 기본이며 일반적으로 보론(B) 대신 인듐(Indium)을 사용하고 인(P) 또는 비소(As) 대신 안티몬(Sb) 등을 사용한다. 이들 원소들은 질량(mass)가 매우 크므로 후속 열공정에 의한 확산이 거의 되지 않으므로 인해 스티프(steep)한 웰 프로파일을 구현할 수 있다는 장점이 있다.
그러나 이를 위해서는 이온주입을 위해 장비에 소오스 연결이 필요하고, 이들 원소들은 챔버를 오염시키기 때문에 매번 진행 후, 오염된 챔버의 세정공정을 진행해야한다.
따라서, 양산성 측면이나 유지, 보수 측면에서 많은 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 채널 문턱전압 컨트롤 이온주입시 에너지와 이온주입 각도를 변경하여 채널이 형성되는 영역에서의 도핑 농도를 감소시켜 산란효과를 감소시킴으로 침투전류를 증가시킬 수 있는 반도체 소자의 트랜지스터를 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 PMOS 트랜지스터의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 PMOS 트랜지스터의 제조방법을 나타낸 공정 단면도
도 3은 본 발명의 일실시예에 따른 전류와 전압 변화를 나타낸 도면
도 4는 본 발명의 일실시예에 따른 게이트 컨덕턴스 나타내는 도면
도 5는 본 발명의 일실시예에 따른 이온주입 에너지에 따른 침투전류와 게이트 컨덕턴스를 나타내는 도면
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 아이솔레이션
102 : n형 웰 103 : 패드 산화막
104 : 펀치-쓰로우 영역 105 : 채널 문턱전압 컨트롤 영역
106 : 게이트 절연막 107 : 게이트 전극
108 : LDD 영역 109 : 절연막 스페이서
110 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은 반도체 기판상에 아이솔레이션을 형성한 후, 제 1 도전형 웰을 형성하는 단계와, 상기 제 1 도전형 웰에 제 1 도전형 불순물을 주입하여 펀치-쓰로우 스톱영역을 형성하는 단계와, 상기 결과물 상부에 기울기를 갖는 않는 제 1 도전형 불순물을 110∼140KeV의 에너지를 이용하여 채널 문턱전압 컨트롤 영역을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연막을 구비한 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측면의 기판에 LDD 영역을 형성하는 단계와, 상기 게이트 전극 양측면에 절연막 스페이서를 형성하는 단계와, 상기 절연막 스페이서 양측면의 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 도전형 웰 형성시 인(Phosphor) 불순물을 1.0E13/500KeV,α=0deg β=0deg으로 이온주입하는 것이 바람직하다.
또한, 상기 채널 문턱전압 컨트롤 영역을 형성용 제 1 도전형 불순물은 비소(Arsenic)인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 트랜지스터 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 PMOS 트랜지스터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(100) 아이솔레이션(101)을 형성한 후, P+불순물을 1.0E13/500KeV,α=0deg β=0deg으로 이온주입하여 n형 웰(102)을 형성한다. 그리고 상기 기판(100) 전면에 산화공정을 이용하여 패드 산화막(103)을 증착하고, 상기 기판(100) 전면에 펀치-쓰로우 스톱 이온주입 공정을 이용하여 펀치-쓰로우 영역(104)을 형성한 후, 채널 문턱전압 컨트롤 이온주입 공정을 이용하여 채널 문턱전압 컨트롤 영역(105)을 형성한다.
이때, 상기 펀치-쓰로우 영역(104)은 P 불순물을 이용하며, 상기 채널 문턱전압 컨트롤 영역(105)은 As 불순물을 이용하고, 110∼140KeV의 에너지로 기울기를 갖지 않도록 주입한다.
즉, 상기와 같은 진행 조건에 의해 도 3과 도 4와 같은 도면을 나타낸다. 따라서, 도 5와 같이 이온주입 에너지 및 기울기를 변경하면 트랜지스터의 파라메타(Parameter)의 특성저하 없이 침투전류가 10%이상 증가한 것을 알 수 있다.
여기서, 문턱전압을 결정하는 것은 Si 표면에서부터 ~400Å내에 존재하는 도핑농도이다. 따라서, 문턱전압은 도핑농도와 웰 깊이와의 면적이므로 문턱전압의 변화는 없다.
도 2b에 도시한 바와 같이 상기 패드 산화막(102)을 제거한 후, 전면에 게이트 절연막(106)을 구비한 게이트 전극(107)을 형성한다.
이어, 상기 게이트 전극(107)을 마스크로 이용하여 저농도 불순물 이온주입 공정을 실시하여 상기 게이트 전극(107) 양측의 기판(100)에 LDD 영역(108)을 형성한다.
도 2c에 도시한 바와 같이 상기 게이트 전극(107)을 포함한 전면에 절연막을 증착하고, 에치백 공정을 이용하여 상기 게이트 전극(107) 양측면에 스페이서 절연막(109)을 형성한다.
이어, 상기 스페이서 절연막(109)을 마스크로 이용하여 불순물 이온주입 공정을 이용하여 기판(100)에 소오스/드레인 영역(110)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 트랜지스터 제조방법에 의하면, 장비 및 공정 추가 없이 침투전류를 10% 이상 증가시킬 수 있으므로 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (3)
- 반도체 기판상에 아이솔레이션을 형성한 후, 제 1 도전형 웰을 형성하는 단계와;상기 제 1 도전형 웰에 제 1 도전형 불순물을 주입하여 펀치-쓰로우 스톱 영역을 형성하는 단계와;상기 결과물 상부에 기울기를 갖는 않는 제 1 도전형 불순물을 110∼140KeV의 에너지를 이용하여 채널 문턱전압 컨트롤 영역을 형성하는 단계와;상기 반도체 기판상에 게이트 절연막을 구비한 게이트 전극을 형성하는 단계와;상기 게이트 전극 양측면의 기판에 LDD 영역을 형성하는 단계와;상기 게이트 전극 양측면에 절연막 스페이서를 형성하는 단계와;상기 절연막 스페이서 양측면의 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 도전형 웰 형성시 인(Phosphor) 불순물을 1.0E13/500KeV,α=0deg β=0deg으로 이온주입하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 채널 문턱전압 컨트롤 영역을 형성용 제 1 도전형 불순물은 비소(Arsenic)인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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