KR0147679B1 - 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 할로접합 형성을 위한 할로이온 주입시 발생하는 채널링 효과에 의한 접합확장(Junction Broadening)현상을 억제하고 생산성 저하나 장비의 오동작을 방지하는 안정된 반도체소자 제조방법을 제공하기 위한 것이다.

이를 위한 본 발명의 반도체소자 제조방법은 제1도전형 반도체 기판위에 게이트 전극을 형성하는 공정, 상기 게이트 전극을 포함한 기판위에 절연막을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 음의 경사각으로, 저농도 제2도전형 불순물과 제1도전형 불순물을 이온 주입하는 공정과, 상기 게이트 전극을 마스크로하여 양의 경사각으로 저농도 제2도전형 불순물과 제1도전형 불순물을 이온 주입하는 공정과, 상기 게이트 전극을 마스크로 하여 수직방향으로 고농도 제2도전형 불순물을 이온 주입하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체소자 제조방법

제1도 (a)~(f)는 종래의 할로접합(HALO Junction) 형성방법을 나타낸 공정단면도.

제2도 (a)~(g)는 본 발명의 할로접합(HALO Junction) 형성방법을 나타낸 공정단면도.

제3도 (a)~(c)는 본 발명의 할로접합 형성에 관한 불순물 주입농도를 나타낸 그래프.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 게이트 절연막

3 : 다결정 실리콘 3a : 게이트 전극

4 : CVD 산화막 4a : 평탄화용 CVD 산화막

5 : 측벽(Side-Wall) 6 : P^-할로접합

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 할로접합을 형성하기 위한 B⁺(N 모오스인 경우), P⁺(P 모오스인 경우) 이온주입시 발생하는 채널링 효과에 의한 접합확장(Junction Broadening) 현상을 억제하고, 생산성 저하나, 장비 오동작을 방지하는 안정된 반도체소자 제조방법에 관한 것이다.

일반적으로 소자의 집적도가 증가하면서 채널길이가 감소하고, 소오스 및 드레인 영역의 접합깊이도 점점 얕아지게 되었다.

이에 따라 DIBL(Drain Induced Barrier Lowering)이나 펀치스로우(Punch Through)등 숏채널 효과(Short Channel Effect) 현상들이 발생되었다.

이와 같은 현상들을 방지하기위해 할로(HALO)접합을 형성하였다.

따라서 종래의 할로(HALO)접합 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

제1도 (a)~(f)는 종래의 할로접합 형성방법에 관한 공정단면도이다.

먼저 제1도 (a)와 같이 반도체 기판(1)상에 게이트 절연막(2)과 다결정 실리콘(3)을 증착한다.

이어서 제1도 (b)와 같이 게이트 영역을 정의하고 다결정 실리콘(3)과, 게이트 절연막(2)을 선택적으로 제거하여 게이트 전극(3a)을 형성하고, 상기 게이트 전극(3a)을 마스크로 이용하여 반도체 기판(1)에 저농도 불순물 이온을 주입하여 LDD(Lightly Dopde Drain)영역을 형성한다.

이때 N 모오스인 경우 As⁺를 P 모오스인 경우 BF₂ ⁺를 이온 주입한다.

다음에 N MOS인 경우 제1도(c)와 같이 경사각을 ±30°로 유지하여 B⁺또는 BF₂ ⁺를 할로(HALO) 이온 주입한다.

이때 할로이온 주입에 의한 할로접합(HALO Junction)은 저농도의 LDD 영역을 감싸도록 형성한다.

이어서 제1도(d)와 같이 게이트 전극을 포함한 기판위에 CVD 산화막(4)을 증착하고 이방성 식각하여 제1도(e)와 같이 측벽(5)을 형성한 다음 N 모오스인 경우 As⁺또는 P⁺를 이온 주입하여 고농도(n⁺)의 소오스 및 드레인 영역을 형성한다.

이어서 제1도(f)와 같이 상기 결과물을 830℃에서 30분간 열처리하여 이온주입된 도펀트를 활성화 시키면 고농도(n⁺)의 소오스 및 드레인 접합의 주변에 할로접합(HALO Junction)(6)이 형성된다.

그러나 상기와 같은 종래 기술에 의한 할로접합 형성시 N 모오스인 경우, B⁺또는 BF₂ ⁺를 P모오스인 경우 P⁺를 주입하는데 이와 같은 이온주입시 접합의 테일(tail)부위에 채널링 효과에 의한 접합확산(Junction Broadening) 현상이 발생하고, 펀치스로우(Punch Through)나 DIBL(Drain Induced Barrier Lowering)과 같은 현상이 소자의 온/오프 특성과 임계전압(Threshold Voltage)등의 특성의 불안정을 야기시키는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 안정한 할로접합을 구성하기 위해서 할로이온 주입시 발생하는 채널링을 극복하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 제1도전형 반도체기판위에 게이트 전극을 형성하는 공정, 상기 게이트 전극을 포함한 기판위에 절연막을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 음의 경사각으로, 저농도 제2도전형 불순물과 제1도전형 불순물을 이온 주입하는 공정과, 상기 게이트 전극을 마스크로 하여 양의 경사각으로 저농도 제2도전형 불순물과 제1도전형 불순물을 이온 주입하는 공정과, 상기 게이트 전극을 마스크로 하여 수직방향으로 고농도 제2도전형 불순물을 이온 주입하는 공정을 포함하는 것을 특징으로 한다.

이하, 본 발명의 할로접합 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

제2도 (a)~(g)는 본 발명의 반도체 소자의 할로접합 형성방법에 관한 공정단면도이다.

먼저 제2도 (a)와 같이 반도체 기판(1)상에 게이트 절연막(2)과 다결정 실리콘막(3)을 증착한 후 제2도 (b)와 같이 게이트 전극영역을 정의하고, 다결정 실리콘막(3)과 게이트 절연막(2)을 선택적으로 제거하여 게이트 전극(3a)을 형성한다.

이어서 제2도 (c)와 같이 게이트 전극을 포함한 기판위에 절연막(예를들면 SiＯ2나 Si₃N₄, 불순물이 첨가된 산화물(Doped Oxide))을 500~2000Å(효과적으로는 700Å)정도의 두께로 증착한 다음 N 모오스일 경우 제2도 (d)와 같이 양의 경사각을 10°θ80°(효과적으로는30°)로 유지하여 As⁺또는 P⁺를 10¹²~　10¹⁵㎝^-2dose의 농도로 50~300KeV(효과적으로는 5×10¹⁴㎝^-2dose의 농도와 140KeV)의 에너지로 경사이온을 주입하여 Gate 전극 일측면의 기판에는 Gate 전극에 의한 그림자효과(Shadow Effect)에 의해 이온이 주입되지 않은 저농도 n형 소오스 및 드레인 영역을 형성하고, 할로접합을 형성시에는 B^＋또는 BF_２ ^＋를 10^１２~10^１４㎝^－２dose의 농도와 50~300KeV(효과적으로는 1×10^１４㎝^－２dose의 농도와 110KeV)의 할로 이온주입을 한다.

이때 Gate 전극의 그림자효과(Shadow Effect)에 의해 Gate 전극의 일측면의 기판위에는 B⁺또는 BF₂ ⁺의 이온이 주입되지 않는다.

이어서 제2도(e)와 같이 음의 경사각을 -10°θ-80°(효과적으로는 -30°)로 유지하여 As^＋또는 P^＋를 10^１２~ 10^１５㎝^－２dose의 농도와 50~300KeV(효과적으로는 5×10^１４㎝^－２dose의 농도와 140KeV)의 에너지로 틸트(tilt) 이온주입을 하여 저농도 소오스 및 드레인 영역을 형성하고, 할로접합 형성시에는 B^＋또는 BF_２ ^＋을 10^１２~10^１４㎝^－２dose의 농도와 50~300KeV(효과적으로는 1×10¹²㎝^－２dose의 농도와 110KeV)의 에너지로 할로 이온주입 한다.

이때 Gate 전극의 그림자효과에 의해 Gate 전극의 일측면의 기판에는, As^＋, 또는 P^＋, 그리고 B^＋또는 BF_２ ^＋에는 주입되지 않지만, 제2도 (d)에서 이온이 주입되지 않으면 Gate 전극의 일측면의 기판에는 P^＋이온이 주입된다.

이때 틸트 이온주입시 As^＋또는 P^＋의 주입에너지는 제3도(a)와 같이 산화막과 실리콘 계면에 As^＋또는 P^＋의 피크(peak) 농도와 위치하게 이온주입 에너지를 조정하고 이온주입에 의해 기판 표면부위에는 비정질층(Amorphous Layer)이 형성된다.

또한 할로접합 형성시 B^＋또는 BF_２ ^＋의 주입에너지는 제3도(b)와 같이 B의 테일(tail)이 As^＋또는 P^＋에 의해 형성된 비정질층을 초과하지 않도록 조정한다.

즉, 채널아래와 반도체 기판 표면에 As^＋또는 P^＋이온주입에 의한 비정질층이 형성되며 이 내부에 B^＋또는 BF_２ ^＋에 의한 접합이 형성된다.

또한 틸트 이온주입시 제2도 (d),(e)의 11과 같이 그림자(shadowing) 현상에 의해 이온주입이 되지 않으므로 얕은 접합의 형성이 용이하다.

이어서 제2도(f)와 같이 경사각을 0°로 하여 고농도의 소오스 및 드레인 형성용 As^＋또는 P^＋를 10^１４~10^１６㎝^－２dose의 농도와 50~300Kev(효과적으로는 2×10^１５㎝^－２dose의 농도와 130KeV)의 에너지로 이온 주입한다.

이때 제2도 (f)의 12도와 같이 CVD 산화막(4)에 의한 스크린 효과(Screen Effect)로 인해 As^＋또는 Sb^＋이온이 제2도 (f)의 13 영역에만 주입된다.

이어서 1050℃ 온도에서 RTP 열처리하여 도펀트를 활성화 시키면 B⁺또는 BF２^＋의 확산속도는 As^＋또는 P^＋에 비해 빠르기 때문에 제2도 (g), 제3도 (c)와 같이 n＋/ｐ－접합이 형성된다.

다음에 평탄화용 CVD 산화막(4a)을 형성한 후 콘택을 형성한다.

상기 제2도에서 P 모오스의 경우는 소오스 및 드레인 형성용 이온으로 B⁺또는 BF_２ ^＋를 주입하고, 할로이온 주입용으로 P^＋(인)를 이온주입한다.

이상 상술한 바와 같이 본 발명의 반도체 소자의 할로접합(HALO Junction)형성방법은 N모오스인 경우 할로접합을 형성하는 B^＋또는 BF_２ ^＋이온주입시 발생하는 채널링이 As^＋또는 P^＋등의 이온주입에 의한 As^＋또는 P^＋등의 이온주입에 의한 형성되는 기판표면의 비정질층(Amorphous Layer)에 의해 억제되고, N 모오스인 경우 고농도의 As^＋또는 P^＋, P 모오스인 경우 B^＋또는 BF_２ ^＋등은 게이트 전극을 포함한 기판위에 형성된 절연막위에서 진행되기 때문에 얕은 접합을 형성하는데 100KeV 이상의 에너지를 이용할 수 있으며 이것은 30KeV 이하의 낮은 에너지 주입에 의한 생산성 저하나 장비 오동작을 방지하는 효과가 있다.

Claims (5)

1. 제1도전형 반도체 기판위에 게이트 전극을 형성하는 공정, 상기 게이트 전극을 포함한 기판위에 절연막을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 음의 경사각으로, 저농도 제2도전형 불순물과 제1도전형 불순물을 이온 주입하는 공정과, 상기 게이트 전극을 마스크로 하여 양의 경사각으로 저농도 제2도전형 불순물과 제1도전형 불순물을 이온 주입하는 공정과, 상기 게이트 전극을 마스크로 하여 수직방향으로 고농도 제2도전형 불순물을 이온 주입하는 공정을 포함하여 이루어지는 반도체소자 제조방법.
2. 제1항에 있어서, 제2도전형 불순물은 As^＋또는 P^＋를 사용하여 10^１２~10^１５㎝^－２dose의 농도와 50~300KeV의 에너지로 이온 주입하고 제1도전형 불순물은 B^＋또는 BF_２ ^＋를 사용하여 10^１２~10^１４㎝^－２dose와 50~300KeV의 에너지로 주입하는 것을 특징으로 하는 반도체소자 제조방법.
3. 제1항에 있어서, 제2도전형 불순물은 B⁺또는 BF_２ ⁺를 사용하여 10^１２~10^１５㎝ －２dose의 농도와 50~300KeV의 에너지로 이온 주입하고 제1도전형 불순물은 P^＋를 사용하여10^１２~10^１４㎝^－２dose와 50~300KeV의 에너지로 주입하는 것을 특징으로 하는 반도체소자 제조방법.
4. 제1항에 있어서, 음의 경사각은 -10°θ-80°, 양의 경사각은 +10°θ+80°의 범위를 갖는 것을 특징으로 하는 반도체소자 제조방법.
5. 제1항에 있어서, 고농도 제2도전형 불순물은, N MOS인 경우는 As^＋또는 P^＋를 10^１４~10¹⁶㎝^－２dose와 50~300KeV의 에너지로, P 모오스인 경우 B^＋또는 BF_２ ^＋를 10^１４~10^１６㎝^－２dose와 50~300KeV의 에너지로, 이온 주입하는 것을 특징으로 하는 반도체소자 제조방법.