KR101026315B1 - 반도체소자의 레지스터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 레지스터 형성방법에 관한 것으로, 레지스터의 선형성을 향상시켜 소자의 특성 및 신뢰성을 향상시키기 위하여,
반도체기판 상에 소자분리막, NMOS, PMOS 및 레지스터용 게이트를 형성하고 전체표면상부에 절연막을 소정두께 형성한 다음, 상기 레지스터용 게이트에 불순물을 이온주입하여 레지스터를 형성하여 불순물의 불균일한 분포를 억제함으로써 레지스터의 선형성을 확보하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 레지스터 형성방법{Methods for forming resistor of semiconductor devices}
도 1a 내지 도 1g 는 종래기술의 실시예에 따른 반도체소자의 레지스터 형성공정을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 레지스터 형성공정을 도시한 단면도.
도 3 은 본 발명과 종래기술에 따른 저항 ( resist ) 변화를 도시한 그래프.
< 도면의 주요부분에 대한 부호의 설명 >
11,41 : 반도체기판 13,43 : 소자분리막
15,45 : 게이트산화막 17,47 : 폴리실리콘막
19,49 : NMOS 게이트 21,51 : PMOS 게이트
23,53 : 레지스터용 게이트 25,55 : 절연막 스페이서
27,57 : 불순물 접합영역 29,61 : 감광막패턴
31 : 산화막패턴 33,58 : 살리사이드층
35,63 : 층간절연막 37,65 : 금속배선
59 : 산화막
본 발명은 반도체소자의 레지스터 형성방법에 관한 것으로, 특히 MS ( mixed signal ) / RF ( radio frequency ) 소자 중에서 높은 저항을 갖는 레지스터의 선형성을 향상시킬 수 있도록 하는 방법에 관한 것이다.
종래에는 폴리실리콘에 직접 임플란트하여 원주형 ( columnar ) 구조로 성장하는 폴리실리콘의 특성 때문에 도펀트가 임플란트시 채널링되는 현상이 발생됨으로써 국부적으로 도펀트의 농도 차이가 발생하게 되는 현상이 유발된다.
도 1a 내지 도 1g는 종래기술에 따른 반도체소자의 레지스터 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상부에 패드산화막(미도시)을 형성하고, 상기 패드산화막 상부에 패드질화막(미도시)을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 패드질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치(미도시)를 형성한다.
그 다음에, 상기 트렌치를 매립하는 소정두께의 소자분리용 산화막(미도시)을 전체표면상부에 형성하고 이를 평탄화식각한 다음, 상기 패드질화막 및 패드산화막을 제거하여 소자분리막(13)을 형성한다.
도 1b를 참조하면, 상기 반도체기판(11)에 웰(미도시)을 형성하고 전체표면 상부에 게이트산화막(15) 및 폴리실리콘막(17)을 적층한다. 이때, 상기 폴리실리콘막(17)은 도핑되지 않은 것이다.
도 1c를 참조하면, 게이트마스크(미도시)를 이용한 사진식각공정으로 상기 폴리실리콘막(17) 및 게이트산화막(15)을 식각하여 NMOS 게이트(19), PMOS 게이트(21) 및 레지스터용 게이트(23)를 형성한다.
상기 NMOS 게이트(19)에 As 나 P를 이온주입하고, 상기 PMOS 게이트(21)에 B 나 BF2를 이온주입한다.
그 다음, 상기 게이트들(19,21,23)의 측벽에 절연막 스페이서(25)를 형성한다.
도 1d를 참조하면, 상기 게이트(19,21,23)를 마스크로 하여 상기 반도체기판에 불순물을 이온주입하여 소오스/드레인 접합영역(27)을 형성함으로써 NMOS와 PMOS를 형성한다.
도 1e를 참조하면, 전체표면상부에 감광막을 도포하고 레지스터 마스크(미도시)를 이용한 노광 및 현상공정으로 패터닝하여 감광막패턴(29)을 형성한다.
상기 감광막패턴(29)을 마스크로 하여 상기 레지스터용 게이트(23)에 B를 이온주입하여 레지스터를 형성한다.
이때, 상기 이온주입 공정은 30 ～ 50 KeV 의 에너지로 5E13 ～ 7E15 atoms/㎠ 의 불순물을 주입한 것이다.
도 1f를 참조하면, 상기 감광막패턴(29)을 제거하고 전체표면상부에 산화막(미도시)을 형성한 다음, 레지스터 영역에만 산화막패턴(31)을 남긴다.
상기 산화막패턴(31)을 장벽으로 하는 살리사이드 ( salicide ) 공정으로 이웃하는 소오스/드레인 접합영역(27) 및 게이트(19,21)의 표면에 살리사이드층(33)을 형성한다.
도 1g를 참조하면, 전체표면상부에 층간절연막(35)을 형성하고 금속배선 형성공정으로 상기 NMOS, PMOS, 레지스터 및 소오스/드레인 접합영역(27)에 콘택되는 금속배선(37)을 형성한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 레지스터 형성방법은, 높은 저항을 갖는 레지스터를 형성하는 임플란트 공정 전에 레지스터용 게이트가 완전히 노출되어 있어 상기 임플란트 공정시 폴리실리콘막이 원주형의 구조로 인해 채널링 현상을 발생하게 된다. 이로 인하여 도펀트가 균일하게 분포하지 못하게 되므로 저항의 선형성이 떨어지게 되고, 상기 선형성은 회로의 성능에 매우 큰 영향을 주기 때문에 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자의 선형성을 증가시키기 위하여 레지스터용 게이트의 노출을 방지하여 채널링 현상을 억제함으로써 그로 인한 소자의 특성 열화를 방지할 수 있도록 하고 그에 따른 소자의 고집적화를 가능하게 하는 반도체소자의 레지스터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 레지스터 형성방 법은,
반도체기판 상에 소자분리막, NMOS, PMOS 및 레지스터용 게이트를 형성하는 공정과,
전체표면상부에 절연막을 소정두께 형성하는 공정과,
상기 레지스터용 게이트에 불순물을 이온주입하여 레지스터를 형성하는 공정과,
전체표면상부에 층간절연막을 형성하고 상기 레지스터, NMOS 및 PMOS 에 콘택되는 금속배선을 형성하는 공정을 포함하는 것과,
상기 불순물의 이온주입공정은 B 이온을 30 ～ 50 KeV 의 에너지로 5E13 ～ 7E15 atoms/㎠ 만큼 주입하여 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 레지스터 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(41) 상부에 패드산화막(미도시)을 형성하고, 상기 패드산화막 상부에 패드질화막(미도시)을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 패드질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치(미도시)를 형성한다.
그 다음에, 상기 트렌치를 매립하는 소정두께의 소자분리용 산화막(미도시)을 전체표면상부에 형성하고 이를 평탄화식각한 다음, 상기 패드질화막 및 패드산 화막을 제거하여 소자분리막(43)을 형성한다.
도 2b를 참조하면, 상기 반도체기판(41)에 웰(미도시)을 형성하고 전체표면상부에 게이트산화막(45) 및 폴리실리콘막(47)을 적층한다. 이때, 상기 폴리실리콘막(47)은 도핑되지 않은 것이다.
도 2c를 참조하면, 게이트마스크(미도시)를 이용한 사진식각공정으로 상기 폴리실리콘막(47) 및 게이트산화막(45)을 식각하여 NMOS 게이트(49), PMOS 게이트(51) 및 레지스터용 게이트(53)를 형성한다.
상기 NMOS 게이트(49)에 As 나 P를 이온주입하고, 상기 PMOS 게이트(51)에 B 나 BF2를 이온주입한다.
그 다음, 상기 게이트들(49,51,53)의 측벽에 절연막 스페이서(55)를 형성한다.
도 2d를 참조하면, 상기 게이트(49,51,53)를 마스크로 하여 상기 반도체기판(41)에 불순물을 이온주입하여 소오스/드레인 접합영역(57)을 형성함으로써 NMOS와 PMOS를 형성한다.
도 2e를 참조하면, 전체표면상부에 소정두께의 산화막(59)을 증착한다.
삭제
전체표면상부에 감광막을 도포하고 이를 패터닝하여 상기 레지스터용 게이트(53)의 상측이 제거된 감광막패턴(61)을 형성한다
상기 감광막패턴(61)을 마스크로 하여 상기 레지스터용 게이트(53)에 B를 이 온주입하여 레지스터를 형성한다.
이때, 상기 이온주입 공정은 30 ～ 50 KeV 의 에너지로 5E13 ～ 7E15 atoms/㎠ 의 불순물을 주입한 것이다.
도 2f를 참조하면, 상기 감광막패턴(61)을 제거하고 레지스터 마스크(미도시)를 이용한 사진식각공정으로 상기 산화막(59)을 식각하여 산화막(59)패턴을 형성한다.
또한, 살리사이드 ( salicide ) 공정으로 이웃하는 소오스/드레인 접합영역(57) 및 게이트(49,51)의 표면에 살리사이드층(58)을 형성한다.
도 2g를 참조하면, 전체표면상부에 층간절연막(63)을 형성하고 금속배선 형성공정으로 상기 NMOS, PMOS, 레지스터 및 소오스/드레인 접합영역(57)에 콘택되는 금속배선(65)을 형성한다.
도 3 은 본 발명과 종래기술에 따른 레지스터의 저항 변화를 도시한 그래프로서, 채널링 현상을 억제하는 본 발명에 따른 레지스터의 저항 변화가 종래기술보다 적음을 알 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 레지스터 형성방법은, 폴리실리콘으로 형성된 레지스터용 게이트 상부에 산화막을 형성하고 불순물을 이온주입하여 이온주입공정시 채널링 현상을 방지할 수 있도록 하여 레지스터의 선형성을 향상시킬 수 있도록 하고 그에 다른 소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.

Claims (2)

  1. 반도체기판 상에 소자분리막, NMOS, PMOS 및 레지스터용 게이트를 형성하는 공정과,
    전체표면상부에 절연막을 소정두께 형성하는 공정과,
    상기 레지스터용 게이트에 불순물을 이온주입하여 레지스터를 형성하는 공정과,
    상기 절연막이 상기 레지스터 상부에만 잔류하고 상기 레지스터를 제외한 나머지 영역에는 상기 절연막을 제거하는 공정과,
    상기 레지스터를 제외한 나머지 영역에는 살리사이드 층을 형성하는 공정과,
    전체표면상부에 층간절연막을 형성하고 상기 레지스터, NMOS 및 PMOS 에 콘택되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 레지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 불순물의 이온주입공정은 B 이온을 30 ～ 50 KeV 의 에너지로 5E13 ～ 7E15 atoms/㎠ 만큼 주입하여 실시하는 것을 특징으로 하는 반도체소자의 레지스터 형성방법.
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