JP2003332572A - トランジスタ及びその形成方法 - Google Patents

トランジスタ及びその形成方法

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JP2003332572A
JP2003332572A JP2003017151A JP2003017151A JP2003332572A JP 2003332572 A JP2003332572 A JP 2003332572A JP 2003017151 A JP2003017151 A JP 2003017151A JP 2003017151 A JP2003017151 A JP 2003017151A JP 2003332572 A JP2003332572 A JP 2003332572A
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dummy
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Ga Won Lee
佳 媛 李
Jae Hee Lee
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Hynix Semiconductor Inc
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Abstract

(57)【要約】 【課題】 本発明は、短チャネルマージンを確保しつ
つ、接合リーク電流を抑制することができるトランジス
タ及びその形成方法を提供する。 【解決手段】 半導体基板３１表層部に形成された活性
領域を画定する素子分離膜３３と、活性領域を含む半導
体基板の上面に形成されたゲート酸化膜３５と、ゲート
酸化膜上面に形成されたゲート３７と、ゲート３７の両
側に平行にゲート３７の両側から所定間隔ｄ離隔されて
配置されるように、活性領域と素子分離膜が形成された
素子分離領域とに亘る領域の上面に形成されたダミーゲ
ート３９と、ゲート３７とダミーゲート３９との間にお
ける半導体基板３１表層部に形成されたＬＤＤ領域と、
ゲート３７及びダミーゲート３９の下方に位置し、ＬＤ
Ｄ領域より下側の半導体基板３１表層部に形成されたha
loドーピング領域４０とを装備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタ及び
その形成方法に関し、特に、セル領域のようにパターン
密度の高くない周辺回路領域やロジック領域で高密度に
形成される場合に適したトランジスタ及びその形成方法
に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化に起因する
短チャネル効果を受け、リーク電流を抑えつつセルサイ
ズの縮小を図ることが非常に難しくなってきている。例
えば、短チャネル効果を抑制しようとして基板のドーピ
ング濃度を高めると、接合リーク電流が著しく増加して
しまう。
【０００３】この接合リーク電流を低減させるために、
チャネルのソース領域及びドレイン領域の付近だけ選択
的にドーピング濃度を高くすることが検討されており、
このようなプロファイルを形成するために、高傾斜halo
注入処理が用いられている。
【０００４】図１Ａ及び図１Ｂは、従来の技術に係るト
ランジスタの主な製造過程における断面構造を示す図で
ある。図示したトランジスタは、周辺回路領域やロジッ
ク領域に形成される。図示していないが、典型的な周辺
回路領域やロジック領域では、一つの活性領域に一つの
ワードラインが通過する構造となっている。
【０００５】図１Ａに示したように、まず半導体基板１
１表層部に活性領域を画定する素子分離膜１３を形成
し、前記活性領域の上面にゲート酸化膜１５及びゲート
１７を形成する。ゲート１７は、半導体基板１１上面に
形成したゲート酸化膜１５の上面にゲート用導電層を形
成した後、該ゲート用導電層上面にゲート用マスクを用
いたフォトリソグラフィ工程により形成されたレジスト
パターンをマスクとして、前記ゲート用導電層をエッチ
ングすることにより形成される。
【０００６】その後、ゲート１７をマスクにして半導体
基板１１に低濃度の不純物をイオン注入して、前記活性
領域に低濃度の不純物接合領域即ち、ＬＤＤ領域１９を
形成する。同様に、ゲート１７をマスクにしてＬＤＤ領
域１９より下方の前記活性領域にhaloドーピング領域２
１を形成する。
【０００７】haloドーピング領域２１を形成する際に
は、半導体基板１１を０°、９０°、１８０°及び２７
０°と回転させて、４回に亘って高傾斜halo注入を行
う。このようにして、ゲート１７の下部から素子分離膜
１３までの領域に亘るhaloドーピング領域２１が形成さ
れる。
【０００８】次に、図１Ｂに示したように、ゲート１７
の側壁に絶縁膜スペーサ２３を形成し、絶縁膜スペーサ
２３及びゲート１７をマスクにして半導体基板１１に高
濃度の不純物をイオン注入して、前記活性領域に高濃度
の不純物接合領域、即ちソース／ドレイン接合領域２５
を形成する。以上のようにしてＬＤＤ構造を有するソー
ス／ドレイン接合領域２５を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たような従来技術に係るトランジスタの形成方法によれ
ば、ソース／ドレイン接合領域におけるドーピング濃度
が高くなってしまう。そのため接合リーク電流が増加
し、接合ブレークダウン電圧が低下して、素子の特性及
び信頼性が損なわれてしまい、高集積化が妨げられると
いう問題があった。
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、短チャネルマージンを確保しつつ、接
合リーク電流を抑制することができるトランジスタ及び
その形成方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るトランジスタは、半導体基板表層部に
形成された活性領域を画定する素子分離膜と、前記活性
領域を含む前記半導体基板の上面に形成されたゲート酸
化膜と、該ゲート酸化膜上面に形成されたゲートと、該
ゲートの両側に平行に該ゲートの両側から所定間隔離隔
されて配置されるように、前記活性領域と前記素子分離
膜が形成された素子分離領域とに亘る領域の上面に形成
されたダミーゲートと、前記ゲートと前記ダミーゲート
との間における前記半導体基板表層部に形成されたＬＤ
Ｄ領域と、前記ゲート及び前記ダミーゲートの下方に位
置し、前記ＬＤＤ領域より下側の前記半導体基板表層部
に形成されたhaloドーピング領域とを備えていることを
特徴としている。前記ゲートは、前記活性領域を通過す
るワードラインとして形成されていることが望ましい。
【００１２】ここで、前記haloドーピング領域の大きさ
が、前記ゲートと前記ダミーゲートとの間の所定間隔、
及び前記ダミーゲートの高さによって調節されているこ
とが望ましい。
【００１３】また、本発明に係る別のトランジスタは、
半導体基板表層部に形成された活性領域を画定する素子
分離膜と、前記活性領域を含む前記半導体基板の上面に
形成されたゲート酸化膜と、該ゲート酸化膜上面に形成
されたゲートと、前記ゲートの両側に平行に該ゲートの
両側から所定間隔離隔されて配置されるように、前記活
性領域と前記素子分離膜が形成された素子分離領域とに
亘る領域の上面に形成されたダミーゲートと、前記ゲー
トと前記ダミーゲートとの間の空間を埋める絶縁膜と、
前記ゲートと前記ダミーゲートとの間における前記半導
体基板表層部に形成されたＬＤＤ領域と、前記ゲート及
び前記ダミーゲートの下方に位置し、前記ＬＤＤ領域よ
り下側の前記半導体基板表層部に形成されたhaloドーピ
ング領域とを備えていることを特徴としている。前記ゲ
ートは、前記活性領域を通過するワードラインとして形
成されていることが望ましい。
【００１４】ここで、前記haloドーピング領域の大きさ
が、前記ゲートと前記ダミーゲートとの間の所定間隔、
及び前記ダミーゲートの高さによって決定されているこ
とが望ましい。
【００１５】一方、本発明に係るトランジスタの形成方
法は、半導体基板表層部に活性領域を画定する素子分離
膜を形成する工程と、前記活性領域を含む前記半導体基
板の上面にゲート酸化膜及びゲート用導電層を形成する
工程と、該ゲート用導電層上面にゲート用マスクを用い
て形成されたレジストパターンをマスクとして前記ゲー
ト用導電層をエッチングし、ゲート及び該ゲートの両側
に位置するダミーゲートを形成する工程と、前記ゲート
及び前記ダミーゲートをマスクにしてイオン注入を行
い、前記ゲートと前記ダミーゲートとの間における前記
半導体基板表層部にＬＤＤ領域を形成する工程と、前記
ゲート及び前記ダミーゲートをマスクにしてhaloインプ
ラント処理を行い、前記ゲート及び前記ダミーゲートの
下方に位置し、前記ＬＤＤ領域より下側の前記半導体基
板表層部にhaloドーピング領域を形成する工程とを含む
ことを特徴としている。
【００１６】ここで、前記ダミーゲートを、前記ゲート
の両側に平行に該ゲートの両側から所定間隔離隔して形
成することが望ましい。
【００１７】また、前記ダミーゲートを、前記活性領域
と前記素子分離膜が形成された素子分離領域とに亘る領
域の上面に形成することが望ましい。
【００１８】また、前記haloインプラント処理を傾斜イ
オン注入により行うことが望ましい。
【００１９】また、前記半導体基板を回転させ、回転角
が０°の場合と１８０°の場合とに前記傾斜イオン注入
を行い、前記ゲートの左右両側にhaloドーピング領域を
形成することが望ましい。
【００２０】また、前記haloドーピング領域の大きさ
を、前記ゲートと前記ダミーゲートとの間の所定間隔、
及び前記ダミーゲートの高さによって調節することが望
ましい。
【００２１】また、本発明に係る別のトランジスタの形
成方法は、半導体基板表層部に活性領域を画定する素子
分離膜を形成する工程と、前記活性領域を含む前記半導
体基板の上面にゲート酸化膜及びゲート用導電層を形成
する工程と、該ゲート用導電層上面にゲート用マスクを
用いて形成されたレジストパターンをマスクとして前記
ゲート用導電層をエッチングし、ゲート及び該ゲートの
両側に位置するダミーゲートを形成する工程と、前記ゲ
ート及び前記ダミーゲートをマスクにしてイオン注入を
行い、前記ゲートと前記ダミーゲートとの間における前
記半導体基板表層部にＬＤＤ領域を形成する工程と、前
記ゲート及び前記ダミーゲートをマスクにしてhaloイン
プラント処理を行い、前記ゲート及び前記ダミーゲート
の下方に位置し、前記ＬＤＤ領域より下側の前記半導体
基板表層部にhaloドーピング領域を形成する工程と、前
記ゲートと前記ダミーゲートとの間の前記半導体基板上
面に絶縁膜を埋め込む工程と、該絶縁膜をエッチングし
て、前記ゲート及び前記ダミーゲートの側壁に絶縁膜ス
ペーサを形成する工程と、該絶縁膜スペーサをマスクに
して高濃度の不純物をイオン注入し、前記半導体基板表
層部にソース／ドレイン接合領域を形成する工程とを含
むことを特徴としている。
【００２２】ここで、前記ダミーゲートを、前記ゲート
の両側に平行に該ゲートの両側から所定間隔離隔して形
成することが望ましい。
【００２３】また、前記ダミーゲートを、前記活性領域
と前記素子分離膜が形成された素子分離領域とに亘る領
域の上面に形成することが望ましい。
【００２４】また、前記haloインプラント処理を傾斜イ
オン注入により行うことが望ましい。
【００２５】また、前記半導体基板を回転させ、回転角
が０°、９０°、１８０°及び２７０°の４つの場合に
前記傾斜イオン注入を行うことが望ましい。
【００２６】また、前記haloドーピング領域の大きさ
を、前記ゲートと前記ダミーゲートとの間の所定間隔、
及び前記ダミーゲートの高さによって調節することが望
ましい。
【００２７】また、前記ゲート及び前記ダミーゲートの
上側にハードマスク層を形成することが望ましい。
【００２８】本発明は、半導体基板上にトランジスタを
形成する場合、特にパターン密度の低い周辺回路領域や
ロジック領域に形成する場合に、ダミーゲートが形成さ
れ、超傾斜halo構造をなすMOSFETを提案するものであ
る。本発明では、素子の特性を向上させ、素子製造時の
工程能力を高め、工程費用を低減させるために、不純物
濃度がソース／ドレイン接合付近で低く、チャネル側に
近づくにつれ次第に高くなった後、再び低くなるプロフ
ァイルを有する超傾斜構造となるようにしている。これ
により、短チャネルマージンを確保し、ドレイン電界に
よる接合リーク電流を減少することができる。このプロ
ファイルは、haloドーピングにより実現され、ダミーゲ
ートにより制御され得る。
【００２９】なお、ここでの超傾斜とは短チャネルの問
題を扱うためのサブマイクロンオーダーでの表現であ
る。インプラントのドーピングプロファイルを扱う場
合、ブロードプロファイルに対してアブルプット（abru
pt）プロファイルという表現が用いられるが、これはド
ーピングプロファイルを局所的に精度よく制御できる場
合に実現可能である。
【００３０】本発明では、ダミーゲートを用いたhaloイ
ンプラント処理でソース／ドレインと接する部分のドー
ピング濃度を低く維持しながらチャネル側のドーピング
濃度の局所的な増加を可能にするから超傾斜という表現
を用いている。
【００３１】ここで、haloインプラント処理はポケット
インプラントとも呼ばれ、サブマイクロンクラスＭＯＳ
ＦＥＴでチャネル長さが深く小さくなることによって更
に深刻になっている短チャネル効果を抑制するために導
入された技術であって、ＮＭＯＳの場合はｐ−タイプ、
ＰＭＯＳの場合はnータイプの不純物でインプラントを
することでチャネル側のドーピング濃度を局所的に増加
させるものである。
【００３２】haloインプラント処理を施すことにより、
電圧印加時に、空乏層の広がりを抑えることができ、ド
レイン誘導型しきい値低下(drain induced barrier low
ering)のような短チャネル効果を効果的に抑制すること
ができる。
【００３３】これを実現するために、傾斜インプラント
を施してhaloドーピング領域を形成する。これによりソ
ース／ドレインを包みながらチャネル側のドーピング濃
度を増加させることができる。
【００３４】
【発明の実施の形態】以下、添付した図面を参照して、
本発明の実施の形態を詳細に説明する。
【００３５】図２Ａは、本発明の実施の形態に係るトラ
ンジスタの主な製造過程における断面構造を示す図であ
る。図示したトランジスタは、周辺回路領域やロジック
領域に形成される。
【００３６】図２Ａに示したように、まず半導体基板３
１表層部に活性領域を画定する素子分離膜３３を形成
し、前記活性領域を含む半導体基板３１の上面にゲート
酸化膜３５及びゲート用導電層（図示せず）を順に形成
する。次いで、該ゲート用導電層上面にゲート用マスク
を用いて形成されたレジストパターンをマスクとして前
記ゲート用導電層をエッチングし、ゲート３７及びゲー
ト３７の両側に位置するダミーゲート３９を形成する。
【００３７】ダミーゲート３９は、ゲート３７の両側に
平行にゲート３７の両側から所定間隔離隔して形成され
ることが望ましい。
【００３８】また、ダミーゲート３９は、ゲート３７が
形成された活性領域と素子分離膜３３が形成された素子
分離領域とに亘る領域の上面に形成されることが望まし
い。
【００３９】次に、ゲート３７及びダミーゲート３９を
マスクにしてイオン注入を行い、ゲート３７とダミーゲ
ート３９との間における半導体基板３１表層部に低濃度
の不純物接合領域（図示せず）、即ち、ＬＤＤ領域を形
成する。
【００４０】次いで、ゲート３７及びダミーゲート３９
をマスクにしてhaloインプラント処理を行い、ゲート３
７及びダミーゲート３９の下方に位置し、前記ＬＤＤ領
域より下側の半導体基板３１表層部にhaloドーピング領
域４０を形成する。このhaloインプラント処理を傾斜イ
オン注入により行うことが望ましい。
【００４１】この場合、半導体基板３１を回転させ、回
転角が０°の場合と１８０°の場合とに前記傾斜イオン
注入を行い、ゲート３７の左右両側にhaloドーピング領
域４０を形成することが望ましい。
【００４２】以上のようにして形成された本発明の実施
の形態に係るトランジスタは、半導体基板３１表層部に
形成された活性領域を画定する素子分離膜３３と、前記
活性領域を含む半導体基板３３の上面に形成されたゲー
ト酸化膜３５と、ゲート酸化膜３５上面に形成されたゲ
ート３７と、ゲート３７の両側に平行にゲート３７の両
側から所定間隔離隔されて配置されるように、前記活性
領域と素子分離膜３３が形成された素子分離領域とに亘
る領域の上面に形成されたダミーゲート３９と、ゲート
３７とダミーゲート３９との間における半導体基板３１
表層部に形成されたＬＤＤ領域（図示せず）と、ゲート
３７及びダミーゲート３９の下方に位置し、ＬＤＤ領域
（図示せず）より下側の半導体基板３１表層部に形成さ
れたhaloドーピング領域４０とを備えている。
【００４３】このhaloインプラントエネルギーによって
決められるプロジェクテッドレンジ（projected rang
e）をＲｐ、傾斜イオン注入角度をθ、ダミーゲート３
９の高さをｈ、ダミーゲート３９とゲート３７との間の
所定間隔をｄとすると、図示したＸ軸に沿ったhaloイン
プラント範囲Ｘ1、Ｘ2、Ｘ3はそれぞれ以下の数式１〜
３で表現される。
【００４４】 Ｘ1＝Ｒp×ｓｉｎθ−（ｄ−ｈ×ｔａｎθ） … 数式１ Ｘ2＝Ｒp×ｓｉｎθ … 数式２ Ｘ3＝（Ｒp×ｓｉｎθ＋ｈ×ｔａｎθ） … 数式３ 不純物濃度がソース／ドレイン接合付近で低く、チャネ
ル側に近づくにつれ次第に高くなった後、再び低くなる
プロファイルを有する超傾斜構造とするためには、ＭＯ
ＳＦＥＴのチャネルの長さをＬchannel、ゲートの絶縁
膜３５の厚さをＴsidewallとしたとき、次の数式４で示
されるような条件を満たすとよい。
【００４５】 Ｘ1＞０（or Ｘ1＞−Ｔsidewall）、Ｘ2＜Ｌchannel／２ … 数式４ haloドーピング領域４０の大きさを、ゲート３７とダミ
ーゲート３９との間の所定間隔ｄ、及びダミーゲート３
９の高さｈによって調節することが望ましい。このよう
にして超傾斜構造のhaloドーピング領域の配置を制御す
ることにより、素子の特性及び信頼性を向上させること
ができ、素子の高集積化が可能となる。
【００４６】図２Ｂは、図２Ａに示したゲート３７、ダ
ミーゲート３９及び活性領域４１の位置関係を示した平
面レイアウト図である。
【００４７】図示のように、ダミーゲート３９を、ゲー
ト３７と平行な辺を有する矩形として、活性領域４１を
含む領域に形成することが望ましい。
【００４８】図２Ｃは、本発明の実施の形態に係るトラ
ンジスタの主な製造過程における断面構造、及びゲート
３７下方からその両側に形成された素子分離膜３３まで
の領域における不純物濃度プロファイルを示す図であ
る。
【００４９】図２Ａで示したように半導体基板３１表層
部にhaloドーピング領域４０を形成した後、ダミーゲー
ト３９を除去する。次に、ゲート３７の側壁に絶縁膜ス
ペーサ４５を形成し、ゲート３７及び絶縁膜スペーサ４
５をマスクにして半導体基板３１表層部に高濃度の不純
物をイオン注入して、高濃度の不純物接合領域、即ちソ
ース／ドレイン接合領域４７を形成する。以上のように
してＬＤＤ構造を有するソース／ドレイン接合領域４７
を形成する。
【００５０】図２Cには、半導体基板３１表層部のう
ち、ゲート３７下方からその両側に形成された素子分離
膜３３までの領域における不純物濃度プロファイルも示
されている。図示のように、X軸をチャネル方向に設
け、ゲート３７の一方のエッジをＸ＝０としている。
【００５１】このプロファイルにおいて、αはソース／
ドレイン接合領域のドーピング濃度、βは一般的なhalo
ドーピング領域のドーピング濃度、γは超傾斜haloドー
ピング領域のドーピング濃度、δはウェルドーピング濃
度をそれぞれ示している。ただし、α、β、γ及びδは
互いに相対的なドーピング濃度を示したものである。
【００５２】図３は、図２Ｃに示したＸ＝０の領域でプ
ロジェクテッドレンジＲｐが０．１μｍ及び０．０５μ
ｍとなる場合の上記所定間隔ｄと上記高さｈとの関係を
傾斜角毎に示したグラフである。この場合のhalo注入エ
ネルギーは３０ｋｅＶである。
【００５３】図示のように、ダミーゲート３９の高さ、
即ちゲート３７の高さｈを高くするほど、所望のプロジ
ェクテッドレンジＲｐを得るためにゲート３７とダミー
ゲート３９との間隔ｄを開ける必要がある。この場合、
単位素子当たりに必要な半導体基板表面上のhaloドーピ
ング領域４０の面積が拡大するが、図示のように傾斜角
を大きくすることにより、この間隔ｄの拡大を抑えるこ
とができる。
【００５４】したがって、ゲート３７及びダミーゲート
３９の高さｈを調節して抑制することだけでなく、halo
インプラント処理の傾斜角を調節して間隔ｄの拡大を抑
制することもできる。
【００５５】図４Ａ〜図４Ｅは、本発明の別の実施の形
態に係るトランジスタの主な製造過程における断面構造
を示す図である。図示したトランジスタは、周辺回路領
域やロジック領域に形成される。
【００５６】図示していないが、まず、半導体基板５１
上面にパッド酸化膜及びパッド窒化膜の積層構造からな
るパッド絶縁膜を形成し、該パッド絶縁膜上面に素子分
離膜用マスクを用いてレジストパターン形成する。次
に、該パターンをマスクとして、前記パッド絶縁膜及び
一定厚さの半導体基板５１をエッチングして、半導体基
板５１表層部にトレンチを形成した後、絶縁体膜でトレ
ンチを埋める。このようにして、図示のように半導体基
板５１表層部に活性領域を画定する素子分離膜５３を形
成する。
【００５７】次に、前記活性領域を含む半導体基板５３
の上面にゲート酸化膜５５及びゲート用導電層（図示せ
ず）を順に形成する。次いで、該ゲート用導電層上面に
ワードライン用マスク、即ち、ゲート用マスクを用いて
形成されたレジストパターン（図示せず）をマスクとし
て前記ゲート用導電層をエッチングし、ゲート５７、及
びゲート５７の両側に位置するダミーゲート５８を形成
する。
【００５８】ゲート用マスクは、ゲート５７の両側にダ
ミーゲート５８が形成されるようにデザインされた露光
マスクである。ここで、ダミーゲート５８は、ゲート５
７の両側に平行にゲート５７の両側から所定間隔離隔し
て形成されることが望ましい。
【００５９】また、ダミーゲート５８は、ゲート５７が
形成された活性領域と素子分離膜５３が形成された素子
分離領域とに亘る領域の上面に形成されることが望まし
い。
【００６０】さらに、ゲート５７及びダミーゲート５８
の上面にハードマスク層（図示せず）を形成することが
望ましい。このハードマスク層は、前記ゲート用導電層
上面に形成され、ゲート５７及びダミーゲート５８のエ
ッチング時に形成されるとよい。
【００６１】次に、図４Ｂに示したように、ゲート５７
及びダミーゲート５８をマスクにしてイオン注入を行
い、ゲート５７とダミーゲート５８との間における半導
体基板５１表層部に低濃度の不純物接合領域、即ちＬＤ
Ｄ領域５９を形成する。
【００６２】次いで、ゲート５７及びダミーゲート５８
をマスクにしてhaloインプラント処理を行い、ゲート５
７及びダミーゲート５８の下方に位置し、前記ＬＤＤ領
域より下側の半導体基板３１表層部にhaloドーピング領
域６１を形成する。このhaloインプラント処理を、ＬＤ
Ｄ領域５９に注入された不純物と反対のタイプの不純物
を傾斜イオン注入して行う。
【００６３】この場合、半導体基板５１を回転させ、回
転角が０°の場合と１８０°の場合とに前記傾斜イオン
注入を行い、ゲート５７の左右両側にhaloドーピング領
域６１を形成することが望ましい。
【００６４】次に、ゲート５７とダミーゲート５８との
間の半導体基板５１上面に絶縁膜（図示せず）を埋め込
み、該絶縁膜をエッチングして、図４Ｃに示したよう
に、ゲート５７及びダミーゲート５８の側壁に絶縁膜ス
ペーサ６２を形成する。そして、ゲート５７、ダミーゲ
ート５８、及び絶縁膜スペーサ６２をマスクにして高濃
度の不純物をイオン注入し、高濃度の不純物接合領域、
即ちソース／ドレイン接合領域６３を形成する。以上の
ようにＬＤＤ構造を有するソース／ドレイン接合領域６
３を形成する。
【００６５】次に、図４Ｄに示したように、ゲート５
７、ダミーゲート５８、絶縁膜スペーサ６２、及び半導
体基板５１の露出した表面に層間絶縁膜６５を形成し、
層間絶縁膜６５上面にコンタクト用マスクを用いて形成
されたレジストパターンをマスクとして層間絶縁膜６５
をエッチングし、ソース／ドレイン接合領域６３上面を
露出させるソース／ドレインコンタクトホール、及びゲ
ート５７上面を露出させるゲートコンタクトホールを形
成する。コンタクトホールの形成は、絶縁膜スペーサ６
２により自己整列的に行われる。
【００６６】次いで、層間絶縁膜６５上面、及び上記コ
ンタクトホール内にプラグ導電膜を形成し、ソース／ド
レイン接合領域６３に接続するソース／ドレインコンタ
クトプラグ６９、及びゲート５７に接続するゲートコン
タクトプラグ６７を形成する。
【００６７】以上のようにして形成された本発明の別の
実施の形態に係るトランジスタは、半導体基板５１表層
部に形成された活性領域を画定する素子分離膜５３と、
前記活性領域を含む半導体基板５１の上面に形成された
ゲート酸化膜５５と、ゲート酸化膜５５上面に形成され
たゲート５７と、ゲート５７の両側に平行にゲート５７
の両側から所定間隔離隔されて配置されるように、前記
活性領域と素子分離膜５３が形成された素子分離領域と
に亘る領域の上面に形成されたダミーゲート５８と、ゲ
ート５７及びダミーゲート５８の側壁に形成された絶縁
膜スペーサ６２と、ゲート５７とダミーゲート５８との
間における半導体基板５１表層部に形成されたＬＤＤ領
域５９と、ゲート５７及びダミーゲート５８の下方に位
置し、ＬＤＤ領域５９より下側の半導体基板５１表層部
に形成されたhaloドーピング領域６１と、ゲート５７の
絶縁膜スペーサ６２及びダミーゲート５８の絶縁膜スペ
ーサ６２の間の半導体基板５１表層部に形成されたソー
ス／ドレイン接合領域６３とを備えている。
【００６８】図５Ａは、本発明のさらに別の実施の形態
に係るトランジスタの構成を概略的に示した平面レイア
ウト図であり、図５Ｂは、図５Ａに示した線分Ｉ−Ｉに
おける素子の断面構造を示した図である。図示したトラ
ンジスタは、周辺回路領域やロジック領域に形成され
る。
【００６９】図５Ａ及び図５Ｂに示したように、上記実
施の形態と同様にして、半導体基板７１表層部に活性領
域７５を画定する素子分離膜７３を形成し、半導体基板
７１上面にゲート酸化膜７７を形成する。また、同様に
ゲート用導電層を形成し、ゲート用マスクによるレジス
トパターンをマスクとしてエッチングして、ゲート７９
及びダミーゲート８１を形成する。
【００７０】次に、ゲート７９及びダミーゲート８１を
マスクにしてイオン注入を行い、ゲート７９とダミーゲ
ート８１との間における半導体基板７１表層部に低濃度
の不純物接合領域、即ち、ＬＤＤ領域（図示せず）を形
成する。
【００７１】次に、素子分離膜７３上のゲート７９とダ
ミーゲート８１との間を埋める絶縁膜８５を形成する。
【００７２】次いで、ゲート７９とダミーゲート８１と
をマスクにして半導体基板７１にhaloインプラント処理
を実施してhaloドーピング領域（図示せず）を形成す
る。このときhaloドーピング領域は、図４Ｂに示したよ
うなプロファイルで形成される。
【００７３】絶縁膜８５を形成するには、活性領域７５
を覆うレジストパターン（図示せず）を形成し、素子分
離領域に形成された素子分離膜７３を露出させた後、絶
縁膜を成長させ、これをエッチングして形成するとよ
い。
【００７４】haloインプラント処理については、図４Ｂ
に示した実施の形態の場合と同様であるが、本実施の形
態では、０°、９０°、１８０°及び２７０°の４つの
場合に前記傾斜イオン注入を行う。
【００７５】次に、上記実施の形態と同様に、絶縁膜ス
ペーサ（図示せず）を形成し、高濃度の不純物注入を行
って、ＬＤＤ構造を有するソース／ドレイン接合領域８
３を形成する。
【００７６】以上のようにして形成された本発明の別の
実施の形態に係るトランジスタは、半導体基板７１表層
部に形成された活性領域７５を画定する素子分離膜７３
と、活性領域７５を含む半導体基板７１の上面に形成さ
れたゲート酸化膜７７と、ゲート酸化膜７７上面に形成
されたゲート７９と、ゲート７９の両側に平行にゲート
７９の両側から所定間隔離隔されて配置されるように、
活性領域７５と素子分離膜７３が形成された素子分離領
域とに亘る領域の上面に形成されたダミーゲート８１
と、ゲート７９とダミーゲート８１との間の空間を埋め
る絶縁膜８５と、ゲート７９とダミーゲート８１との間
における半導体基板７１表層部に形成されたＬＤＤ領域
（図示せず）と、ゲート７９及びダミーゲート８１の下
方に位置し、ＬＤＤ領域（図示せず）より下側の半導体
基板７１表層部に形成されたhaloドーピング領域（図示
せず）と、ゲート７９及びダミーゲート７８の間の半導
体基板７１表層部に形成されたソース／ドレイン接合領
域８３とを備えている。
【００７７】図６Ａ〜図６Ｃは、本発明の実施の形態に
係るトランジスタのチャネル周辺部におけるボロンの濃
度を示したグラフである。図示したＭＯＳＦＥＴの例に
おいて、ゲート長さは０．３μｍ、絶縁膜スペーサの厚
さは０．０６μｍとしている。
【００７８】図６Ａ及び図６Ｂは、各々ゲートとダミー
ゲートとの間隔ｄを各々０．１５μｍ、及び０．３μｍ
とした場合のＭＯＳＦＥＴのＰＮ接合に対するシミュレ
ーションの結果である。間隔ｄが大きい図６Ｂの方が、
従来のhaloインプラント処理に近いプロファイルを示し
ている。
【００７９】図６Ｃは、図６Ａ及び図６Ｂの各々の場合
でのhaloドーピングプロファイルを示した図である。図
の色の濃い実線は図６Ａに対応した間隔ｄが０．１５μ
ｍの場合のものであり、図の色の薄い実線は図６Ｂに対
応した間隔ｄが０．３μｍの場合のものである。
【００８０】図示したｘ軸の０．０００はゲートの中央
部を示しており、ゲートの両側で上側にシャープに突出
している部分はhaloドーピング領域が形成された部分を
示している。この部分のボロン濃度は間隔ｄが０．３μ
ｍの場合より、間隔ｄが０．１５μｍの場合の方が低く
なっていることが分かる。したがって、本発明によれば
短チャネルマージンを確保しつつ、接合リーク電流を抑
制することができ、ブレークダウン電圧を高めることで
きる。
【００８１】このように間隔ｄの値を適切に調節するこ
とによって、目的とする超傾斜haloプロファイルを実現
することができる。
【００８２】以上、本発明の好適な実施の形態について
説明したが、本発明は上記実施の形態に限定されない。
本発明の技術的範囲内で種々の変形や変更が可能である
が、これらも本発明の技術的範囲に属する。
【００８３】
【発明の効果】本発明のトランジスタ及びその形成方法
によれば、短チャネルマージンを確保しつつ、接合リー
ク電流を抑制することができ、ブレークダウン電圧を高
めることできる。また、ダミーゲートの適用によって、
ゲート用導電膜のエッチング処理時にローディング効果
を抑え、エッチングレートをほぼ均一に維持することが
できる。
【００８４】ダミーゲートの適用によって、自己整列的
にソース／ドレインコンタクトホールを形成することが
でき、素子の特性及び信頼性を向上させることができ
る。したがって素子のさらなる高集積化が可能とし、ギ
ガ（Ｇ）クラスのＤＲＡＭやＵＬＳＩ素子の特性を向上
させ得る。
【図面の簡単な説明】
【図１Ａ】 従来の技術に係るトランジスタの製造過程
において、ＬＤＤ領域及びhaloドーピング領域を形成し
た状態を示す断面図である。
【図１Ｂ】 従来の技術に係るトランジスタの製造過程
において、ＬＤＤ構造を有するソース／ドレイン接合領
域を形成した状態を示す断面図である。
【図２Ａ】 本発明の実施の形態に係るトランジスタの
製造過程において、半導体基板表層部にhaloドーピング
領域を形成した状態を示す断面図である。
【図２Ｂ】 図２Ａに示したゲート、ダミーゲート及び
活性領域の位置関係を示した平面レイアウト図である。
【図２C】 本発明の実施の形態に係るトランジスタの
製造過程において、ＬＤＤ構造を有するソース／ドレイ
ン接合領域を形成した状態、及びゲート下方からその両
側に形成された素子分離膜までの領域における不純物濃
度プロファイルを示す断面図である。
【図３】 図２Ｃに示したＸ＝０の領域でプロジェクテ
ッドレンジＲｐが０．１μｍ及び０．０５μｍとなる場
合の所定間隔ｄと高さｈとの関係を傾斜角毎に示したグ
ラフである。
【図４Ａ】 本発明の別の実施の形態に係るトランジス
タの製造過程において、ゲート及びダミーゲートを形成
した状態を示す断面図である。
【図４Ｂ】 本発明の別の実施の形態に係るトランジス
タの製造過程において、ＬＤＤ領域及びhaloドーピング
領域を形成した状態を示す断面図である。
【図４Ｃ】 本発明の別の実施の形態に係るトランジス
タの製造過程において、ソース／ドレイン接合領域を形
成した状態を示す断面図である。
【図４Ｄ】 本発明の別の実施の形態に係るトランジス
タの製造過程において、ソース／ドレインコンタクトプ
ラグ及びゲートコンタクトプラグを形成した状態を示す
断面図である。
【図５Ａ】 本発明のさらに別の実施の形態に係るトラ
ンジスタの構成を概略的に示した平面レイアウト図であ
る。
【図５Ｂ】 図５Ａに示した線分Ｉ−Ｉにおける素子の
断面構造を示した図である。
【図６Ａ】 ゲートとダミーゲートとの間隔ｄを各々
０．１５μｍとした場合のトランジスタのチャネル周辺
部におけるボロンの濃度を示したグラフである。
【図６Ｂ】 ゲートとダミーゲートとの間隔ｄを０．３
μｍとした場合のトランジスタのチャネル周辺部におけ
るボロンの濃度を示したグラフである。
【図６Ｃ】 図６Ａ及び図６Ｂの各々の場合でのhaloド
ーピングプロファイルを示したグラフである。
【符号の説明】
１１、３１、５１、７１ 半導体基板 １３、３３、５３、７３ 素子分離膜 １５、３５、５５、７７ ゲート酸化膜 １７、３７、５７、７９ ゲート １９、４３、５９ ＬＤＤ領域、低濃度の不純物接合領
域 ２１、４０、６１ haloドーピング領域 ２３、４５、６２ 絶縁膜スペーサ ２５、４７、６３、８３ ソース／ドレイン接合領域、
高濃度の不純物接合領域 ３９、５８、８１ ダミーゲート ４１、７５ 活性領域 ６５ 層間絶縁膜 ６７ ゲートコンタクトプラグ ６９ ソース／ドレインコンタクトプラグ ８５ 絶縁膜 α ソース／ドレインドーピング濃度 β 一般的なhaloドーピング濃度 γ 超傾斜haloドーピング δ ウェルドーピング濃度
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA21 AA24 BG08 BG36 BG37 BH13 BH15 BH32 BH36 BH39 BK02 BK13 BK22 BK27 CB04 CE20

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板表層部に形成された活性領域
    を画定する素子分離膜と、 前記活性領域を含む前記半導体基板の上面に形成された
    ゲート酸化膜と、 該ゲート酸化膜上面に形成されたゲートと、 該ゲートの両側に平行に該ゲートの両側から所定間隔離
    隔されて配置されるように、前記活性領域と前記素子分
    離膜が形成された素子分離領域とに亘る領域の上面に形
    成されたダミーゲートと、 前記ゲートと前記ダミーゲートとの間における前記半導
    体基板表層部に形成されたＬＤＤ領域と、 前記ゲート及び前記ダミーゲートの下方に位置し、前記
    ＬＤＤ領域より下側の前記半導体基板表層部に形成され
    たhaloドーピング領域とを備えていることを特徴とする
    トランジスタ。
  2. 【請求項２】 前記haloドーピング領域の大きさが、前
    記ゲートと前記ダミーゲートとの間の所定間隔、及び前
    記ダミーゲートの高さによって調節されていることを特
    徴とする請求項１記載のトランジスタ。
  3. 【請求項３】 半導体基板表層部に形成された活性領域
    を画定する素子分離膜と、 前記活性領域を含む前記半導体基板の上面に形成された
    ゲート酸化膜と、 該ゲート酸化膜上面に形成されたゲートと、 該ゲートの両側と平行に該ゲートの両側から所定間隔離
    隔されて配置されるように、前記活性領域と前記素子分
    離膜が形成された素子分離領域とに亘る領域の上面に形
    成されたダミーゲートと、 前記ゲートと前記ダミーゲートとの間の空間を埋める絶
    縁膜と、 前記ゲートと前記ダミーゲートとの間における前記半導
    体基板表層部に形成されたＬＤＤ領域と、 前記ゲート及び前記ダミーゲートの下方に位置し、前記
    ＬＤＤ領域より下側の前記半導体基板表層部に形成され
    たhaloドーピング領域とを備えていることを特徴とする
    トランジスタ。
  4. 【請求項４】 前記haloドーピング領域の大きさが、前
    記ゲートと前記ダミーゲートとの間の所定間隔、及び前
    記ダミーゲートの高さによって決定されていることを特
    徴とする請求項３記載のトランジスタ。
  5. 【請求項５】 半導体基板表層部に活性領域を画定する
    素子分離膜を形成する工程と、 前記活性領域を含む前記半導体基板の上面にゲート酸化
    膜及びゲート用導電層を形成する工程と、 該ゲート用導電層上面にゲート用マスクを用いて形成さ
    れたレジストパターンをマスクとして前記ゲート用導電
    層をエッチングし、ゲート及び該ゲートの両側に位置す
    るダミーゲートを形成する工程と、 前記ゲート及び前記ダミーゲートをマスクにしてイオン
    注入を行い、前記ゲートと前記ダミーゲートとの間にお
    ける前記半導体基板表層部にＬＤＤ領域を形成する工程
    と、 前記ゲート及び前記ダミーゲートをマスクにしてhaloイ
    ンプラント処理を行い、前記ゲート及び前記ダミーゲー
    トの下方に位置し、前記ＬＤＤ領域より下側の前記半導
    体基板表層部にhaloドーピング領域を形成する工程とを
    含むことを特徴とするトランジスタの形成方法。
  6. 【請求項６】 前記ダミーゲートを、前記ゲートの両側
    に平行に該ゲートの両側から所定間隔離隔して形成する
    ことを特徴とする請求項５記載のトランジスタの形成方
    法。
  7. 【請求項７】 前記ダミーゲートを、前記活性領域と前
    記素子分離膜が形成された素子分離領域とに亘る領域の
    上面に形成することを特徴とする請求項５記載のトラン
    ジスタの形成方法。
  8. 【請求項８】 前記haloインプラント処理を傾斜イオン
    注入により行うことを特徴とする請求項５記載のトラン
    ジスタの形成方法。
  9. 【請求項９】 前記半導体基板を回転させ、回転角が０
    °の場合と１８０°の場合とに前記傾斜イオン注入を行
    い、前記ゲートの左右両側にhaloドーピング領域を形成
    することを特徴とする請求項８記載のトランジスタの形
    成方法。
  10. 【請求項１０】 前記haloドーピング領域の大きさを、
    前記ゲートと前記ダミーゲートとの間の所定間隔、及び
    前記ダミーゲートの高さによって調節することを特徴と
    する請求項５記載のトランジスタの形成方法。
  11. 【請求項１１】 半導体基板表層部に活性領域を画定す
    る素子分離膜を形成する工程と、 前記活性領域を含む前記半導体基板の上面にゲート酸化
    膜及びゲート用導電層を形成する工程と、 該ゲート用導電層上面にゲート用マスクを用いて形成さ
    れたレジストパターンをマスクとして前記ゲート用導電
    層をエッチングし、ゲート及び該ゲートの両側に位置す
    るダミーゲートを形成する工程と、 前記ゲート及び前記ダミーゲートをマスクにしてイオン
    注入を行い、前記ゲートと前記ダミーゲートとの間にお
    ける前記半導体基板表層部にＬＤＤ領域を形成する工程
    と、 前記ゲート及び前記ダミーゲートをマスクにしてhaloイ
    ンプラント処理を行い、前記ゲート及び前記ダミーゲー
    トの下方に位置し、前記ＬＤＤ領域より下側の前記半導
    体基板表層部にhaloドーピング領域を形成する工程と、 前記ゲートと前記ダミーゲートとの間の前記半導体基板
    上面に絶縁膜を埋め込む工程と、 該絶縁膜をエッチングして、前記ゲート及び前記ダミー
    ゲートの側壁に絶縁膜スペーサを形成する工程と、 該絶縁膜スペーサをマスクにして高濃度の不純物をイオ
    ン注入し、前記半導体基板表層部にソース／ドレイン接
    合領域を形成する工程とを含むことを特徴とするトラン
    ジスタの形成方法。
  12. 【請求項１２】 前記ダミーゲートを、前記ゲートの両
    側に平行に該ゲートの両側から所定間隔離隔して形成す
    ることを特徴とする請求項１１記載のトランジスタの形
    成方法。
  13. 【請求項１３】 前記ダミーゲートを、前記活性領域と
    前記素子分離膜が形成された素子分離領域とに亘る領域
    の上面に形成することを特徴とする請求項１１記載のト
    ランジスタの形成方法。
  14. 【請求項１４】 前記haloインプラント処理を傾斜イオ
    ン注入により行うことを特徴とする請求項１１記載のト
    ランジスタの形成方法。
  15. 【請求項１５】 前記半導体基板を回転させ、回転角が
    ０°、９０°、１８０°及び２７０°の４つの場合に前
    記傾斜イオン注入を行うことを特徴とする請求項１４記
    載のトランジスタの形成方法。
  16. 【請求項１６】 前記haloドーピング領域の大きさを、
    前記ゲートと前記ダミーゲートとの間の所定間隔、及び
    前記ダミーゲートの高さによって調節することを特徴と
    する請求項１１記載のトランジスタの形成方法。
  17. 【請求項１７】 前記ゲート及び前記ダミーゲートの上
    側にハードマスク層を形成することを特徴とする請求項
    １１記載のトランジスタの形成方法。
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