JP4686920B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に同一基板上に異なるしきい値を有する複数種類の電界効果トランジスタ（ＦＥＴ）を搭載する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電界効果トランジスタを搭載した集積回路の設計においては、回路性能の向上を図るために、しきい値が異なる複数種類のトランジスタを同一基板上（同一チップ上）で使い分けたいという要求がある。たとえば、しきい値が高いトランジスタを待機時のリークが小さいことの重要な回路に用い、しきい値が低いトランジスタを高速性が重要な回路に用いると、集積回路全体の性能を向上させることが可能な場合がある。
【０００３】
このような要求を満足する構成として、たとえばｎ型トランジスタとｐ型トランジスタとを共に搭載するＣＭＯＳ回路において、ｎ型トランジスタとｐ型トランジスタそれぞれ一種のみを用いるのではなく、しきい値が異なる２種類のｎ型ＦＥＴとしきい値が異なる２種類のｐ型ＦＥＴとの合計４種類のトランジスタを用いる場合が考えられる。
【０００４】
このように、複数種類のしきい値を同一基板上に実現するには、しきい値を調整するための半導体基板への不純物導入を、次のような手順で行えばよい。図５を参照して説明する。一例としてＣＭＯＳ集積回路において２種類のｎ型トランジスタと１種類のｐ型トランジスタとを作成するものとする。また、図５において、領域Ａには高しきい値のｎ型ＦＥＴ、領域Ｂには低しきい値のｎ型ＦＥＴ、領域Ｃにはｐ型ＦＥＴを作成するものとする。
【０００５】
実線３１Ａ〜３１Ｃは素子領域、破線３２Ａ〜３２Ｃは後にゲートが形成される領域、太線３３はレジストに覆われる領域を表示している。まず、図５（ａ）に示すように、レジストを半導体基板に塗布し、露光装置により領域Ａのみレジストにて開口し、ｐ型不純物のイオン注入によって開口部にある高しきい値ｎ型ＦＥＴについてｐ型ウェルの形成及びしきい値の調整を行い、レジストを剥離する。
【０００６】
次に、図５（ｂ）に示すように、レジストを半導体基板に塗布し、露光装置により領域Ｂのみレジストにて開口し、ｐ型不純物のイオン注入によって開口部にある低しきい値ｎ型ＦＥＴについてｐ型ウェルの形成及びしきい値の調整を行い、レジストを剥離する。
【０００７】
ここで、１回目のイオン注入量を、２回目より多くすることで領域Ａでのしきい値が領域Ｂよりも高くされる。なお、領域Ｃは両方のイオン注入においてレジストで覆い、ｎ型ＦＥＴに対するイオン注入がｐ型ＦＥＴに影響しないように考慮されている。このような手順を必要に応じて繰り返すことにより、任意数のしきい値が実現される。同様の手順は、ｐ型ＦＥＴにも適用できる。なお、ウェル形成としきい値調整のために、トランジスタのチャネル部分に不純物をイオン注入することを以後チャネル注入という。
【０００８】
このような方法によれば、しきい値の数が増えるほど、レジストの塗布から剥離に至る工程（以後レジスト工程という）が追加されるため、工程数が長くなり、製造コストが増大するという問題がある。これに対処するため、１回のレジスト成形工程によって２種類のしきい値を実現するようにした方法が、特開平６−２８３６７５号公報、特開平１０−２８４６２２号公報、特開平１１−１１１８５５号公報等に記載されている。
【０００９】
図６及び図７は、同様の結果をこれら公報記載の手法により実現する場合を説明するものである。すなわち、ｎ型ＦＥＴのチャネル注入用のレジスト形成において、高しきい値ｎ型ＦＥＴを形成する領域Ａにおいてはレジストを完全に開口し、低しきい値ｎ型ＦＥＴを形成する領域Ｂにおいてはレジストがトランジスタの特にチャネル領域を部分的に覆うようにし、ｐ型ＦＥＴを形成する領域Ｃにおいてはレジストを開口しないようにしている。
【００１０】
ただし、チャネル領域とはゲートに印加した電圧により導電率が変調される領域であって、素子領域３１Ａ〜３１Ｃとゲート領域３２Ａ〜３２Ｃとが重なる領域として規定される。この状態でｐ型イオンを注入すると、領域Ａではイオン注入された不純物が全て半導体基板に導入されるが、領域Ｂでは不純物の一部のみが半導体基板に導入されるため、領域Ｂのｎ型ＦＥＴのしきい値は領域Ａのｎ型ＦＥＴのしきい値より低くなる。
【００１１】
以上により１回のレジスト形成によってしきい値が異なる２種類のトランジスタを形成することができ、工程数が削減される。この場合、トランジスタを部分的に覆うレジストは格子状に成形し、不純物濃度がチャネル面内で平均としては一定になるようにしている。
【００１２】
【発明が解決しようとする課題】
ところで、製造しようとするトランジスタの種類が増すと、トランジスタの種類毎にチャネル注入用のレジストを開口又は非開口とする単純な方法が用いられることになるが、レジストの塗布から剥離に至る工程数が増してしまう。このため、用いるしきい値の数を追加すると製造コストが増加するという課題がある。
【００１３】
このような課題を解決すべく提案された、上記の先行技術におけるトランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法では、低しきい値トランジスタのチャネル部分に導入される不純物濃度がチャネル面内で不均一になり、これがトランジスタ特性の劣化を引き起こすという課題がある。
【００１４】
ここで、トランジスタのゲート長（図７におけるゲート電極５、あるいは図５のゲート領域３２Ａ〜３２Ｃ等において紙面左右方向の幅）は、最大の性能を得るために、用いる加工技術において実現可能な最小の寸法に設定されることが通常である。
【００１５】
従って、トランジスタ領域を部分的に覆うべく格子状に形成するレジストの格子幅はゲート長と同等かそれより大きくならざるを得ないから、ゲート長方向に周期的に格子状レジストを配置することはできず、チャネル注入用レジストは図６（ａ）あるいは図６（ｂ）のように、低しきい値トランジスタのチャネル幅方向（紙面上下方向）に周期的な格子状パターンとして形成されることになる。
【００１６】
このように、トランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法においては、トランジスタ特性劣化の著しい場合として短絡がある。たとえば、低しきい値となるｎ型ＦＥＴのチャネルのうち格子状レジスト（図６の例においては領域Ｂ内の格子状レジスト）で覆われた部分にｐ型不純物が導入されず、かつその後の熱処理による拡散が小さいと、格子状レジスト下のチャネル領域にソースとドレインを結ぶｎ型領域が形成される。このとき、共にｎ型であるｎ型ＦＥＴのソースとドレインがｎ型のチャネル領域を介して短絡し、ＦＥＴは正常に動作しないことになる。
【００１７】
また、トランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法においては、トランジスタ特性劣化の他に、オン・オフ比の劣化がある。すなわち、たとえば、製造工程における熱処理により、格子状レジスト下のチャネル領域にもｐ型不純物が拡散によって流れ込み、チャネルでのｎ型領域形成が防止されたとする。この場合においても格子状レジストが覆ったチャネル領域と覆わなかったチャネル領域とでは特性が異なることになる。
【００１８】
ここで、格子状レジストを用いて作成した低しきい値トランジスタは、レジストが覆わなかった部分に形成されたトランジスタ（しきい値ＶＨ）と、レジストが覆った部分に形成されたトランジスタ（しきい値ＶＬ、ＶＨ＞ＶＬ）とが複数個並列に接続されたのと等価な状態になる。短チャネルなトランジスタではオン（導通）時の電流はしきい値に対してほぼ線形な関係にあるので、この並列トランジスタのオン電流ＩＯＮ，ＰＡＲＡは、
【００１９】
【式１】
となる。一方オフ（遮断）時の電流はしきい値に対して指数関数的関係にあるため、並列トランジスタのオフ電流ＩＯＦＦ，ＰＡＲＡは、
【式２】
という関係が成り立つ。ここでｃは定数である。従って、この並列トランジスタを、しきい値を
【式３】
に設定した均一なトランジスタと比較すると、オン時の駆動電流は同じだがオフ時のリーク電流が増すことになる。すなわち、格子状レジストによって形成されるチャネル不純物が不均一なトランジスタの性能は、全体として均一に形成される通常のトランジスタより劣ることになる。
【００２０】
また、トランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法では、トランジスタ特性劣化の他に、しきい値の製造ばらつき増大がある。つまり、図６（ａ）、図６（ｂ）の方法において、格子状レジストの寸法が変化すると、レジストに覆われるチャネル面積の比率が変化してしきい値が変化することから、しきい値のばらつきが増大する。
【００２１】
さらに、熱処理条件が変動した場合、チャネル幅方向に不均一な不純物分布が拡散の度合いによって変化することから、しきい値のばらつきが増大する。また図６（ｂ）のように市松模様のレジストを用いた場合、レジスト位置が紙面左右方向にずれると、レジストのトランジスタを覆う面積が変化し、しきい値が変動し、これがばらつきを生じさせる。
【００２２】
トランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法での特性劣化は、不純物濃度がトランジスタ内の平面位置によって不均一であることに起因するものである。この場合、イオン注入後に十分な熱処理を行うと、不純物拡散の結果、このような不均一が平均化され、事実上均一にイオン注入したのと同様に一様な不純物分布が形成できる可能性がある。
【００２３】
しかし、実用上、空間的に不均一に導入した不純物を熱処理により完全に均一化することは困難である。イオン注入時のレジストの寸法は、高々製造上加工可能な最小寸法（たとえばＫｒＦエキシマレーザを用いたリソグラフィ技術によれば０．１μｍ強）までしか小さくできないから、不均一の空間的分布の周期ないし幅は、製造するトランジスタの寸法、特に最小寸法で形成することが多いゲート長と比べて小さくない。
【００２４】
このような状況で均一化をするためには、トランジスタ寸法と同等以上の距離だけ拡散を引き起こす必要があるが、ウェル及びチャネルの不純物分布に適切な分布形状を持たせることは不可能である。特に、不純物は水平方向に加えて垂直方向にも拡散するため、基板深部から低濃度化を意図した領域への不純物の流入によりしきい値が上昇するという問題が生じる。
【００２５】
また、ＣＭＯＳ回路においてｎ型とｐ型のウェル不純物が拡散により互いに混じり合うと、ｎ型ＦＥＴ領域とｐ型ＦＥＴ領域とを電気的に分離するために要する距離が増大し、実現可能な集積度が低下するという問題を引き起こす。また、熱処理による均一化は上記したレジスト寸法起因のばらつきをも改善しない。
【００２６】
本発明は、このような状況に鑑みてなされたものであり、異なるしきい値を有する複数種類のトランジスタからなる集積回路を、トランジスタ特性劣化を生じさせることなく、かつ低コストで製造することができる半導体装置の製造方法を提供することができるようにするものである。
【００２７】
【課題を解決するための手段】
請求項１に記載の半導体装置の製造方法は、第１のトランジスタとなる領域において開口し、かつ第２のトランジスタとなる領域のうち少なくともそのチャネル領域を開口しないパターンを有するレジストを基板上に形成する工程と、前記レジストをマスクとして不純物をイオン注入してウェルを形成する工程とを備え、当該ウェルを形成する工程後における前記レジストのパターンが開口されない領域の下において、深い領域では前記レジストのパターンが開口された領域の下におけるウェルと連続的にウェルが形成され、かつ浅い領域ではウェルにおける不純物濃度が前記レジストのパターンが開口された領域の下におけるウェルよりも低くなるように設定し、前記第１及び第２のトランジスタ領域に互いにしきい値が異なるトランジスタを形成することを特徴とする。
また、前記ウェルを形成する工程におけるイオン注入の後、ゲート電極を形成する工程と、前記ゲート電極をマスクとして前記イオン注入に用いたものと同一導電型の不純物を前記第１及び第２のトランジスタにイオン注入して前記第１及び第２のトランジスタのしきい値を調節する工程とが含まれるようにすることができる。
また、前記レジストを基板上に形成するに際し、しきい値を高くする前記第１のトランジスタにおいては前記レジストを完全に開口する工程と、しきい値を低くする前記第２のトランジスタにおいては前記レジストが前記第２のトランジスタの少なくともチャネルとなる領域全体覆うようにする工程とが含まれるようにすることができる。
また、前記ゲート電極を形成する際、前記第２のトランジスタに対応するものに対しては、レジストを少なくとも前記ゲート電極のゲート長と、想定される位置合わせずれ距離の２倍とを加算した幅以上に形成する工程が含まれるようにすることができる。
また、前記第１及び第２のトランジスタのしきい値を調節する工程におけるイオン注入において、前記ゲート電極下に斜めにイオン注入を行うことができる。
本発明に係る半導体装置の製造方法においては、チャネル注入用のレジスト形成において、しきい値を高くするトランジスタにおいてはレジストを完全に開口し、しきい値を低くするトランジスタにおいてはレジストがトランジスタの少なくともチャネルとなる領域全体覆うようにするとともに、ゲート電極形成後は、ゲート下に斜めイオン注入（ポケット注入）によって不純物を導入するようにする。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１〜図４は、本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【００２９】
まず、図１〜図３は、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）が順次形成されていく過程における断面図を示しており、ここで領域Ａには高しきい値を有するｎ型ＦＥＴ、領域Ｂには低しきい値を有するｎ型ＦＥＴ、領域Ｃにはｐ型ＦＥＴが形成されるものとする。また、図４は、図１〜図３の対応部分を上面から見た状態を示している。ただし、ここでの導電型や領域分けの特定は、説明の便宜上のものであって、本発明の範囲を限定するものではない。
【００３０】
図１（ａ）に示すように、半導体基板１上に局所酸化法あるいはトレンチ法等により素子分離絶縁体２を形成する。次に、図１（ｂ）に示すように、レジスト１０１を形成する。この場合、レジスト１０１は、領域Ａでは開口され、領域ＢではＦＥＴのチャネルとなる部分とその近傍を除いて開口され、領域Ｃでは開口されないようにする。
【００３１】
ここで、パターンの形成には、公知のフォトリソグラフィ法や電子線リソグラフィ法を含む任意の手法を用いることができる。ここで、図１〜図３の対応部分を上面から見た状態を、図４に示す。ただし、図１〜図４は模式図であるから、寸法比や配置が必ずしも一致していない。ここで、図４に示す３１Ａ〜３１Ｃは、図１（ａ）の素子分離絶縁体２で囲まれた素子領域、破線３２Ａ〜３２Ｃは後に形成される図２（ａ）に示すゲート電極５の位置、実線３３で囲まれた領域は図１（ｂ）のレジスト１０１が覆うレジスト領域である。素子領域とゲート領域とが重なる領域は最終的にＦＥＴのチャネル領域となる。領域Ｂ内のレジスト１０１は、素子領域３１Ｂとゲート領域３２Ｂとが重なる領域、すなわち領域Ｂ内のチャネル領域の全体、及びその近傍のみを覆うようにしている。
【００３２】
この状態で、図１（ｂ）に示すように、ｐ型不純物をイオン注入すると、レジスト開口部のみにｐ型不純物が導入される。次いで、図２（ａ）に示すように、レジスト１０１を剥離後、加熱処理を行った時点で導入したｐ型不純物は電気的に活性となり、ｐウェル３が形成される。
【００３３】
特に、深い位置においてはｐ型不純物が紙面左右方向に拡散する結果、領域Ｂにおいてはレジスト１０１の影となった部分の下にも連続的にｐウェル３が形成される。同時に、レジスト１０１の影となった領域Ｂの表面付近にｐ型不純物が到達しない、又は少量しか到達せずｐ型不純物濃度の低い低不純物濃度領域４が形成される。
【００３４】
ここでｐ型不純物の注入は、十分に深くかつ低抵抗なｐウェル３を形成するための深い（高エネルギによる）イオン注入と、しきい値を調節するための浅い（低エネルギによる）イオン注入との少なくとも２回のイオン注入で行うことが望ましい。なお、上述した加熱処理は、イオン注入した不純物を活性化するために必ず必要であり、トランジスタ形成完了までに少なくとも１回は実施されるものである。この熱処理はトランジスタ作成完了までの何れかの時点でなされればよい。
【００３５】
上記のイオン注入によって、ｎ型トランジスタのしきい値を調整すると同時にｐウェル３が形成される。ウェルとは、ｎ型ＦＥＴを取り囲むｐ型の領域、あるいはｐ型ＦＥＴを取り囲むｎ型の領域であって、通常複数の同一導電型ＦＥＴを包含し、外部端子よりある基準電位が印加されるものである。基準電位が全ＦＥＴに行き渡るよう、ウェルは十分低抵抗である必要があり、そのために十分深く形成される必要がある。ウェルは少なくとも隣接ＦＥＴ同士でウェルが断絶しないために、素子分離絶縁体２より深い必要があり、通常２５０ｎｍ以上とすることが望ましい。
【００３６】
ウェルを形成するために、しきい値調整用のレジスト工程とは別に、ｐ型ＦＥＴの領域Ｃのみをレジストで覆って領域Ａと領域Ｂにｐ型イオンを注入するレジスト工程を追加する方法もある。しかし、このようにウェル形成のみのためにレジスト工程を追加することは、本発明の目的である低コスト化（工程削減）と相反するものである。従って、図１（ｂ）あるいは図４に示すようなレジスト工程によって２種のしきい値を作り分けるとき、同時にウェルも形成することが望ましい。
【００３７】
この場合、別途ウェルを形成しないと、低不純物濃度領域４においてはｐ型不純物が事前に注入されていないことから、低不純物濃度領域４がｎ型になる（特に半導体基板がｎ型の場合）、あるいは非常に低濃度のｐ型となることにより、低しきい値ｎ型ＦＥＴが短絡不良となるおそれがある。また、低しきい値ｎ型ＦＥＴのしきい値が低くなりすぎる可能性がある。この問題は、後に述べるポケット注入を行うことで解消される。
【００３８】
レジスト１０１を剥離した後、図２（ａ）に示すように、ｎ型ＦＥＴの領域Ａ，Ｂをレジスト（図示しない）で覆った状態でｎ型イオンをｐ型ＦＥＴの領域Ｃに注入し、ｎウェル３’を形成する。さらにゲート電極５を形成する。続いて、ｐ型ＦＥＴの領域Ｃを覆うレジスト１０２を形成する。
【００３９】
ここで、ｐ型不純物を半導体基板１に対して斜めに、かつゲート電極５の少なくとも両側面（紙面に向かって左右側）からイオン注入（ポケット注入という）を行い、ポケット不純物領域６にさらにｐ型不純物を追加導入する。これを市販のイオン注入機で実現するには、注入の方向を半導体基板１に垂直な軸の回りに回転させながらイオン注入を行えばよい。
【００４０】
図２（ａ）においては、ゲート左側から導入したポケット注入不純物の分布がゲート右側から導入したポケット不純物分布と重なり合って連続的な領域を形成しているが、左右のポケット不純物分布の間に隙間があってもよい。以上により領域Ａと領域Ｂとにおけるｎ型ＦＥＴのゲート電極５の下、チャネル内に同一量のｐ型不純物を導入することで、両トランジスタのしきい値が調節される。
【００４１】
このポケット注入工程により、低しきい値トランジスタのチャネル領域にチャネル幅方向に均一に不純物が導入される。このため、低しきい値トランジスタのしきい値を格子状レジストを用いた従来法と比べて精度よく設定することが可能となる。さらに、本工程を行わないと、ｐ型不純物が注入されていない低不純物濃度領域４がｎ型となる、あるいは非常に低濃度のｐ型となることにより、低しきい値ｎ型ＦＥＴが短絡不良となったり、しきい値が低くなりすぎたりする可能性がある。
【００４２】
ポケット注入には低不純物濃度領域４に所望量のｐ型不純物を導入することで、このような短絡が防止され、適度にしきい値が高められる。さらに、ポケット注入には短チャネル効果を抑制するという効果もある。なお、ポケット注入による不純物は領域Ａにも同様に導入されるが、低不純物濃度領域４でｐ型不純物濃度が相対的に低いことから、領域Ｂでのしきい値は領域Ａに比べて低くなる。
【００４３】
さらに、図２（ｂ）に示すように、レジスト１０２をそのまま利用してｎ型不純物をイオン注入することで、ｎ型の浅いソース・ドレイン領域７が形成される。なお、ソース・ドレインのイオン注入とポケット注入とは順番を入れ替えてもよい。
【００４４】
同様に、図３（ａ）に示すように、ｎ型ＦＥＴの領域Ａ，Ｂをレジスト（図示しない）で覆うことにより、ｐ型ＦＥＴのポケット不純物領域６’と浅いソース・ドレイン領域７’とを形成する。
【００４５】
以後は、通常のトランジスタ形成工程を用いて集積回路が完成となる。図３（ｂ）は、配線形成前の段階まで完成した状態の典型的な一例である。浅いソース・ドレイン領域７、７’の外側に深いソース・ドレイン領域９、９’を形成している。深いソース・ドレイン領域９、９’をゲート電極５，５’に対して自己整合的に形成するためのイオン注入用マスクとしてゲート側壁８を設けている。
【００４６】
ゲート電極５，５’及び深いソース・ドレイン領域９、９’の上には低抵抗化のために金属シリサイド１０、１０’を設けている。この後、層間絶縁膜及び金属配線の形成により集積回路が完成する。本発明を適用した結果として、低不純物濃度領域４においてはｐ型不純物濃度が低くなっている。このため、領域Ｂのｎ型ＦＥＴのしきい値は領域Ａのｎ型ＦＥＴのしきい値よりも低い。
【００４７】
通常、ＣＭＯＳを作成するには、最低でもｎ型ＦＥＴとｐ型ＦＥＴとを作り分けるために、ゲート電極形成前のｎ型ＦＥＴチャネル注入用、ゲート電極形成前のｐ型ＦＥＴチャネル注入用、ゲート電極形成後のｎ型ＦＥＴソース・ドレイン注入用、ゲート電極形成後のｐ型ＦＥＴソース・ドレイン注入用の合計４回（ｎ型ＦＥＴ形成に対して２回、ｐ型ＦＥＴ形成に対して２回）のイオン注入用レジスト工程が必要である。
【００４８】
ゲート電極形成前のチャネル注入用レジスト１０１と、ゲート電極形成後のソース・ドレイン注入用レジスト１０２は、通常のＣＭＯＳ工程において、元々１種類のｎ型ＦＥＴの作成に必要とされる２回のレジスト工程に相当している。従って、上記で説明した製造方法においては、レジスト工程を全く追加することなくｎ型ＦＥＴのしきい値の種類を１個追加できたことになる。これは図１（ｂ）あるいは図４のように、レジスト１０１のパターンの違いにより異なるしきい値を作り分けることで実現されている。
【００４９】
また、半導体基板１がｐ型であるか、あるいはｐ型不純物の拡散によって低不純物濃度領域４に十分ｐ型不純物が到達するよう配慮した場合においては、ポケット注入を省略することが可能である。しかし、一般的にはポケット注入を省略するとしきい値が低くなりすぎる。また、ポケット注入を省略すると、低しきい値トランジスタのしきい値が、レジストの位置ずれや加熱条件の変動等によってばらつきやすくなる可能性がある。以上の理由から、本発明におけるポケット注入は、特に低しきい値トランジスタのしきい値を適切かつ正確に設定し、かつ低不純物濃度領域４に起因する短絡を防止するために実施することが望ましい。
【００５０】
ここで、従来の図７のように、ｐウェル３がトランジスタ下で分断されると、ｐウェル３によるソースとドレインとの間を電気的に絶縁する能力が低下し、トランジスタの電流遮断能力が劣化するおそれがある。よってｐウェル３は、低抵抗トランジスタの下において連続的に形成することが通常望ましい。そのためには、低しきい値ｎ型ＦＥＴを覆うレジスト１０１の幅（図１（ｂ）におけるｄ）を、ｐウェル３が最終的に分断されないよう十分に狭くすることが望ましい。しかしあまり狭くすると位置合わせずれによってトランジスタ特性が変動するおそれが生じる。よってｄとしては、少なくともゲート長と、想定される位置合わせずれ距離の２倍とを加算した幅以上とするのが望ましく、概ねゲート長の１．５〜４倍とするのが妥当である。ただし、ｄを大きくする等して、図７のようにｐウェル３が分断される設計をすることも可能である。この場合は、深いソース・ドレイン領域９を浅めに形成する、あるいはポケット不純物領域６を深めに形成するといった、トランジスタの遮断能力を高める配慮が必要である。
【００５１】
なお、以上の説明での半導体基板１としては、バルク基板を用いることができるが、半導体基板１が基板内部に絶縁体を埋め込んだＳＯＩ基板であっても本発明を適用できることは明らかである。
【００５２】
以上では、ｎ型ＦＥＴを２種類、ｐ型ＦＥＴを１種類作成する例を元に説明したが、本発明の適用範囲はこの場合に限定されないことは明らかである。上記説明においてｎ型とｐ型とを入れ替えても、説明は全く同様に成立する。また、ｎ型ＦＥＴと同様の方法をｐ型ＦＥＴにも適用することで、２種類のｎ型ＦＥＴに加えて２種類のｐ型ＦＥＴを、レジスト工程を追加することなく作成することができる。このときはｎ型ＦＥＴに対して１回、ｐ型ＦＥＴに対して１回の合計２回レジスト工程が削減できる。また３種類以上のしきい値を有するトランジスタを作成する場合でも、そのうち２種類のしきい値に対して本発明を適用すれば、少なくとも１回のレジスト工程を削減できる。
【００５３】
（実施例）
トランジスタのゲート長を０．１５μｍとしたときの具体的な数値例を示す。レジスト１０１の厚さは１．５μｍ、低しきい値トランジスタを覆うレジスト１０１の幅ｄは０．５μｍとする。ｎ型ＦＥＴのチャネル注入にはボロンを３０ｋｅＶで５Ｅ１２ｃｍ−２、及びボロンを３００ｋｅＶで１Ｅ１３ｃｍ−２垂直注入する。ｐ型ＦＥＴのチャネル注入にはヒ素を１００ｋｅＶで５Ｅ１２ｃｍ−２、及びリンを６００ｋｅＶで１Ｅ１３ｃｍ−２垂直注入する。
【００５４】
ｎ型ＦＥＴのポケット注入にはボロンを垂直から３０度傾けて３０ｋｅＶで１Ｅ１３ｃｍ−２回転注入する。ｐ型ＦＥＴのポケット注入にはヒ素を垂直から３０度傾けて１００ｋｅＶで１Ｅ１３ｃｍ−２回転注入する。加熱処理は最終的に１０００℃で１０秒行う。
【００５５】
このように、本実施の形態では、チャネル注入用のレジスト形成において、しきい値を高くするトランジスタにおいてはレジストを完全に開口し、しきい値を低くするトランジスタにおいてはレジストがトランジスタの少なくともチャネルとなる領域全体覆うようにしている。すなわち、高しきい値のトランジスタ領域Ａについては完全にレジスト１０１を開口し、低しきい値のトランジスタ領域Ｂについては、後にゲート電極５が形成される領域の近傍を除いてレジスト１０１を開口するとともに、他の導電型トランジスタ領域Ｃについては開口しないようにしている。
【００５６】
これにより、一回のレジスト工程によってしきい値が異なる２種類のトランジスタを作ることができ、工程短縮の効果が得られる。また、チャネル注入において低しきい値トランジスタに導入される不純物の濃度がチャネル面内で不均一となることがないため、格子状レジストを用いる従来法において生じる低しきい値トランジスタの性能劣化あるいは特性ばらつき増大を抑制することもできる。
【００５７】
また、本実施の形態では、ゲート電極５の形成の後、ゲート下に斜めイオン注入（ポケット注入）によって不純物を導入するようにしている。これにより低しきい値トランジスタのしきい値を精度よい適切な値に設定することが可能となり、かつ低しきい値トランジスタが短絡状態になることが確実に防止される。また、このとき導入される不純物はチャネル幅方向に均一に導入され、かつチャネル長方向にはゲート電極５と自己整合的に導入されるため、特性ばらつきを生じることもない。
【００５８】
また、本実施の形態では、低しきい値トランジスタにおけるチャネル不純物導入が均一になされるようにしているので、低コストでの製造を、短絡、オン・オフ比の劣化、ばらつきの増大等のトランジスタ特性劣化を引き起こすことなく実現することができる。
【００５９】
なお、本発明は上記例に限定されず、具体的な実施条件は本発明の技術思想の範囲内において適宜変更され得ることは明らかである。
【００６０】
【発明の効果】
以上の如く本発明に係る半導体装置の製造方法によれば、チャネル注入用のレジスト形成において、しきい値を高くするトランジスタにおいてはレジストを完全に開口し、しきい値を低くするトランジスタにおいてはレジストがトランジスタの少なくともチャネルとなる領域全体覆うようにするとともに、ゲート電極形成後は、ゲート下に斜めイオン注入（ポケット注入）によって不純物を導入するようにしたので、異なるしきい値を有する複数種類のトランジスタからなる集積回路を、トランジスタ特性劣化を生じさせることなく、かつ低コストで製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【図２】本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【図３】本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【図４】本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【図５】従来の半導体装置の製造方法を説明するための図である。
【図６】従来の半導体装置の製造方法を説明するための図である。
【図７】従来の半導体装置の製造方法を説明するための図である。
【符号の説明】
１ 半導体基板
２ 素子分離絶縁体
３ ｐウェル
３’ｎウェル
４ 低不純物濃度領域
５，５’ ゲート電極
６，６’ ポケット不純物領域
７，７’ 浅いソース・ドレイン領域
８ ゲート側壁
９，９’ 深いソース・ドレイン領域
１０，１０’ 金属シリサイド
３１Ａ〜３１Ｃ 素子領域
３２Ａ〜３２Ｃ ゲート領域
３３ レジスト領域
１０１，１０２ レジスト
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に同一基板上に異なるしきい値を有する複数種類の電界効果トランジスタ（ＦＥＴ）を搭載する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電界効果トランジスタを搭載した集積回路の設計においては、回路性能の向上を図るために、しきい値が異なる複数種類のトランジスタを同一基板上（同一チップ上）で使い分けたいという要求がある。たとえば、しきい値が高いトランジスタを待機時のリークが小さいことの重要な回路に用い、しきい値が低いトランジスタを高速性が重要な回路に用いると、集積回路全体の性能を向上させることが可能な場合がある。
【０００３】
このような要求を満足する構成として、たとえばｎ型トランジスタとｐ型トランジスタとを共に搭載するＣＭＯＳ回路において、ｎ型トランジスタとｐ型トランジスタそれぞれ一種のみを用いるのではなく、しきい値が異なる２種類のｎ型ＦＥＴとしきい値が異なる２種類のｐ型ＦＥＴとの合計４種類のトランジスタを用いる場合が考えられる。
【０００４】
このように、複数種類のしきい値を同一基板上に実現するには、しきい値を調整するための半導体基板への不純物導入を、次のような手順で行えばよい。図５を参照して説明する。一例としてＣＭＯＳ集積回路において２種類のｎ型トランジスタと１種類のｐ型トランジスタとを作成するものとする。また、図５において、領域Ａには高しきい値のｎ型ＦＥＴ、領域Ｂには低しきい値のｎ型ＦＥＴ、領域Ｃにはｐ型ＦＥＴを作成するものとする。
【０００５】
実線３１Ａ〜３１Ｃは素子領域、破線３２Ａ〜３２Ｃは後にゲートが形成される領域、太線３３はレジストに覆われる領域を表示している。まず、図５（ａ）に示すように、レジストを半導体基板に塗布し、露光装置により領域Ａのみレジストにて開口し、ｐ型不純物のイオン注入によって開口部にある高しきい値ｎ型ＦＥＴについてｐ型ウェルの形成及びしきい値の調整を行い、レジストを剥離する。
【０００６】
次に、図５（ｂ）に示すように、レジストを半導体基板に塗布し、露光装置により領域Ｂのみレジストにて開口し、ｐ型不純物のイオン注入によって開口部にある低しきい値ｎ型ＦＥＴについてｐ型ウェルの形成及びしきい値の調整を行い、レジストを剥離する。
【０００７】
ここで、１回目のイオン注入量を、２回目より多くすることで領域Ａでのしきい値が領域Ｂよりも高くされる。なお、領域Ｃは両方のイオン注入においてレジストで覆い、ｎ型ＦＥＴに対するイオン注入がｐ型ＦＥＴに影響しないように考慮されている。このような手順を必要に応じて繰り返すことにより、任意数のしきい値が実現される。同様の手順は、ｐ型ＦＥＴにも適用できる。なお、ウェル形成としきい値調整のために、トランジスタのチャネル部分に不純物をイオン注入することを以後チャネル注入という。
【０００８】
このような方法によれば、しきい値の数が増えるほど、レジストの塗布から剥離に至る工程（以後レジスト工程という）が追加されるため、工程数が長くなり、製造コストが増大するという問題がある。これに対処するため、１回のレジスト成形工程によって２種類のしきい値を実現するようにした方法が、特開平６−２８３６７５号公報、特開平１０−２８４６２２号公報、特開平１１−１１１８５５号公報等に記載されている。
【０００９】
図６及び図７は、同様の結果をこれら公報記載の手法により実現する場合を説明するものである。すなわち、ｎ型ＦＥＴのチャネル注入用のレジスト形成において、高しきい値ｎ型ＦＥＴを形成する領域Ａにおいてはレジストを完全に開口し、低しきい値ｎ型ＦＥＴを形成する領域Ｂにおいてはレジストがトランジスタの特にチャネル領域を部分的に覆うようにし、ｐ型ＦＥＴを形成する領域Ｃにおいてはレジストを開口しないようにしている。
【００１０】
ただし、チャネル領域とはゲートに印加した電圧により導電率が変調される領域であって、素子領域３１Ａ〜３１Ｃとゲート領域３２Ａ〜３２Ｃとが重なる領域として規定される。この状態でｐ型イオンを注入すると、領域Ａではイオン注入された不純物が全て半導体基板に導入されるが、領域Ｂでは不純物の一部のみが半導体基板に導入されるため、領域Ｂのｎ型ＦＥＴのしきい値は領域Ａのｎ型ＦＥＴのしきい値より低くなる。
【００１１】
以上により１回のレジスト形成によってしきい値が異なる２種類のトランジスタを形成することができ、工程数が削減される。この場合、トランジスタを部分的に覆うレジストは格子状に成形し、不純物濃度がチャネル面内で平均としては一定になるようにしている。
【００１２】
【発明が解決しようとする課題】
ところで、製造しようとするトランジスタの種類が増すと、トランジスタの種類毎にチャネル注入用のレジストを開口又は非開口とする単純な方法が用いられることになるが、レジストの塗布から剥離に至る工程数が増してしまう。このため、用いるしきい値の数を追加すると製造コストが増加するという課題がある。
【００１３】
このような課題を解決すべく提案された、上記の先行技術におけるトランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法では、低しきい値トランジスタのチャネル部分に導入される不純物濃度がチャネル面内で不均一になり、これがトランジスタ特性の劣化を引き起こすという課題がある。
【００１４】
ここで、トランジスタのゲート長（図７におけるゲート電極５、あるいは図５のゲート領域３２Ａ〜３２Ｃ等において紙面左右方向の幅）は、最大の性能を得るために、用いる加工技術において実現可能な最小の寸法に設定されることが通常である。
【００１５】
従って、トランジスタ領域を部分的に覆うべく格子状に形成するレジストの格子幅はゲート長と同等かそれより大きくならざるを得ないから、ゲート長方向に周期的に格子状レジストを配置することはできず、チャネル注入用レジストは図６（ａ）あるいは図６（ｂ）のように、低しきい値トランジスタのチャネル幅方向（紙面上下方向）に周期的な格子状パターンとして形成されることになる。
【００１６】
このように、トランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法においては、トランジスタ特性劣化の著しい場合として短絡がある。たとえば、低しきい値となるｎ型ＦＥＴのチャネルのうち格子状レジスト（図６の例においては領域Ｂ内の格子状レジスト）で覆われた部分にｐ型不純物が導入されず、かつその後の熱処理による拡散が小さいと、格子状レジスト下のチャネル領域にソースとドレインを結ぶｎ型領域が形成される。このとき、共にｎ型であるｎ型ＦＥＴのソースとドレインがｎ型のチャネル領域を介して短絡し、ＦＥＴは正常に動作しないことになる。
【００１７】
また、トランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法においては、トランジスタ特性劣化の他に、オン・オフ比の劣化がある。すなわち、たとえば、製造工程における熱処理により、格子状レジスト下のチャネル領域にもｐ型不純物が拡散によって流れ込み、チャネルでのｎ型領域形成が防止されたとする。この場合においても格子状レジストが覆ったチャネル領域と覆わなかったチャネル領域とでは特性が異なることになる。
【００１８】
ここで、格子状レジストを用いて作成した低しきい値トランジスタは、レジストが覆わなかった部分に形成されたトランジスタ（しきい値ＶＨ）と、レジストが覆った部分に形成されたトランジスタ（しきい値ＶＬ、ＶＨ＞ＶＬ）とが複数個並列に接続されたのと等価な状態になる。短チャネルなトランジスタではオン（導通）時の電流はしきい値に対してほぼ線形な関係にあるので、この並列トランジスタのオン電流ＩＯＮ，ＰＡＲＡは、
【００１９】
【式１】
【式２】
【式３】
【００２０】
また、トランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法では、トランジスタ特性劣化の他に、しきい値の製造ばらつき増大がある。つまり、図６（ａ）、図６（ｂ）の方法において、格子状レジストの寸法が変化すると、レジストに覆われるチャネル面積の比率が変化してしきい値が変化することから、しきい値のばらつきが増大する。
【００２１】
さらに、熱処理条件が変動した場合、チャネル幅方向に不均一な不純物分布が拡散の度合いによって変化することから、しきい値のばらつきが増大する。また図６（ｂ）のように市松模様のレジストを用いた場合、レジスト位置が紙面左右方向にずれると、レジストのトランジスタを覆う面積が変化し、しきい値が変動し、これがばらつきを生じさせる。
【００２２】
トランジスタ領域を部分的に覆うレジストを利用してしきい値を調整する方法での特性劣化は、不純物濃度がトランジスタ内の平面位置によって不均一であることに起因するものである。この場合、イオン注入後に十分な熱処理を行うと、不純物拡散の結果、このような不均一が平均化され、事実上均一にイオン注入したのと同様に一様な不純物分布が形成できる可能性がある。
【００２３】
しかし、実用上、空間的に不均一に導入した不純物を熱処理により完全に均一化することは困難である。イオン注入時のレジストの寸法は、高々製造上加工可能な最小寸法（たとえばＫｒＦエキシマレーザを用いたリソグラフィ技術によれば０．１μｍ強）までしか小さくできないから、不均一の空間的分布の周期ないし幅は、製造するトランジスタの寸法、特に最小寸法で形成することが多いゲート長と比べて小さくない。
【００２４】
このような状況で均一化をするためには、トランジスタ寸法と同等以上の距離だけ拡散を引き起こす必要があるが、ウェル及びチャネルの不純物分布に適切な分布形状を持たせることは不可能である。特に、不純物は水平方向に加えて垂直方向にも拡散するため、基板深部から低濃度化を意図した領域への不純物の流入によりしきい値が上昇するという問題が生じる。
【００２５】
また、ＣＭＯＳ回路においてｎ型とｐ型のウェル不純物が拡散により互いに混じり合うと、ｎ型ＦＥＴ領域とｐ型ＦＥＴ領域とを電気的に分離するために要する距離が増大し、実現可能な集積度が低下するという問題を引き起こす。また、熱処理による均一化は上記したレジスト寸法起因のばらつきをも改善しない。
【００２６】
本発明は、このような状況に鑑みてなされたものであり、異なるしきい値を有する複数種類のトランジスタからなる集積回路を、トランジスタ特性劣化を生じさせることなく、かつ低コストで製造することができる半導体装置の製造方法を提供することができるようにするものである。
【００２７】
【課題を解決するための手段】
請求項１に記載の半導体装置の製造方法は、第１のトランジスタとなる領域において開口し、かつ第２のトランジスタとなる領域のうち少なくともそのチャネル領域を開口しないパターンを有するレジストを基板上に形成する工程と、前記レジストをマスクとして不純物をイオン注入してウェルを形成する工程とを備え、当該ウェルを形成する工程後における前記レジストのパターンが開口されない領域の下において、深い領域では前記レジストのパターンが開口された領域の下におけるウェルと連続的にウェルが形成され、かつ浅い領域ではウェルにおける不純物濃度が前記レジストのパターンが開口された領域の下におけるウェルよりも低くなるように設定し、前記第１及び第２のトランジスタ領域に互いにしきい値が異なるトランジスタを形成することを特徴とする。
また、前記ウェルを形成する工程におけるイオン注入の後、ゲート電極を形成する工程と、前記ゲート電極をマスクとして前記イオン注入に用いたものと同一導電型の不純物を前記第１及び第２のトランジスタにイオン注入して前記第１及び第２のトランジスタのしきい値を調節する工程とが含まれるようにすることができる。
また、前記レジストを基板上に形成するに際し、しきい値を高くする前記第１のトランジスタにおいては前記レジストを完全に開口する工程と、しきい値を低くする前記第２のトランジスタにおいては前記レジストが前記第２のトランジスタの少なくともチャネルとなる領域全体覆うようにする工程とが含まれるようにすることができる。
また、前記ゲート電極を形成する際、前記第２のトランジスタに対応するものに対しては、レジストを少なくとも前記ゲート電極のゲート長と、想定される位置合わせずれ距離の２倍とを加算した幅以上に形成する工程が含まれるようにすることができる。
また、前記第１及び第２のトランジスタのしきい値を調節する工程におけるイオン注入において、前記ゲート電極下に斜めにイオン注入を行うことができる。
本発明に係る半導体装置の製造方法においては、チャネル注入用のレジスト形成において、しきい値を高くするトランジスタにおいてはレジストを完全に開口し、しきい値を低くするトランジスタにおいてはレジストがトランジスタの少なくともチャネルとなる領域全体覆うようにするとともに、ゲート電極形成後は、ゲート下に斜めイオン注入（ポケット注入）によって不純物を導入するようにする。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１〜図４は、本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【００２９】
まず、図１〜図３は、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）が順次形成されていく過程における断面図を示しており、ここで領域Ａには高しきい値を有するｎ型ＦＥＴ、領域Ｂには低しきい値を有するｎ型ＦＥＴ、領域Ｃにはｐ型ＦＥＴが形成されるものとする。また、図４は、図１〜図３の対応部分を上面から見た状態を示している。ただし、ここでの導電型や領域分けの特定は、説明の便宜上のものであって、本発明の範囲を限定するものではない。
【００３０】
図１（ａ）に示すように、半導体基板１上に局所酸化法あるいはトレンチ法等により素子分離絶縁体２を形成する。次に、図１（ｂ）に示すように、レジスト１０１を形成する。この場合、レジスト１０１は、領域Ａでは開口され、領域ＢではＦＥＴのチャネルとなる部分とその近傍を除いて開口され、領域Ｃでは開口されないようにする。
【００３１】
ここで、パターンの形成には、公知のフォトリソグラフィ法や電子線リソグラフィ法を含む任意の手法を用いることができる。ここで、図１〜図３の対応部分を上面から見た状態を、図４に示す。ただし、図１〜図４は模式図であるから、寸法比や配置が必ずしも一致していない。ここで、図４に示す３１Ａ〜３１Ｃは、図１（ａ）の素子分離絶縁体２で囲まれた素子領域、破線３２Ａ〜３２Ｃは後に形成される図２（ａ）に示すゲート電極５の位置、実線３３で囲まれた領域は図１（ｂ）のレジスト１０１が覆うレジスト領域である。素子領域とゲート領域とが重なる領域は最終的にＦＥＴのチャネル領域となる。領域Ｂ内のレジスト１０１は、素子領域３１Ｂとゲート領域３２Ｂとが重なる領域、すなわち領域Ｂ内のチャネル領域の全体、及びその近傍のみを覆うようにしている。
【００３２】
この状態で、図１（ｂ）に示すように、ｐ型不純物をイオン注入すると、レジスト開口部のみにｐ型不純物が導入される。次いで、図２（ａ）に示すように、レジスト１０１を剥離後、加熱処理を行った時点で導入したｐ型不純物は電気的に活性となり、ｐウェル３が形成される。
【００３３】
特に、深い位置においてはｐ型不純物が紙面左右方向に拡散する結果、領域Ｂにおいてはレジスト１０１の影となった部分の下にも連続的にｐウェル３が形成される。同時に、レジスト１０１の影となった領域Ｂの表面付近にｐ型不純物が到達しない、又は少量しか到達せずｐ型不純物濃度の低い低不純物濃度領域４が形成される。
【００３４】
ここでｐ型不純物の注入は、十分に深くかつ低抵抗なｐウェル３を形成するための深い（高エネルギによる）イオン注入と、しきい値を調節するための浅い（低エネルギによる）イオン注入との少なくとも２回のイオン注入で行うことが望ましい。なお、上述した加熱処理は、イオン注入した不純物を活性化するために必ず必要であり、トランジスタ形成完了までに少なくとも１回は実施されるものである。この熱処理はトランジスタ作成完了までの何れかの時点でなされればよい。
【００３５】
上記のイオン注入によって、ｎ型トランジスタのしきい値を調整すると同時にｐウェル３が形成される。ウェルとは、ｎ型ＦＥＴを取り囲むｐ型の領域、あるいはｐ型ＦＥＴを取り囲むｎ型の領域であって、通常複数の同一導電型ＦＥＴを包含し、外部端子よりある基準電位が印加されるものである。基準電位が全ＦＥＴに行き渡るよう、ウェルは十分低抵抗である必要があり、そのために十分深く形成される必要がある。ウェルは少なくとも隣接ＦＥＴ同士でウェルが断絶しないために、素子分離絶縁体２より深い必要があり、通常２５０ｎｍ以上とすることが望ましい。
【００３６】
ウェルを形成するために、しきい値調整用のレジスト工程とは別に、ｐ型ＦＥＴの領域Ｃのみをレジストで覆って領域Ａと領域Ｂにｐ型イオンを注入するレジスト工程を追加する方法もある。しかし、このようにウェル形成のみのためにレジスト工程を追加することは、本発明の目的である低コスト化（工程削減）と相反するものである。従って、図１（ｂ）あるいは図４に示すようなレジスト工程によって２種のしきい値を作り分けるとき、同時にウェルも形成することが望ましい。
【００３７】
この場合、別途ウェルを形成しないと、低不純物濃度領域４においてはｐ型不純物が事前に注入されていないことから、低不純物濃度領域４がｎ型になる（特に半導体基板がｎ型の場合）、あるいは非常に低濃度のｐ型となることにより、低しきい値ｎ型ＦＥＴが短絡不良となるおそれがある。また、低しきい値ｎ型ＦＥＴのしきい値が低くなりすぎる可能性がある。この問題は、後に述べるポケット注入を行うことで解消される。
【００３８】
レジスト１０１を剥離した後、図２（ａ）に示すように、ｎ型ＦＥＴの領域Ａ，Ｂをレジスト（図示しない）で覆った状態でｎ型イオンをｐ型ＦＥＴの領域Ｃに注入し、ｎウェル３’を形成する。さらにゲート電極５を形成する。続いて、ｐ型ＦＥＴの領域Ｃを覆うレジスト１０２を形成する。
【００３９】
ここで、ｐ型不純物を半導体基板１に対して斜めに、かつゲート電極５の少なくとも両側面（紙面に向かって左右側）からイオン注入（ポケット注入という）を行い、ポケット不純物領域６にさらにｐ型不純物を追加導入する。これを市販のイオン注入機で実現するには、注入の方向を半導体基板１に垂直な軸の回りに回転させながらイオン注入を行えばよい。
【００４０】
図２（ａ）においては、ゲート左側から導入したポケット注入不純物の分布がゲート右側から導入したポケット不純物分布と重なり合って連続的な領域を形成しているが、左右のポケット不純物分布の間に隙間があってもよい。以上により領域Ａと領域Ｂとにおけるｎ型ＦＥＴのゲート電極５の下、チャネル内に同一量のｐ型不純物を導入することで、両トランジスタのしきい値が調節される。
【００４１】
このポケット注入工程により、低しきい値トランジスタのチャネル領域にチャネル幅方向に均一に不純物が導入される。このため、低しきい値トランジスタのしきい値を格子状レジストを用いた従来法と比べて精度よく設定することが可能となる。さらに、本工程を行わないと、ｐ型不純物が注入されていない低不純物濃度領域４がｎ型となる、あるいは非常に低濃度のｐ型となることにより、低しきい値ｎ型ＦＥＴが短絡不良となったり、しきい値が低くなりすぎたりする可能性がある。
【００４２】
ポケット注入には低不純物濃度領域４に所望量のｐ型不純物を導入することで、このような短絡が防止され、適度にしきい値が高められる。さらに、ポケット注入には短チャネル効果を抑制するという効果もある。なお、ポケット注入による不純物は領域Ａにも同様に導入されるが、低不純物濃度領域４でｐ型不純物濃度が相対的に低いことから、領域Ｂでのしきい値は領域Ａに比べて低くなる。
【００４３】
さらに、図２（ｂ）に示すように、レジスト１０２をそのまま利用してｎ型不純物をイオン注入することで、ｎ型の浅いソース・ドレイン領域７が形成される。なお、ソース・ドレインのイオン注入とポケット注入とは順番を入れ替えてもよい。
【００４４】
同様に、図３（ａ）に示すように、ｎ型ＦＥＴの領域Ａ，Ｂをレジスト（図示しない）で覆うことにより、ｐ型ＦＥＴのポケット不純物領域６’と浅いソース・ドレイン領域７’とを形成する。
【００４５】
以後は、通常のトランジスタ形成工程を用いて集積回路が完成となる。図３（ｂ）は、配線形成前の段階まで完成した状態の典型的な一例である。浅いソース・ドレイン領域７、７’の外側に深いソース・ドレイン領域９、９’を形成している。深いソース・ドレイン領域９、９’をゲート電極５，５’に対して自己整合的に形成するためのイオン注入用マスクとしてゲート側壁８を設けている。
【００４６】
ゲート電極５，５’及び深いソース・ドレイン領域９、９’の上には低抵抗化のために金属シリサイド１０、１０’を設けている。この後、層間絶縁膜及び金属配線の形成により集積回路が完成する。本発明を適用した結果として、低不純物濃度領域４においてはｐ型不純物濃度が低くなっている。このため、領域Ｂのｎ型ＦＥＴのしきい値は領域Ａのｎ型ＦＥＴのしきい値よりも低い。
【００４７】
通常、ＣＭＯＳを作成するには、最低でもｎ型ＦＥＴとｐ型ＦＥＴとを作り分けるために、ゲート電極形成前のｎ型ＦＥＴチャネル注入用、ゲート電極形成前のｐ型ＦＥＴチャネル注入用、ゲート電極形成後のｎ型ＦＥＴソース・ドレイン注入用、ゲート電極形成後のｐ型ＦＥＴソース・ドレイン注入用の合計４回（ｎ型ＦＥＴ形成に対して２回、ｐ型ＦＥＴ形成に対して２回）のイオン注入用レジスト工程が必要である。
【００４８】
ゲート電極形成前のチャネル注入用レジスト１０１と、ゲート電極形成後のソース・ドレイン注入用レジスト１０２は、通常のＣＭＯＳ工程において、元々１種類のｎ型ＦＥＴの作成に必要とされる２回のレジスト工程に相当している。従って、上記で説明した製造方法においては、レジスト工程を全く追加することなくｎ型ＦＥＴのしきい値の種類を１個追加できたことになる。これは図１（ｂ）あるいは図４のように、レジスト１０１のパターンの違いにより異なるしきい値を作り分けることで実現されている。
【００４９】
また、半導体基板１がｐ型であるか、あるいはｐ型不純物の拡散によって低不純物濃度領域４に十分ｐ型不純物が到達するよう配慮した場合においては、ポケット注入を省略することが可能である。しかし、一般的にはポケット注入を省略するとしきい値が低くなりすぎる。また、ポケット注入を省略すると、低しきい値トランジスタのしきい値が、レジストの位置ずれや加熱条件の変動等によってばらつきやすくなる可能性がある。以上の理由から、本発明におけるポケット注入は、特に低しきい値トランジスタのしきい値を適切かつ正確に設定し、かつ低不純物濃度領域４に起因する短絡を防止するために実施することが望ましい。
【００５０】
ここで、従来の図７のように、ｐウェル３がトランジスタ下で分断されると、ｐウェル３によるソースとドレインとの間を電気的に絶縁する能力が低下し、トランジスタの電流遮断能力が劣化するおそれがある。よってｐウェル３は、低抵抗トランジスタの下において連続的に形成することが通常望ましい。そのためには、低しきい値ｎ型ＦＥＴを覆うレジスト１０１の幅（図１（ｂ）におけるｄ）を、ｐウェル３が最終的に分断されないよう十分に狭くすることが望ましい。しかしあまり狭くすると位置合わせずれによってトランジスタ特性が変動するおそれが生じる。よってｄとしては、少なくともゲート長と、想定される位置合わせずれ距離の２倍とを加算した幅以上とするのが望ましく、概ねゲート長の１．５〜４倍とするのが妥当である。ただし、ｄを大きくする等して、図７のようにｐウェル３が分断される設計をすることも可能である。この場合は、深いソース・ドレイン領域９を浅めに形成する、あるいはポケット不純物領域６を深めに形成するといった、トランジスタの遮断能力を高める配慮が必要である。
【００５１】
なお、以上の説明での半導体基板１としては、バルク基板を用いることができるが、半導体基板１が基板内部に絶縁体を埋め込んだＳＯＩ基板であっても本発明を適用できることは明らかである。
【００５２】
以上では、ｎ型ＦＥＴを２種類、ｐ型ＦＥＴを１種類作成する例を元に説明したが、本発明の適用範囲はこの場合に限定されないことは明らかである。上記説明においてｎ型とｐ型とを入れ替えても、説明は全く同様に成立する。また、ｎ型ＦＥＴと同様の方法をｐ型ＦＥＴにも適用することで、２種類のｎ型ＦＥＴに加えて２種類のｐ型ＦＥＴを、レジスト工程を追加することなく作成することができる。このときはｎ型ＦＥＴに対して１回、ｐ型ＦＥＴに対して１回の合計２回レジスト工程が削減できる。また３種類以上のしきい値を有するトランジスタを作成する場合でも、そのうち２種類のしきい値に対して本発明を適用すれば、少なくとも１回のレジスト工程を削減できる。
【００５３】
（実施例）
トランジスタのゲート長を０．１５μｍとしたときの具体的な数値例を示す。レジスト１０１の厚さは１．５μｍ、低しきい値トランジスタを覆うレジスト１０１の幅ｄは０．５μｍとする。ｎ型ＦＥＴのチャネル注入にはボロンを３０ｋｅＶで５Ｅ１２ｃｍ−２、及びボロンを３００ｋｅＶで１Ｅ１３ｃｍ−２垂直注入する。ｐ型ＦＥＴのチャネル注入にはヒ素を１００ｋｅＶで５Ｅ１２ｃｍ−２、及びリンを６００ｋｅＶで１Ｅ１３ｃｍ−２垂直注入する。
【００５４】
ｎ型ＦＥＴのポケット注入にはボロンを垂直から３０度傾けて３０ｋｅＶで１Ｅ１３ｃｍ−２回転注入する。ｐ型ＦＥＴのポケット注入にはヒ素を垂直から３０度傾けて１００ｋｅＶで１Ｅ１３ｃｍ−２回転注入する。加熱処理は最終的に１０００℃で１０秒行う。
【００５５】
このように、本実施の形態では、チャネル注入用のレジスト形成において、しきい値を高くするトランジスタにおいてはレジストを完全に開口し、しきい値を低くするトランジスタにおいてはレジストがトランジスタの少なくともチャネルとなる領域全体覆うようにしている。すなわち、高しきい値のトランジスタ領域Ａについては完全にレジスト１０１を開口し、低しきい値のトランジスタ領域Ｂについては、後にゲート電極５が形成される領域の近傍を除いてレジスト１０１を開口するとともに、他の導電型トランジスタ領域Ｃについては開口しないようにしている。
【００５６】
これにより、一回のレジスト工程によってしきい値が異なる２種類のトランジスタを作ることができ、工程短縮の効果が得られる。また、チャネル注入において低しきい値トランジスタに導入される不純物の濃度がチャネル面内で不均一となることがないため、格子状レジストを用いる従来法において生じる低しきい値トランジスタの性能劣化あるいは特性ばらつき増大を抑制することもできる。
【００５７】
また、本実施の形態では、ゲート電極５の形成の後、ゲート下に斜めイオン注入（ポケット注入）によって不純物を導入するようにしている。これにより低しきい値トランジスタのしきい値を精度よい適切な値に設定することが可能となり、かつ低しきい値トランジスタが短絡状態になることが確実に防止される。また、このとき導入される不純物はチャネル幅方向に均一に導入され、かつチャネル長方向にはゲート電極５と自己整合的に導入されるため、特性ばらつきを生じることもない。
【００５８】
また、本実施の形態では、低しきい値トランジスタにおけるチャネル不純物導入が均一になされるようにしているので、低コストでの製造を、短絡、オン・オフ比の劣化、ばらつきの増大等のトランジスタ特性劣化を引き起こすことなく実現することができる。
【００５９】
なお、本発明は上記例に限定されず、具体的な実施条件は本発明の技術思想の範囲内において適宜変更され得ることは明らかである。
【００６０】
【発明の効果】
以上の如く本発明に係る半導体装置の製造方法によれば、チャネル注入用のレジスト形成において、しきい値を高くするトランジスタにおいてはレジストを完全に開口し、しきい値を低くするトランジスタにおいてはレジストがトランジスタの少なくともチャネルとなる領域全体覆うようにするとともに、ゲート電極形成後は、ゲート下に斜めイオン注入（ポケット注入）によって不純物を導入するようにしたので、異なるしきい値を有する複数種類のトランジスタからなる集積回路を、トランジスタ特性劣化を生じさせることなく、かつ低コストで製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【図２】本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【図３】本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【図４】本発明の半導体装置の製造方法の一実施の形態を説明するための図である。
【図５】従来の半導体装置の製造方法を説明するための図である。
【図６】従来の半導体装置の製造方法を説明するための図である。
【図７】従来の半導体装置の製造方法を説明するための図である。
【符号の説明】
１ 半導体基板
２ 素子分離絶縁体
３ ｐウェル
３’ｎウェル
４ 低不純物濃度領域
５，５’ ゲート電極
６，６’ ポケット不純物領域
７，７’ 浅いソース・ドレイン領域
８ ゲート側壁
９，９’ 深いソース・ドレイン領域
１０，１０’ 金属シリサイド
３１Ａ〜３１Ｃ 素子領域
３２Ａ〜３２Ｃ ゲート領域
３３ レジスト領域
１０１，１０２ レジスト
Claims (5)
- 第１のトランジスタとなる領域において開口し、かつ第２のトランジスタとなる領域のうち少なくともそのチャネル領域を開口しないパターンを有するレジストを基板上に形成する工程と、
前記レジストをマスクとして不純物をイオン注入してウェルを形成する工程とを備え、
当該ウェルを形成する工程後における前記レジストのパターンが開口されない領域の下において、深い領域では前記レジストのパターンが開口された領域の下におけるウェルと連続的にウェルが形成され、かつ浅い領域ではウェルにおける不純物濃度が前記レジストのパターンが開口された領域の下におけるウェルよりも低くなるように設定し、
前記第１及び第２のトランジスタ領域に互いにしきい値が異なるトランジスタを形成することを特徴とする半導体装置の製造方法。 - 前記ウェルを形成する工程におけるイオン注入の後、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記イオン注入に用いたものと同一導電型の不純物を前記第１及び第２のトランジスタにイオン注入して前記第１及び第２のトランジスタのしきい値を調節する工程と
が含まれる
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記レジストを基板上に形成するに際し、
しきい値を高くする前記第１のトランジスタにおいては前記レジストを完全に開口する工程と、
しきい値を低くする前記第２のトランジスタにおいては前記レジストが前記第２のトランジスタの少なくともチャネルとなる領域全体を覆うようにする工程と
が含まれる
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記ゲート電極を形成する際、前記第２のトランジスタに対応するものに対しては、レジストを少なくとも前記ゲート電極のゲート長と、想定される位置合わせずれ距離の２倍とを加算した幅以上に形成する工程が含まれることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第１及び第２のトランジスタのしきい値を調節する工程におけるイオン注入において、前記ゲート電極下に斜めにイオン注入を行うことを特徴とする請求項２又は４に記載の半導体装置の製造方法。
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