JPH06295988A - 半導体装置及びそれらの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置中のＭＩＳ型半導体素子の閾値電
圧を低くしながら、パンチスルー等の電気的特性の劣化
を防止する。 【構成】 半導体装置において、素子分離２で囲まれる
第１活性領域ＲeAに形成される低閾値電圧半導体素子の
チャネル３の活性化不純物の濃度を、通常の閾値に対応
した不純物の濃度よりも低濃度とする。また、第１活性
領域ＲeAにリング状のゲート電極を１６を形成する。低
濃度チャネルの形成とリング状のゲート電極１６による
長いチャネル幅とにより、通常の閾値よりも極めて低い
閾値を有する半導体素子が得られる。したがって、低閾
値電圧半導体素子において、チャネル長さを短くする場
合のようにパンチスルーの発生やＯＦＦリーク電流の増
大等を生じることなく、閾値電圧が低くなる。特に、通
常閾値電圧半導体素子と、低閾値電圧半導体素子とを一
つの半導体装置に搭載する際に、効果が大きい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＭＩＳ型半導体
素子を配置した半導体装置及びその製造方法に係り、特
に一部の半導体素子を低閾値電圧型にしたものに関す
る。

【０００２】

【従来の技術】従来より、複数のＭＩＳ型半導体素子を
配置した半導体装置において、その一部の半導体素子を
低電圧で駆動したい場合には、閾値電圧を低くした低閾
値電圧半導体素子に構成するようにしている。例えば１
Ｖ程度の低いゲート電圧に対して、閾値電圧を０．３Ｖ
程度とすると、０．７Ｖ程度のバイアスが確保されるの
で、十分な駆動電流を確保することができる。したがっ
て、このような低閾値電圧ＭＯＳトランジスタを通常閾
値電圧ＭＯＳトランジスタと混在させることで、インバ
ータ等の動作を円滑ならしめることが可能となる。

【０００３】

【発明が解決しようとする課題】ところで、上述のよう
な低閾値電圧半導体素子を構成する場合、次のような２
つの問題があった。

【０００４】(1) 第１の問題としては、ショートチャネ
ルの効果である。すなわち、一般的には、ソース−ドレ
イン間のゲート長を短くすることで、閾値電圧を低く抑
制することができる。しかしながら、ゲート長さの短い
低閾値電圧ＭＩＳ型半導体素子では、一般的にはゲート
直下に形成されるチャネルの長さが短くなるので、パン
チスルー耐圧が低下する虞れがある。また、ＯＦＦリー
ク電流が大きくなるので、消費電流の低減が困難とな
る。さらに、電気特性のバラツキも大きくなる虞れがあ
るなどの問題があった。一方、ソース・ドレインの濃度
を変えることである程度閾値を低くすることも可能であ
るが、ソース・ドレインの濃度を変えても、それほど大
きく閾値を低下させることは困難である。

【０００５】(2) 第２の問題として、半導体素子を微細
にしようとすると、いわゆる狭チャネル効果が顕著に現
れることとの関連において生じる問題がある。すなわ
ち、一般にゲート電極下方の活性領域のうち素子分離に
隣接する部分は、素子分離の下方に形成されるチャネル
ストッパーの一部となっている。したがって、この領域
では不純物の濃度が濃いために、ソース−ドレイン間に
電流が流れる際に抵抗値が高くなり、実質的にチャネル
幅が狭くなる。つまり、閾値も高くなる。このため、半
導体素子を微細にしようとすると、この狭チャネル効果
による閾値の上昇をも考慮して、ゲート長さをさらに短
くせざるを得なくなり、上述のような不具合が顕著にな
る。

【０００６】本発明は斯かる点に鑑みてなされたもので
あり、その主たる目的は、ＭＩＳ型半導体素子のチャネ
ル長さを十分確保し、パンチスルーやＯＦＦリーク電流
の増大を防止しながら、閾値電圧を低下させる手段を講
ずることにより、低電圧駆動が可能な低閾値電圧半導体
素子を搭載した半導体装置を提供し、かつその製造の容
易化を図ることにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の講じた手段は、半導体基板に、複
数のＭＩＳ型半導体素子を配設した半導体装置を前提と
する。そして、上記複数のＭＩＳ型半導体素子のうち少
なくとも一つの半導体素子に、半導体基板の表面付近に
形成された活性領域と、該活性領域を他の領域から区画
するための素子分離と、上記活性領域の上に形成された
リング状のゲート電極と、上記ゲート電極下方の活性領
域の少なくとも１部に形成され、活性化不純物の濃度が
通常の閾値電圧に対応する濃度よりも低い低濃度チャネ
ルとを設け、当該半導体素子を低閾値電圧半導体素子と
して構成したものである。

【０００８】請求項２の発明の講じた手段は、請求項１
の発明において、上記複数のＭＩＳ型半導体素子のうち
上記低閾値電圧半導体素子を除く少なくとも一つの他の
半導体素子に、半導体基板の表面付近に形成された活性
領域と、該活性領域を他の領域から区画するための素子
分離と、上記活性領域の上に形成されたゲート電極と、
上記ゲート電極下方の活性領域に形成され、活性化不純
物の濃度が通常の閾値電圧に対応する濃度である通常濃
度チャネルとを設け、当該半導体素子を通常閾値電圧半
導体素子として構成したものである。

【０００９】請求項３の発明の講じた手段は、半導体基
板上に、複数のＭＩＳ型半導体素子を備えた半導体装置
を前提とする。そして、上記複数のＭＩＳ型半導体素子
のうち少なくとも一つの半導体素子に、半導体基板の表
面付近に形成された活性領域と、該活性領域を他の領域
から区画するための素子分離と、上記活性領域の上に形
成された直線状のゲート電極と、上記ゲート電極下方の
活性領域のうち少なくとも一部に形成され、活性化不純
物の濃度が通常の閾値電圧に対応する濃度よりも低い低
濃度チャネルとを設け、当該半導体素子を低閾値電圧半
導体素子として構成する一方、上記複数のＭＩＳ型半導
体素子のうち少なくとも他の一つの半導体素子に、半導
体基板の表面付近に形成された活性領域と、該活性領域
を他の領域から区画するための素子分離と、上記活性領
域の上に形成されたゲート電極と、上記ゲート電極下方
の活性領域に形成され、活性化不純物の濃度が通常の閾
値電圧に対応する濃度である通常濃度チャネルとを設
け、当該半導体素子を通常閾値電圧半導体素子として構
成したものである。

【００１０】請求項４の発明の講じた手段は、請求項
１，２又は３の発明において、上記低閾値電圧半導体素
子の低濃度チャネルが、ゲート電極下方の埋込領域に形
成されている構成としたものである。

【００１１】請求項５の発明の講じた手段は、請求項
１，２，３又は４の発明において、上記低閾値電圧半導
体素子のゲート電圧を、２Ｖ以下としたものである。

【００１２】請求項６の発明の講じた手段は、請求項
１，２，３，４又は５の発明において、上記低閾値電圧
半導体素子の素子分離の下方から活性領域の下方に延び
るチャネルストッパーとしての埋込領域を設ける構成と
したものである。

【００１３】請求項７の発明の講じた手段は、請求項
１，２，３，４又は５の発明において、上記低閾値電圧
半導体素子の素子分離を、ゲート絶縁膜及び該ゲート絶
縁膜上にリング状にパターニングした導電性物質からな
る素子分離用電極により構成したものである。

【００１４】請求項８の発明の講じた手段は、請求項７
の発明において、上記ゲート電極及び素子分離用電極
を、同時に堆積され、同時にパターニングされた導電性
膜で構成したものである。

【００１５】請求項９の発明の講じた手段は、請求項
１，２，３，４，５，６，７又は８の発明において、上
記複数のＭＩＳ型半導体素子を同じ導電型とし、素子分
離を複数のＭＩＳ型半導体素子の活性領域を共通に取り
囲むものとする。さらに、共通の素子分離で囲まれる各
ＭＩＳ型半導体素子の活性領域に、各素子に対して共通
にソースとして機能する領域が形成されているように構
成したものである。

【００１６】請求項１０の発明の講じた手段は、一つの
導電型に構成された半導体基板に複数のＭＩＳ型半導体
素子を配設し、該複数のＭＩＳ型半導体素子のうち少な
くとも一つの半導体素子は低閾値電圧半導体素子として
機能するように構成された半導体装置の製造方法とし
て、上記半導体基板の表面付近において、少なくとも低
閾値電圧半導体素子を形成しようとする領域を含む活性
領域を囲むように素子分離を形成する工程と、上記低閾
値電圧半導体素子のチャネルを形成しようとする領域
に、通常の閾値電圧に対応する濃度よりも低い濃度で活
性化不純物を導入する工程と、少なくとも上記低閾値電
圧半導体素子のチャネルを形成しようとする領域の上方
に位置する半導体基板の表面上に導電性物質からなるリ
ング状のゲート電極を形成する工程とを設けた方法であ
る。

【００１７】請求項１１の発明の講じた手段は、請求項
１０の発明において、上記ゲート電極及び素子分離を形
成する工程では、半導体基板の上に絶縁膜と導電性膜と
を堆積した後、この導電性膜からリング状ゲート電極の
外側にリング状の素子分離用電極を形成するように、ゲ
ート電極と素子分離用電極とを同時にパターニングする
ようにした方法である。

【００１８】請求項１２の発明の講じた手段は、請求項
１０又は１１の発明において、上記半導体基板の表面領
域に半導体基板の導電型を決定する不純物を半導体基板
の表面付近に導入する工程と、素子分離が形成された状
態で、少なくとも低閾値電圧半導体素子のチャネルを形
成しようとする領域を除く活性領域に、上記半導体基板
と同導電型の活性化不純物を通常の閾値電圧に対応した
濃度で導入する工程とを設け、上記低閾値電圧半導体素
子のチャネル形成用の活性化不純物を導入する工程を、
上記半導体基板の導電型を決定する不純物を導入する工
程と共通化した方法である。

【００１９】請求項１３の発明の講じた手段は、請求項
１０又は１１の発明において、上記半導体基板の表面領
域に半導体基板の導電型を決定する活性化不純物を導入
する工程と、素子分離が形成された状態で、少なくとも
上記低閾値電圧半導体素子のチャネルを形成しようとす
る領域を除く活性領域に、上記半導体基板と同導電型の
活性化不純物を通常の閾値電圧に対応した濃度で導入す
る工程とを設け、上記低閾値電圧半導体素子のチャネル
形成用の活性化不純物を導入する工程に、少なくとも低
閾値電圧半導体素子のチャネルを形成しようとする領域
に、半導体基板と逆導電型のカウンタ不純物を導入する
工程を含ませる方法である。

【００２０】請求項１４の発明の講じた手段は、請求項
１０又は１１の発明において、上記低閾値電圧半導体素
子のチャネルを形成しようとする領域及び通常閾値電圧
半導体素子のチャネルを形成しようとする領域に半導体
基板と同導電型の活性化不純物を通常の閾値電圧に対応
した濃度で導入する工程を設ける。そして、上記低閾値
電圧半導体素子のチャネル形成用の活性化不純物を導入
する工程に、低閾値電圧半導体素子のチャネルを形成し
ようとする領域に半導体基板とは逆導電型のカウンタ不
純物を導入する工程を含ませるようにした方法である。

【００２１】

【作用】以上の構成により、請求項１の発明では、半導
体装置において、低閾値電圧半導体素子に不純物の濃度
の低い低濃度チャネルが形成されているので、単にチャ
ネル長を短くする場合のようにパンチスルーの発生やリ
ーク電流の増大等を生じることなく、低いゲート電圧に
よる半導体素子の駆動が可能となる。しかも、低閾値電
圧半導体素子がリング状のゲート電極を有しているの
で、チャネル幅がゲート電極の周方向の長さとなって、
直線状ゲート電極のように、素子分離の端部付近に存在
するチャネルストッパー用不純物によるチャネル幅の縮
小を招くことなく、広いチャネル幅が確保される。した
がって、低濃度チャネルと、リング状のゲート電極とに
よる上記作用が相俟って、半導体素子の寸法を微細化し
ながら、特性の劣化を招くことなく、低い閾値電圧を実
現することが可能となる。

【００２２】請求項２の発明では、半導体装置内に低閾
値電圧半導体素子と通常閾値電圧半導体素子とを混在さ
せる際、上記請求項１の発明の作用による低閾値電圧半
導体素子の良好な特性が得られることになる。

【００２３】請求項３の発明では、半導体装置内に低閾
値電圧半導体素子と通常閾値電圧半導体素子とを混在さ
せる際、低閾値電圧半導体素子のチャネルの活性化不純
物の濃度が低いことで、パンチスルーの発生やリーク電
流の増大等を生じることなく、低いゲート電圧による半
導体素子の駆動が可能となる。

【００２４】請求項４の発明では、半導体素子におい
て、低濃度チャネルがゲート電極下方の埋込領域に形成
されていると、このチャネルを介して低いゲート電圧で
半導体素子が駆動される。したがって、半導体素子が低
閾値電圧半導体素子として機能することになる。

【００２５】請求項５の発明では、通常閾値電圧半導体
素子のゲート電圧が３．５〜５Ｖ程度であるのに対し
て、低閾値電圧半導体素子のゲート電圧が２Ｖ以下であ
るので、極めて低いゲート電圧で駆動される半導体素子
が得られることになる。

【００２６】請求項６の発明では、素子分離の下方から
活性領域の下方側に延びるチャネルストッパーとしての
埋込領域が形成されているので、隣接する半導体素子と
の間の素子分離機能がより確実に維持されることにな
る。

【００２７】請求項７の発明では、素子分離がリング状
の電極によって構成されているので、素子分離の位置と
チャネルストッパーとの間に多少のパターンずれが生じ
ても素子分離用電極にバイアスを印加することで、容易
に素子分離機能を適正範囲に調節することが可能とな
る。したがって、高集積化が可能となる。

【００２８】請求項８の発明では、それぞれリング状で
あるゲート電極及び素子分離用電極の相互位置にずれの
ない良好なパターンが得られるので、特に微細化に適し
た構造となる。

【００２９】請求項９の発明では、素子分離で囲まれる
単一の活性領域内に形成される複数の半導体素子相互の
間に素子分離がなく共通のソース領域を有するので、素
子分離のために必要な面積が少なくて済み、半導体装置
の集積度の向上が可能となる。

【００３０】請求項１０の発明では、リング状のゲート
電極を有し、かつチャネルにおける活性化不純物の濃度
が低濃度である低閾値電圧半導体素子が製造される。し
たがって、請求項１の発明の作用を有する半導体装置が
得られることになる。

【００３１】請求項１１の発明では、導電性膜を用いて
リング状のゲート電極とリング状の素子分離とが同時に
形成されるので、請求項８の発明の作用を有する半導体
装置が容易に得られることになる。

【００３２】請求項１２の発明では、半導体基板の導電
型を決定する不純物を導入する工程で、低閾値電圧半導
体素子のチャネルへの不純物の導入が完了する。また、
通常閾値電圧に対応した濃度の不純物を活性領域に導入
する工程で、通常閾値電圧半導体素子のチャネルへの不
純物の導入が完了する。したがって、工程数を低減しな
がら、通常の閾値電圧半導体素子と低閾値電圧半導体素
子とが混在した半導体装置が製造されることになる。

【００３３】請求項１３の発明では、低閾値電圧半導体
素子の低濃度チャネルが、半導体基板の導電型を決定す
る不純物に対するカウンタ用不純物の導入によって形成
されるので、低閾値電圧半導体素子のチャネルの不純物
濃度がさらに低くなり、極めて低い閾値電圧を有する低
閾値電圧半導体素子が得られる。

【００３４】請求項１４の発明では、低閾値電圧半導体
素子のチャネルの不純物濃度が、通常閾値電圧半導体素
子のチャネルの不純物と同じ導電型かつ同じ濃度の不純
物の導入とこの不純物に対するカウンタ用不純物の導入
によって調整されるので、低閾値電圧半導体素子の閾値
電圧の幅広い調整が可能となる。

【００３５】

【実施例】以下、本発明における実施例を図面を参照し
ながら説明する。

【００３６】（実施例１）まず、実施例１について説明
する。図１（ａ）−（ｅ）は、実施例１に係る半導体装
置の製造工程における構造の変化を示しており、左側が
低閾値電圧ＭＯＳトランジスタを形成しようとする第１
活性領域ＲeAを示し、右側が通常閾値電圧ＭＯＳトラン
ジスタを形成しようとする第２活性領域ＲeBを示してい
る。１は表面領域にあらかじめ不純物がドープされてｐ
型に形成された半導体基板、２は素子分離絶縁膜、３は
チャネル低濃度ｐ型層、４は埋込ｐ型層、５はレジスト
マスク、７はチャネルｐ型層、８はゲート絶縁膜、９は
ゲート電極、１０はゲート保護絶縁膜、１２はソース・
ドレインｎ型層、Ｒekは埋込低濃度ｐ型層である。

【００３７】まず、図１（ａ）に示すように、ｐ型半導
体基板１の表面にＬＯＣＯＳ法などにより素子分離絶縁
膜２を形成する。

【００３８】次に、図１（ｂ）に示すように、低閾値電
圧ＭＯＳトランジスタを形成しようとする第１活性領域
ＲeA（図中左方）において、保護酸化膜が形成された半
導体基板１表面上に、素子分離絶縁膜２の端部から所定
距離内にある部分を除く中央の一定領域，つまり少なく
とも低濃度チャネルを形成しようとする領域を含む領域
の表面を覆うレジストマスク５を形成する。その後、上
方から比較的高エネルギーでＢ+ イオン注入を行って、
埋込ｐ型層４を形成する。この埋込ｐ型層４は、後述の
ように、素子分離のチャネルストッパーや通常閾値電圧
ＭＯＳトランジスタ（図中右方）のパンチスルーストッ
パー、閾値電圧制御用膜として機能する。ただし、Ｂ+
イオンの注入エネルギーに対する半導体基板１、素子分
離絶縁膜２及びレジストマスク５の抵抗性の相違から、
素子分離絶縁膜２が存在する領域ではその直下方に、素
子分離絶縁膜２やレジストマスク５のない領域では基板
表面から一定深さだけ入った部位に埋込ｐ型層４が形成
される。一方、レジストマスク５の下方では、所定幅Ｋ
に亘ってＢ+ イオンの注入が阻止され、埋込ｐ型層４で
はなく、埋込低濃度ｐ型層１１が存在している。

【００３９】次に、図１（ｃ）に示すように、比較的低
エネルギーでＢ+ イオン注入を行って、第２活性領域Ｒ
eBに通常閾値電圧に対応した不純物濃度を有するチャネ
ル通常濃度ｐ型層７（通常濃度チャネル）を形成する。
このとき、第１活性領域ＲeAのうちレジストマスクで覆
われていない領域にもｐ型層７′が形成されている。一
方、レジストマスク５で覆われた部分には、半導体基板
の導電型を決定するために導入された低濃度の活性化不
純物のみが導入されており、この部分に後にチャネル低
濃度ｐ型層３となる領域が含まれている。

【００４０】次に、図１（ｄ）に示すように、レジスト
マスク５及び保護酸化膜を除去した後、活性領域ＲeA，
ＲeBの基板面上にゲート酸化膜８を形成し、その上にポ
リシリコン膜とシリコン酸化膜とを順次堆積した後、ゲ
ート電極９とゲート保護絶縁膜１０とをパターニングす
る。

【００４１】次に、図１（ｅ）に示すように、高濃度の
Ａs+イオンの注入を行って、第１，第２活性領域ＲeA，
ＲeBのゲート電極９の両側にソース・ドレインｎ型層１
２を形成する。

【００４２】なお、本実施例では、チャネルリングを起
こさないようにＡｓ+ イオンやＢ+イオンの注入方向を
基板の法線方向から一定角度（例えば７゜程度）だけ傾
けている。また、イオン注入濃度の均一性を保つため
に、複数回の回転注入を行ってもよい。さらに、ｐ型半
導体基板１内のＢ+ イオンの濃度分布を所望の分布状態
にするために、同一注入角度で複数回行ってもよい。た
だし、Ａｓ+ イオンの場合、一般的に高濃度であるの
で、同一注入角度で複数回のイオン注入を行う必要は殆
どない。このことは、以下のすべての実施例におけるイ
オン注入ついても同様である。

【００４３】なお、図１（ａ）−（ｅ）に示す工程のう
ち、図（ｂ），（ｃ）に示す工程のいずれか一方は省略
することができる。

【００４４】以上の製造工程により、第１，第２活性領
域ＲeA，ＲeBに、それぞれｐチャネルトランジスタが形
成される。その際、第１活性領域ＲeAでは、ゲート電極
９の直下のいわゆるチャネル領域となる部分（ここで
は、チャネル低濃度ｐ型層３）の活性化不純物の濃度を
第２活性領域ＲeBのゲート電極の下方における不純物濃
度よりも低濃度にしているので、低いゲート電圧（例え
ば１Ｖ程度）によるトランジスタの駆動が可能になる。
しかも、チャネル長さを短くする必要はないので、パン
チスルーやリーク電流の増大を有効に防止できる。つま
り、従来の低閾値電圧ＭＯＳトランジスタのごとくゲー
ト長を短くすると、パンチスルー効果や大きなリーク電
流等が発生し、電気的特性を損ねる。それに対し、上記
実施例１のようなＭＩＳ型半導体素子では、ゲート長が
十分長いので、パンチスルーの発生やリーク電流の増大
を招くことがない。しかもチャネル領域全体の活性化不
純物濃度が低濃度となっているので、閾値電圧を極めて
低くできる。すなわち、閾値電圧の低下とパンチスルー
の発生防止やリーク電流の抑制という相反する要求を同
時に満たすことが可能となるのである。

【００４５】なお、上記実施例では、ゲート電極９の直
下のいわゆるチャネル領域と呼ばれる領域をチャネル低
濃度ｐ型層３として、この部分をチャネルとして機能さ
せるようにしたが、本発明はかかる実施例に限定される
ものではない。例えば、ゲート電極９の直下では不純物
濃度を濃くして、それよりもやや下方の領域つまり上記
実施例における低濃度埋込ｐ型層１１の部分の不純物濃
度のみを薄くして、この部分をチャネルとして機能させ
てもよい。

【００４６】また、上記実施例１では、半導体装置の製
造方法として、第１活性領域ＲeAを覆うレジストマスク
５を形成して、このレジストマスク５の上から半導体基
板１と同じ導電型のイオン注入を行っている。したがっ
て、工程を増大させることなく、通常閾値電圧ＭＯＳト
ランジスタと低閾値電圧ＭＯＳトランジスタとを混在さ
せることができる。すなわち、上記実施例１のごとく、
ｐ型半導体基板１を使用する場合には、レジストマスク
５をつけた状態でＢ+ イオンを注入する工程（上記図１
の（ｂ）又は（ｃ））で、他のｎチャネルＭＯＳトラン
ジスタのソース・ドレイン領域を形成する一方、ゲート
酸化膜８及びゲート電極９をつけた状態でＡs+イオンを
注入する工程（図１の（ｅ））で、他のｎチャネルＭＯ
Ｓトランジスタのチャネル領域を形成することができ
る。したがって、通常の閾値電圧を有するｐチャネルＭ
ＯＳとｎチャネルＭＯＳとだけを有する半導体装置を製
造する場合と、工程数は基本的に変わらない。よって、
コストの増大を抑制しながら、通常の閾値電圧ＭＯＳト
ランジスタと低い閾値電圧ＭＯＳトランジスタとを混在
させることができるのである。

【００４７】特に、上記実施例のごとく、レジストマス
ク５と素子分離絶縁膜２との間に所定の間隙を設けるこ
とで、レジストマスク５が図１（ｂ）の左右いずれか一
方にずれて、例えば埋込低濃度ｐ型層１１が図１（ｂ）
に示す素子分離膜２下面側の中央位置Ｍ付近までずれ
て、素子分離機能が劣化するのを有効に防止することが
できる。

【００４８】ただし、本発明における不純物のイオンを
基板内に導入する方法は、上記実施例に限定されるもの
ではなく、例えば不純物がドープされたシリコン酸化膜
等を介して半導体基板１内に拡散させる方法によっても
よい。

【００４９】（実施例２）次に、実施例２について説明
する。図２（ａ）−（ｃ）は、実施例２に係る半導体装
置の製造工程における半導体装置の構造の変化を示し、
上記実施例１と同様に、低閾値電圧ＭＯＳトランジスタ
を形成しようとする第１活性領域ＲeAと、通常閾値電圧
ＭＯＳトランジスタを形成しようとする第２活性領域Ｒ
eBとにおける断面構造を示す。

【００５０】ここで、省略されているが、図２（ａ）に
示す工程に入る前に、上記実施例１における図１（ａ）
−（ｃ）に示す工程が行われている。すなわち、第２活
性領域ＲeBには、比較的高濃度でＢ+ イオンがドープさ
れチャネルストッパー等として機能する埋込ｐ型層４
と、半導体基板１の表面領域にＢ+ イオンを注入してな
るチャネル通常濃度ｐ型層７（通常濃度チャネル）とが
形成され、第１活性領域ＲeAの素子分離２と隣接する領
域を除く領域は、半導体基板１の活性化不純物濃度とほ
ぼ同じ低濃度のままの領域（チャネル低濃度ｐ型層３を
含む領域）となっている。一方、第１活性領域ＲeAの素
子分離２に隣接する部分は、通常閾値電圧に対応した濃
度の不純物を含むｐ型層７′となっている。さらに、第
１活性領域ＲeAの基板表面よりも奥方の部分には、所定
幅Ｋに亘ってチャネルストッパーが欠除した領域つまり
Ｂ+ イオン濃度の低い埋込低濃度ｐ型層１１が形成され
ている。

【００５１】そして、この状態で、図２（ａ）に示すよ
うに、上記図１（ｃ）のレジストマスク５が覆っていた
領域のみを開口してなるカウンタ用マスクである反転マ
スク６を設けた後、Ｐ+ イオン注入１２を行ない、これ
により不純物濃度が極めて低いチャネル低濃度ｐ型層３
を形成する。つまり、この実施例２では、チャネル低濃
度ｐ型層３の不純物の濃度は、あらかじめｐ型半導体基
板１にドープされている活性化不純物の濃度よりも低
い。

【００５２】その後、図２（ｂ），（ｃ）で、上記実施
例１の図１（ｄ），（ｅ）に示す工程と同様に、ゲート
絶縁酸化膜８，ゲート電極９及びゲート保護絶縁膜１０
を作成した後、濃いＡs+イオンの注入を行って、ソース
・ドレイン領域１２を形成する。

【００５３】上記実施例２では、第１活性領域ＲeAにお
いて、チャネル低濃度ｐ型層３にｐ型半導体基板１の不
純物濃度を越えない範囲で、カウンタ用不純物つまり半
導体基板１とは逆導電型であるｎ型不純物（Ｐ+ イオ
ン）の注入を行っている（図２（ａ）参照）ので、工程
数は増えるものの、実施例１と比べて閾値電圧をより低
くできる利点がある。

【００５４】なお、上記実施例２では、注入阻止用レジ
ストマスク５を設けた状態でＢ+ イオン注入を行った
後、反転マスク６を設けてカウンタ用Ｐ+ イオン注入を
行ったが、その順序を逆にしても同じ結果を得ることは
いうまでもない。

【００５５】（実施例３）次に、実施例３について説明
する。図３（ａ）−（ｆ）は実施例３に係る半導体装置
の製造工程における半導体装置の構造の変化を示し、低
閾値電圧ＭＯＳトランジスタを形成しようとする第１活
性領域ＲeAと、通常閾値電圧ＭＯＳトランジスタを形成
しようとする第２活性領域ＲeBとにおける断面状態を示
す。

【００５６】まず、図３（ａ）に示すように、ｐ型半導
体基板１の表面にＬＯＣＯＳ法などにより素子分離絶縁
膜２を形成する。

【００５７】次に、図３（ｂ）に示すように、半導体基
板１全体にＢ+ イオン注入を行って各活性領域ＲeA，Ｒ
eBの一定深さ領域と素子分離絶縁膜２の下方領域とに亘
る領域に埋込ｐ型層４を形成する。ここで、埋込ｐ型層
４は素子分離のチャネルストッパーやＭＯＳトランジス
タのパンチスルーストッパー、閾値電圧制御層になって
いる。

【００５８】次に、図３（ｃ）に示すように、マスクを
つけない状態で半導体基板１全体に、半導体基板１の不
純物と同じ導電型の活性化不純物であるＢ+ イオンの注
入を行って、第１，第２活性領域ＲeA，ＲeBに、それぞ
れチャネル通常濃度ｐ型層７を形成する。

【００５９】次に、図３（ｄ）に示すように、第１活性
領域ＲeAを開口したカウンタ用マスクである反転マスク
６を形成した後、半導体基板１の不純物とは逆導電型の
カウンタ用不純物であるＰ+ イオンの注入を行ない、チ
ャネル低濃度ｐ型層３を形成する。

【００６０】そして、図３（ｅ）−（ｆ）に示すよう
に、上記実施例１の図１（ｄ）−（ｅ）と同様の処理を
行う。

【００６１】上記実施例３では、第１活性領域ＲeAのチ
ャネル低濃度ｐ型層３が、半導体基板１の導電型と同じ
導電型の不純物を導入する工程と、半導体基板１の導電
型とは逆導電型の不純物（カウンタ用不純物）を導入す
る工程とによって形成されるので、実施例１や実施例２
に比べて閾値電圧を幅広く制御でき、しかも実施例２よ
り工程数を少なくできる利点がある。

【００６２】なお、上記実施例３では、活性領域ＲeA，
ＲeBの全面に半導体基板１の不純物と同じ導電型の不純
物の注入を行って（図３（ｃ）参照）から、反転マスク
６を設けてカウンタ用不純物の注入を行った（図３
（ｄ）参照）が、その順序を逆にしても同様の結果とな
ることはいうまでもない。

【００６３】（実施例４）次に、実施例４について説明
する。図４（ａ）−（ｆ）は、実施例４における半導体
装置とその製造工程における構造の変化を示すものであ
る。図４（ａ）−（ｅ）の左側の各図面は、各工程にお
ける半導体装置の平面図、同図（ａ）−（ｆ）の右側の
各図面は、左側の平面図に示す一点鎖線部分における半
導体装置の縦断面図である。また、各図面において、Ｒ
eAは低閾値電圧ＭＯＳトランジスタを形成しようとする
第１活性領域を示し、ＲeBが通常閾値電圧ＭＯＳトラン
ジスタを形成しようとする第２活性領域を示している。

【００６４】まず、図４（ａ）に示すように、ｐ型半導
体基板１の表面領域において、各活性領域ＲeA,ReBを個
別に取り囲む素子分離絶縁膜２をＬＯＣＯＳ法により形
成する。その後、各活性領域ＲeA，ＲeBにおいて、ｐ型
半導体基板１の表面に保護酸化膜を形成する。

【００６５】次に、図４（ｂ）に示すように、ｐ型半導
体基板１上に第１活性領域ＲeAのうち素子分離絶縁膜２
の端部から所定距離内にある部分を除く部分のみを覆う
レジストマスク５を設け、第２活性領域ＲeBの表面は開
放しておく。そして、この状態で、比較的濃い濃度でＢ
+ イオンの注入を行う。その際、本実施例では、チャネ
ルリングを起こさないようＢ+ イオンの注入方向を基板
の法線方向から一定角度（例えば７゜程度）だけ傾けて
いる。

【００６６】次に、図４（ｃ）に示すように、レジスト
マスク５を除去すると、これにより、第２活性領域ＲeB
ではやや不純物の濃度が濃いｐ型層２３が形成される一
方、第１活性領域ＲeAではｐ型層２３が形成されない。
本実施例では、ｐ型層２３は素子分離を強化するチャネ
ルストッパーを兼ねている。その後、保護酸化膜を除去
し、ゲート酸化膜８を形成する。

【００６７】次に、図４（ｄ）に示すように、ポリシリ
コン膜とシリコン酸化膜とを全面に順次堆積した後、第
１活性領域ＲeA及び第２活性領域ＲeBに、この２層膜か
らゲート電極１６とゲート保護膜１０とを方形のリング
状にパターニングする。

【００６８】次に、図４（ｅ）に示すように、Ａｓ+ イ
オンの注入を行って、リング状のゲート電極１６の外側
にソース領域１８を、ゲート電極１６の内側にドレイン
領域１９をそれぞれ形成する。なお、リング状のゲート
電極１６の外側をドレイン領域とし、ゲート電極１６の
内側をソース領域としてもよい。このＡｓ+ イオン注入
の際にも、チャネルリング防止のために注入角度は一定
している。

【００６９】次に、図４（ｆ）に示すように、Ｂ+ イオ
ンやＡｓ+ イオンを活性化させるための熱処理を行った
後、基板全体の表面を層間絶縁膜２０で覆う。さらに、
公知の方法によって、配線コンタクト２１をリング状の
ゲート電極１６，ソース領域１８，ドレイン領域１９上
に形成し、Ａｌ配線２２をパターニングする。

【００７０】上記実施例４では、実施例１〜３で用いた
直線状のゲート電極に比べ、リング状のゲート電極を形
成することで、実効チャネル幅を大きくできるという利
点がある。この点について、以下、図５（ａ），（ｂ）
に基づき説明する。図５（ａ）は実施例１〜３による直
線状のゲート電極９を有する低閾値電圧ＭＯＳトランジ
スタの平面図であり、図５（ｂ）は実施例４によるリン
グ状のゲート電極を有する低閾値電圧ＭＯＳトランジス
タの平面図である。

【００７１】図５（ａ）に示すように、ｐ型層２３は素
子分離を強化するチャネルストッパーを兼ねており、素
子分離絶縁膜２の下方に形成されるが、素子分離絶縁膜
２の端部付近は、所定のはみだしマージン幅Ｍｇだけ第
１活性領域ＲeA内に入り込んでいる。したがって、直線
状のゲート電極９のゲート幅Ｗ2 を第１活性領域ＲeA全
体の幅に対応したものとして設計すると、実効的にドレ
イン−ソース間のゲート幅として機能するゲート幅は、
同図（ａ）に示すように、第１活性領域ＲeAの幅Ｗ2 か
らｐ型層２３のはみだしマージン幅Ｍｇの２倍を除いた
幅Ｗ1 である。すなわち、設計したゲート幅Ｗ2 よりも
短いゲート幅Ｗ1 しか得られない。そして、このチャネ
ル幅の縮小によって、ＭＯＳトランジスタの閾値が高く
なってしまう虞れがあり、チャネル幅を十分確保すべく
第１活性領域ＲeAの幅を長くしようとすると、ＭＯＳト
ランジスタの寸法の微小化の要請に反する。

【００７２】一方、図５（ｂ）に示すように、リング状
のゲート電極１６を第１活性領域ＲeA内に設ける場合に
は、第１活性領域ＲeA内に入り込んだｐ型層２３とゲー
ト電極１６とが重ならないので、設計通りのゲート幅と
なる。しかも、リング状のゲート電極１６の周方向の長
さ全体がゲート幅として機能するので、第１活性領域Ｒ
eAの幅Ｗ2 よりもさらに長いゲート幅を確保することも
できる。よって、ゲート電極１６の下方の不純物濃度が
低く形成されていることと相俟って、第１形成領域ＲeA
に形成されるＭＯＳトランジスタの閾値電圧を通常より
も極めて低く設定することができるのである。

【００７３】（実施例５）次に、実施例５について説明
する。図６（ａ）−（ｄ）は、実施例５の半導体装置の
製造工程における半導体装置の構造の変化を示す。本実
施例５における半導体装置の製造工程は、上記実施例４
における製造工程と共通する工程が多いので、異なる工
程のみ説明する。図６（ａ）−（ｄ）の左側は基板の平
面図を示し、右側は左側の図の一点鎖線部分における断
面図を示す。そして、図６（ａ），（ｂ），（ｃ），
（ｄ）は，それぞれ上記実施例４の図４（ａ），
（ｄ），（ｅ），（ｆ）と同じ工程における半導体装置
の構造を示している。

【００７４】図６（ａ）に示すように、本実施例では、
低閾値電圧ＭＯＳトランジスタを形成しようとする第１
活性領域ＲeAと通常閾値電圧ＭＯＳトランジスタを形成
しようとする第２活性領域ＲeBとを包含する領域が一つ
の活性領域ＲeCとされ、この活性領域ＲeC全体を他の領
域と区画するように素子分離絶縁膜２が設けられてい
る。

【００７５】そして、図６（ｂ）に示すように、リング
状のゲート電極１６を形成する工程では、この活性領域
ＲeCに２つのゲート電極１６，１６を形成し、それぞれ
低閾値電圧ＭＯＳトランジスタ及び通常閾値電圧ＭＯＳ
トランジスタのゲート電極とする。また、ｐ型層２３
は、第２活性領域ＲeBでは全体に亘って形成されている
が、第１活性領域ＲeAの側では素子分離絶縁膜２の下方
と，素子分離絶縁膜の端部からはみだしマージン幅Ｍｇ
だけ第１活性領域ＲeAに入り込んだ部分のみに形成され
ている。

【００７６】次に、図６（ｃ）に示すように、活性領域
ＲeCにＡｓ+ イオンの注入を行って、２つのゲート電極
１６，１６の周囲に共通ソース領域２５を形成し、各ゲ
ート電極１６，１６の中には個別にドレイン領域１９，
１９を形成する。このＡｓ+イオンの注入は、チャネル
リングを防止すべく、基板の法線方向から一定角度だけ
傾けて行っている。

【００７７】次に、図６（ｃ）に示すように、Ｂ+ イオ
ンやＡｓ+ イオンを活性化させるための処理を行った
後、基板全体の表面を層間絶縁膜２０で覆う。さらに、
公知の方法によって、各ゲート電極１６，共通ソース領
域２５及びドレイン領域１９，１９の上に配線コンタク
ト２１を形成し、Ａｌ配線２２をパターニングする。

【００７８】したがって、本実施例５では、上記実施例
４と同様の効果に加え、共通ソース領域２５を形成した
ことで、低閾値電圧ＭＯＳトランジスタと通常閾値電圧
ＭＯＳトランジスタとの間に素子分離絶縁膜２が不要と
なり、素子分離絶縁膜２の占有面積が低減し、半導体装
置の微細化を図ることができる。

【００７９】なお、上記実施例５のような共通ソース領
域２５は、リング状のゲート電極を設ける場合だけでな
く、直線状のゲート電極を設ける場合にも適用でき、さ
らに、複数の低閾値電圧ＭＯＳトランジスタを隣接して
形成する場合にも適用しうる。図７（ａ）−（ｆ）は、
このような各種のバリエーションを示す図である。

【００８０】図７（ａ）に示すように、直線状ゲート電
極を有する低閾値電圧ＭＯＳトランジスタを２個隣接さ
せて形成する場合、２本の直線状ゲート電極の間の活性
領域を共通ソース領域とすることで、２個の低閾値電圧
ＭＯＳトランジスタの間の素子分離絶縁膜が不要とな
る。

【００８１】以下、図７（ｂ）は、直線状ゲート電極を
有する低閾値電圧ＭＯＳトランジスタと直線状ゲート電
極を有する通常閾値電圧ＭＯＳトランジスタとを隣接さ
せる場合、図７（ｃ）は、リング状ゲート電極を有する
低閾値電圧ＭＯＳトランジスタと直線状ゲート電極を有
する通常閾値電圧ＭＯＳトランジスタとを隣接させる場
合、図７（ｄ）は、直線状ゲート電極を有する低閾値電
圧ＭＯＳトランジスタとリング状ゲート電極を有する通
常閾値電圧ＭＯＳトランジスタとを隣接させる場合、図
７（ｅ）は、リング状ゲート電極を有する低閾値電圧Ｍ
ＯＳトランジスタ同士を隣接させる場合、図７（ｆ）
は、リング状ゲート電極を有する低閾値電圧ＭＯＳトラ
ンジスタとリング状ゲート電極を有する通常閾値電圧Ｍ
ＯＳトランジスタとを隣接させる場合である。いずれの
場合にも、各トランジスタ間の素子分離絶縁膜を不要と
することで、半導体装置の高密度化を図ることができ
る。

【００８２】なお、リング状ゲート電極を用いる場合、
図８（ａ），（ｂ）に示すように、リング状ゲート電極
への配線コンタクト２２を素子分離絶縁膜２上に設ける
ことにより、配線コンタクト２２を開口する際における
ゲート酸化膜８へのダメージを回避する構成にしてもよ
い。ただし、図８（ａ）は半導体装置の平面図、図８
（ｂ）は上記図８（ａ）の一点鎖線位置における断面図
である。

【００８３】（実施例６）次に、実施例６について説明
する。図９（ａ）−（ｆ）は、実施例６に係る半導体装
置の製造工程における基板の平面図及び各平面図中の一
点鎖線位置における断面図である。

【００８４】まず、図９（ａ）に示すように、ｐ型半導
体基板１の表面に保護酸化膜を形成し、その上に、低閾
値電圧ＭＯＳトランジスタを形成する第１活性領域ＲeA
のみを覆うレジストマスク５を設け、Ｂ+ イオン注入を
行う。このＢ+ イオン注入は、チャネルリングを防止す
べく、基板の法線方向から一定角度だけ傾けて行われ
る。

【００８５】次に、図９（ｂ）に示すように、レジスト
マスク５を除去すると、これにより、通常閾値電圧ＭＯ
Ｓトランジスタを形成する第２活性領域ＲeBでは、ｐ型
層２３が形成されるが、第１活性領域ＲeAではｐ型層２
３が形成されない。

【００８６】次に、図９（ｃ）に示すように、保護酸化
膜を除去した後、ゲート酸化膜８を形成し、ポリシリコ
ン膜とシリコン酸化膜とを順次全面に堆積する。

【００８７】次に、図９（ｄ）に示すように、第１，第
２活性領域ＲeA，ＲeBに、ポリシリコン膜とシリコン酸
化膜とからなる２層膜をパターニングして、方形リング
状のゲート電極１６及びゲート保護膜１０を形成すると
同時に、それらの外側に、素子分離となるリング状の素
子分離用電極２６とその上の保護膜２７とを形成する。

【００８８】次に、図９（ｅ）に示すように、上方から
Ａｓ+ イオン注入を行って、リング状ゲート電極１６の
外側をソース領域１８に、リング状ゲート電極１６の内
側をドレイン領域１９にする。なお、リング状ゲート電
極１６の内側をソース領域に、ゲート電極１６の外側を
ドレイン領域にしてもよいことはいうまでもない。

【００８９】次に、図９（ｆ）に示すように、Ｂ+ イオ
ンやＡｓ+ イオンを活性化させるための熱処理を行った
後、基板全体の表面を層間絶縁膜２０で覆い、公知の方
法によって、リング状ゲート電極１６，ソース領域１８
及びドレイン領域１９の上に配線コンタクト２１を形成
し、さらに、Ａｌ配線２２をパターニングする。

【００９０】なお、上記実施例において、各不純物のイ
オン注入の際、複数回の回転イオン注入や同一注入角度
による複数回のイオン注入を行ってもよいが、Ａｓ+ イ
オンの注入の場合、通常は高ドーズ量となるので、同一
注入角度で複数回のイオン注入を行う必要は殆どない。

【００９１】なお、上記実施例６では、ゲート電極１６
と素子分離用電極２６とを同時に形成したが、各電極を
個別に形成してもよい。ただし、本実施例６のごとく、
各電極を同時に形成することにより、実施例１〜実施例
５で用いたＬＯＣＯＳ法による素子分離絶縁膜２と比較
して、レジストマスク５の合わせずれのためのマージン
を大きくできる利点がある。図１０（ａ），（ｂ）は、
その理由を説明するための図であって、図１０（ａ）は
ＬＯＣＯＳ法による素子分離を有する半導体装置の平面
図及びその一点鎖線部分における断面図、図１０（ｂ）
は素子分離用電極２６を有する半導体装置の平面図及び
その一点鎖線部分における断面図である。

【００９２】図１０（ａ）に示すように、ＬＯＣＯＳ法
による素子分離絶縁膜２を用いた場合、レジストマスク
５の合わせずれにより、チャネルストッパーを兼ねてい
るｐ型層２３が素子分離絶縁膜２の直下領域に形成され
ないことが起こりうる。つまり、素子分離とチャネルス
トッパーとの間にマスクずれ領域２８が生じることがあ
る。そのとき、ＬＯＣＯＳ法による素子分離では、素子
分離絶縁膜２の下方にチャネルが形成されやすくなり、
分離機能が低下することになる。それに対し、図１０
（ｂ）に示すように、素子分離用電極２６で各トランジ
スタ間の絶縁を確保する場合にも、素子分離用電極２６
の直下において、チャネルストッパーを兼ねているｐ型
層３が欠除するマスクずれ領域２８が生じることはあ
る。しかし、素子分離用電極２６に印加する電位を最適
化すれば、素子分離用電極２６の下方におけるチャネル
の形成を有効に防止でき、分離の機能を確実に保持する
ことができる。また、半導体基板１表面の低濃度の不純
物を有する層が素子分離内に及んでも、特性ばらつきを
抑制できる。

【００９３】なお、上記実施例６において、図１１
（ａ）−（ｃ）に示すように、上記実施例５と同様に、
第１活性領域ＲeAに形成する低閾値電圧ＭＯＳトランジ
スタのリング状ゲート電極１６と第２活性領域ＲeBに形
成される通常閾値電圧ＭＯＳトランジスタのリング状ゲ
ート電極１６の外側を共通ソース領域２５とすること
で、素子分離の占有面積を低減することができる。ただ
し、図１１（ａ）−（ｃ）の左側は、半導体装置の構造
の変化を示す平面図、右側はそれぞれの左側の平面図に
示す一点鎖線位置における断面図である。

【００９４】なお、本発明における半導体素子の基本的
な構造は上記各実施例１〜６に限定されるものではな
く、例えばＬＤＤ型のＭＯＳトランジスタ等にも適用で
きることはいうまでもない。

【００９５】また、上記実施例１〜６では、ｎ型半導体
素子を備えた半導体装置について説明したが、ｐ型半導
体素子を配設した半導体装置についても同様である。

【００９６】

【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体基板に、複数のＭＩＳ型半導体素子を配
設した半導体装置において、少なくとも一つの半導体素
子を、活性領域と、素子分離と、活性領域の上に形成さ
れたリング状のゲート電極と、ゲート電極下方の活性領
域の少なくとも１部に形成された低濃度チャネルとを有
する低閾値電圧半導体素子として構成するようにしたの
で、半導体素子の寸法を微細化しながら、良好な特性を
維持しながら、低い閾値電圧を実現することができる。

【００９７】請求項２の発明によれば、請求項１記載の
半導体装置において、低閾値電圧半導体素子を除く少な
くとも一つの他の半導体素子を通常閾値電圧半導体素子
として構成下ので、半導体装置内に低閾値電圧半導体素
子と通常閾値電圧半導体素子とを混在させながら、上記
請求項１の発明の効果を発揮することができる。

【００９８】請求項３の発明によれば、半導体基板上
に、複数のＭＩＳ型半導体素子を備えた半導体装置にお
いて、少なくとも一つの半導体素子を、活性領域と、素
子分離と、活性領域の上に形成されたゲート電極と、低
濃度チャネルとを有する低閾値電圧半導体素子として構
成し、少なくとも他の一つの半導体素子を、通常閾値電
圧半導体素子として構成したので、パンチスルーの発生
やリーク電流の増大等を生じることなく、低いゲート電
圧による半導体素子の駆動が可能となる。

【００９９】請求項４の発明によれば、請求項１，２又
は３の発明において、低閾値電圧半導体素子の低濃度チ
ャネルを、ゲート電極下方の埋込領域に形成する構成と
したので、半導体素子が低閾値電圧半導体素子として有
効に機能されることができる。

【０１００】請求項５の発明によれば、請求項１，２，
３又は４の発明において、低閾値電圧半導体素子のゲー
ト電圧を、２Ｖ以下としたので、極めて低いゲート電圧
で駆動される半導体素子が得られる。

【０１０１】請求項６の発明によれば、請求項１，２，
３，４又は５の発明において、低閾値電圧半導体素子の
素子分離の下方から活性領域の下方に延びるチャネルス
トッパーとしての埋込領域を設ける構成としたので、隣
接する半導体素子との間の素子分離機能をより確実に発
揮することができる。

【０１０２】請求項７の発明によれば、請求項１，２，
３，４又は５の発明において、低閾値電圧半導体素子の
素子分離を、ゲート絶縁膜及び該ゲート絶縁膜上にリン
グ状にパターニングした導電性物質からなる素子分離用
電極により構成したので、容易に素子分離機能を適正範
囲に調節することでき、よって、高集積化を図ることが
できる。

【０１０３】請求項８の発明によれば、請求項７の発明
において、ゲート電極及び素子分離用電極を、同時に堆
積され、同時にパターニングされた導電性膜により構成
するようにしたので、ゲート電極及び素子分離用電極の
相互位置にずれのない良好なパターンを得ることがで
き、よって、半導体装置の微細化を図ることができる。

【０１０４】請求項９の発明によれば、請求項１，２，
３，４，５，６，７又は８の発明において、素子分離
を、複数のＭＩＳ型半導体素子の活性領域を共通に取り
囲むものとし、この活性領域に、共通ソース領域を形成
するようにしたので、半導体装置の集積度の向上を図る
ことができる。

【０１０５】請求項１０の発明によれば、低閾値電圧半
導体素子を配設した半導体装置の半導体装置の製造方法
として、素子分離を形成する工程と、低閾値電圧半導体
素子のチャネルを形成しようとする領域に、通常の閾値
電圧に対応する濃度よりも低い濃度で活性化不純物を導
入する工程と、リング状のゲート電極を形成する工程と
を設けるようにしたので、請求項１の発明の効果を有す
る半導体装置を容易に製造することができる。

【０１０６】請求項１１の発明によれば、請求項１０の
半発明において、ゲート電極及び素子分離を形成する工
程では、絶縁膜と導電性膜とを順次堆積した後、ゲート
電極と素子分離用電極とを同時にパターニングするよう
にしたので、請求項８の発明の効果を有する 請求項１
２の発明によれば、請求項１０又は１１の発明におい
て、半導体基板の導電型を決定する不純物を導入する工
程と、低閾値電圧半導体素子のチャネルを形成しようと
する領域を除く活性領域に半導体基板と同導電型の活性
化不純物を通常の閾値電圧に対応した濃度で導入する工
程とを設け、低閾値電圧半導体素子のチャネル形成用の
活性化不純物を導入する工程を、半導体基板の導電型を
決定する不純物を導入する工程と共通化するようにした
ので、工程数を低減しながら、通常の閾値電圧半導体素
子と低閾値電圧半導体素子とが混在した半導体装置の製
造を図ることができる。

【０１０７】請求項１３の発明によれば、請求項１０又
は１１の発明において、半導体基板の導電型を決定する
活性化不純物を導入する工程と、低閾値電圧半導体素子
のチャネルを形成しようとする領域を除く活性領域に半
導体基板と同導電型の活性化不純物を通常の閾値電圧に
対応した濃度で導入する工程とを設け、低閾値電圧半導
体素子のチャネル形成用の活性化不純物を導入する工程
に、低閾値電圧半導体素子のチャネルを形成しようとす
る領域にカウンタ不純物を導入する工程を含めるように
したので、極めて低い閾値電圧を有する低閾値電圧半導
体素子を得ることができる。

【０１０８】請求項１４の発明によれば、請求項１０又
は１１の発明において、各半導体素子のチャネルを形成
しようとする領域に半導体基板と同導電型の活性化不純
物を通常の閾値電圧に対応した濃度で導入する工程を設
け、低閾値電圧半導体素子のチャネル形成用の活性化不
純物を導入する工程に、カウンタ不純物を導入する工程
を含めるようにしたので、低閾値電圧半導体素子の閾値
電圧の幅広い調整を図ることができる。

【図面の簡単な説明】

【図１】実施例１に係る半導体装置の製造工程における
構造の変化を示す縦断面図である。

【図２】実施例２に係る半導体装置の製造工程における
構造の変化を示す縦断面図である。

【図３】実施例３に係る半導体装置の製造工程における
構造の変化を示す縦断面図である。

【図４】実施例４に係る半導体装置の製造工程における
構造の変化を示す平面図及び縦断面図である。

【図５】直線状ゲート電極とリング状ゲート電極とのゲ
ート幅の相違を説明するための平面図である。

【図６】実施例５に係る半導体装置の製造工程における
構造の変化を示す平面図及び縦断面図である。

【図７】共通ソース領域を有する２つの半導体素子を一
つの活性領域に形成した例を示す平面図である。

【図８】リング状ゲート電極への配線コンタクトを素子
分離絶縁膜上に有する半導体装置の構造を示す平面図及
び縦断面図である。

【図９】実施例６に係る半導体装置の製造工程における
構造の変化を示す平面図及び縦断面図である。

【図１０】ＬＯＣＯＳ法による素子分離を有する半導体
装置と素子分離用電極を有する半導体装置とのマスクず
れに対する分離機能の低下の相違を示す平面図及び断面
図である。

【図１１】実施例６の変形例に係る半導体装置の製造工
程における構造の変化を示す平面図及び縦断面図であ
る。

【符号の説明】

ＲeA 第１活性領域 ＲeB 第２活性領域 １ 半導体基板 ２ 素子分離絶縁膜 ３ チャネル低濃度ｐ型層 ４ 埋込ｐ型層 ５ レジストマスク ６ 反転マスク ７ チャネル通常濃度ｐ型層 ８ ゲート酸化膜 ９ ゲート電極 １０ ゲート保護絶縁膜 １１ 埋込低濃度ｐ型層 １２ ソース・ドレインｎ型層 １４ カウンター不純物層 １６ リング状ゲート電極 １７ 第２ポリシリコン膜 １８ ソース領域 １９ ドレイン領域 ２０ 層間絶縁膜 ２１ 配線コンタクト ２２ ＡＬ配線 ２３ ｐ型層 ２５ 共通ソース領域 ２６ 素子分離用電極 ２７ 保護膜 ２８ マスクずれ領域

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板に、複数のＭＩＳ型半導体素
   子を配設した半導体装置において、 上記複数のＭＩＳ型半導体素子のうち少なくとも一つの
   半導体素子は、 半導体基板の表面付近に形成された活性領域と、 該活性領域を他の領域から区画するための素子分離と、 上記活性領域の上に形成されたリング状のゲート電極
   と、 上記ゲート電極下方の活性領域の少なくとも１部に形成
   され、活性化不純物の濃度が通常の閾値電圧に対応する
   濃度よりも低い低濃度チャネルとを有し、低閾値電圧半
   導体素子として構成されていることを特徴とする半導体
   装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記複数のＭＩＳ型半導体素子のうち上記低閾値電圧半
   導体素子を除く少なくとも一つの他の半導体素子は、 半導体基板の表面付近に形成された活性領域と、 該活性領域を他の領域から区画するための素子分離と、 上記活性領域の上に形成されたゲート電極と、 上記ゲート電極下方の活性領域に形成され、活性化不純
   物の濃度が通常の閾値電圧に対応する濃度である通常濃
   度チャネルとを有し、通常閾値電圧半導体素子として構
   成されていることを特徴とする半導体装置。
3. 【請求項３】 半導体基板上に、複数のＭＩＳ型半導体
   素子を備えた半導体装置において、 上記複数のＭＩＳ型半導体素子のうち少なくとも一つの
   半導体素子は、 半導体基板の表面付近に形成された活性領域と、 該活性領域を他の領域から区画するための素子分離と、 上記活性領域の上に形成されたゲート電極と、 上記ゲート電極下方の活性領域のうち少なくとも一部に
   形成され、活性化不純物の濃度が通常の閾値電圧に対応
   する濃度よりも低い低濃度チャネルとを有し、低閾値電
   圧半導体素子として構成されており、 上記複数のＭＩＳ型半導体素子のうち少なくとも他の一
   つの半導体素子は、 半導体基板の表面付近に形成された活性領域と、 該活性領域を他の領域から区画するための素子分離と、 上記活性領域の上に形成されたゲート電極と、 上記ゲート電極下方の活性領域に形成され、活性化不純
   物の濃度が通常の閾値電圧に対応する濃度である通常濃
   度チャネルとを有し、通常閾値電圧半導体素子として構
   成されていることを特徴とする半導体装置。
4. 【請求項４】 請求項１，２又は３記載の半導体装置に
   おいて、 上記低閾値電圧半導体素子の低濃度チャネルは、ゲート
   電極下方の埋込領域に形成されていることを特徴とする
   半導体装置。
5. 【請求項５】 請求項１，２，３又は４記載の半導体装
   置において、 上記低閾値電圧半導体素子のゲート電圧は、２Ｖ以下で
   あることを特徴とする半導体装置。
6. 【請求項６】 請求項１，２，３，４又は５記載の半導
   体装置において、 上記低閾値電圧半導体素子の素子分離の下方から活性領
   域の下方に延びるチャネルストッパーとしての埋込領域
   を備えたことを特徴とする半導体装置。
7. 【請求項７】 請求項１，２，３，４又は５記載の半導
   体装置において、 上記低閾値電圧半導体素子の素子分離は、ゲート絶縁膜
   及び該ゲート絶縁膜上にリング状にパターニングした導
   電性物質からなる素子分離用電極により構成されている
   ことを特徴とする半導体装置。
8. 【請求項８】 請求項７記載の半導体装置において、 上記ゲート電極及び素子分離用電極は、同時に堆積さ
   れ、同時にパターニングされた導電成膜により構成され
   ていることを特徴とする半導体装置。
9. 【請求項９】 請求項１，２，３，４，５，６，７又は
   ８記載の半導体装置において、 上記複数のＭＩＳ型半導体素子は同じ導電型であり、 素子分離は、複数のＭＩＳ型半導体素子の活性領域を共
   通に取り囲むものであり、 共通の素子分離で囲まれる各ＭＩＳ型半導体素子の活性
   領域には、各素子に対して共通にソースとして機能する
   領域が形成されていることを特徴とする半導体装置。
10. 【請求項１０】 一つの導電型に構成された半導体基板
    に複数のＭＩＳ型半導体素子を配設し、該複数のＭＩＳ
    型半導体素子のうち少なくとも一つの半導体素子は低閾
    値電圧半導体素子として機能するように構成された半導
    体装置の製造方法であって、 上記半導体基板の表面付近において、少なくとも低閾値
    電圧半導体素子を形成しようとする領域を含む活性領域
    を囲むように素子分離を形成する工程と、 上記低閾値電圧半導体素子のチャネルを形成しようとす
    る領域に、通常の閾値電圧に対応する濃度よりも低い濃
    度で活性化不純物を導入する工程と、 少なくとも上記低閾値電圧半導体素子のチャネルを形成
    しようとする領域の上方に位置する半導体基板の表面上
    に導電性物質からなるリング状のゲート電極を形成する
    工程とを備えたことを特徴とする半導体装置の製造方
    法。
11. 【請求項１１】 請求項１０記載の半導体装置の製造方
    法において、 上記ゲート電極及び素子分離を形成する工程では、半導
    体基板の上に絶縁膜と導電性膜とを順次堆積した後、こ
    の導電性膜からリング状ゲート電極の外側にリング状の
    素子分離用電極を形成するように、ゲート電極と素子分
    離用電極とを同時にパターニングすることを特徴とする
    半導体装置の製造方法。
12. 【請求項１２】 請求項１０又は１１記載の半導体装置
    の製造方法において、 上記半導体基板の表面領域に半導体基板の導電型を決定
    する不純物を半導体基板の表面付近に導入する工程と、 素子分離が形成された状態で、少なくとも低閾値電圧半
    導体素子のチャネルを形成しようとする領域を除く活性
    領域に、上記半導体基板と同導電型の活性化不純物を通
    常の閾値電圧に対応した濃度で導入する工程とを備え、 上記低閾値電圧半導体素子のチャネル形成用の活性化不
    純物を導入する工程は、上記半導体基板の導電型を決定
    する不純物を導入する工程と共通化されていることを特
    徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項１０又は１１記載の半導体装置
    の製造方法において、 上記半導体基板の表面領域に半導体基板の導電型を決定
    する活性化不純物を導入する工程と、 素子分離が形成された状態で、少なくとも上記低閾値電
    圧半導体素子のチャネルを形成しようとする領域を除く
    活性領域に、上記半導体基板と同導電型の活性化不純物
    を通常の閾値電圧に対応した濃度で導入する工程とを備
    え、 上記低閾値電圧半導体素子のチャネル形成用の活性化不
    純物を導入する工程は、少なくとも低閾値電圧半導体素
    子のチャネルを形成しようとする領域に、半導体基板と
    逆導電型のカウンタ不純物を導入する工程を含むことを
    特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１０又は１１記載の半導体装置
    の製造方法において、 上記低閾値電圧半導体素子のチャネルを形成しようとす
    る領域及び通常閾値電圧半導体素子のチャネルを形成し
    ようとする領域に半導体基板と同導電型の活性化不純物
    を通常の閾値電圧に対応した濃度で導入する工程を有
    し、 上記低閾値電圧半導体素子のチャネル形成用の活性化不
    純物を導入する工程は、低閾値電圧半導体素子のチャネ
    ルを形成しようとする領域に半導体基板とは逆導電型の
    カウンタ不純物を導入する工程を含むことを特徴とする
    半導体装置の製造方法。