JPH09134966A - Ｃｍｏｓトランジスター素子の方形型セル - Google Patents

Ｃｍｏｓトランジスター素子の方形型セル

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Abstract

(57)【要約】 【課題】集積回路において、比較的小さなレイアウト面
積で大幅に出力回路の駆動／受け力、及びＰＭＯＳ及び
ＮＭＯＳ素子の出力／入力部位における静電保護回路の
保護力を向上させる、ＣＭＯＳトランジスター素子の方
形型セルの実現方式を提供すること。 【手段】本発明の電子素子は第１の環状部（４３）と、
完全に前記第１の環状部（４３）と分離した状態で、そ
の内部に位置する第２の部分（４１）と、前記第１の環
状部（４３）と第２の部分（４１）との間に配置され、
第１の状態において前記第１の環状部（４３）と第２の
部分（４１）とを導通させ、そして第２の状態において
前記第１の環状部（４３）と第２の部分（４１）とを絶
縁させる第３の環状部（４２）とを備えてなる

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子素子に関し、特
に、正方形のドレイン、正方環形のソース及びゲートに
より構成されるＭＯＳ（金属酸化物半導体）トランジス
ターに関する。本発明は集積回路において比較的小さな
レイアウト面積で大幅に出力回路の駆動／うけ力（driv
ing/sinking capability)、及びＰＭＯＳ及びＮＭＯＳ
素子の出力／入力部に於ける静電保護回路の保護力を向
上させることができる。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＣＭＯ
Ｓ技術がサブミクロン領域に達すると、製造プロセスの
変化により、例えばゲート酸化層が薄く、チャネルが短
く、ソース及びドレインの拡散が浅くなると共にドレイ
ンのドーパント密度が疎らになり、珪化物が拡散する
等、サブミクロンＣＭＯＳ集積回路の静電保護能力が著
しく弱まっていた。所要の静電保護機能を達成するに
は、サブミクロンＣＭＯＳの静電保護素子を従来の長チ
ャンネルＣＭＯＳ技術よりも大仕掛けに設計しなければ
ならなかった。十分な駆動／うけ力をＣＭＯＳの出力緩
衝回路に付与して過重な出力負荷を駆動するために、Ｎ
ＭＯＳ及びＰＭＯＳの溶接パッドに最も近い出力緩衝回
路素子のチャネルの幅／長さ比が常に数百に達してい
た。また、サブミクロンＣＭＯＳ集積回路のピン数が常
に２００を超えるために隣接する溶接パッドの平均ピッ
チが１００ミクロン程度にまで小さくなっていた。そし
て入力（出力）静電保護回路（又は出力緩衝回路）に必
要なピン数が極めて多いため、各ピンの入力（出力）静
電保護回路（又は出力緩衝回路）に使用可能な面積、及
びラッチアップによる素子の破壊を防止するためのガー
ドリングの面積が著しく減少されている。たとえ従来の
レイアウトにおいて大寸法のＮＭＯＳ素子及びＰＭＯＳ
素子を設計して当該面積を増加したとしても、サブミク
ロンＣＭＯＳ回路における溶接パッド、静電保護回路、
出力緩衝回路及びラッチアップを防止するためのガード
リングの総面積は縮小する必要がある。
【０００３】１９８９年、ベーカ（L.Backer）らは「Ｎ
ＭＯＳ出力トランジスターの静電保護機能を増強させる
長方形式レイアウト（A waffle layout technique stre
ngthens the ESD hardness of the NMOS output transi
stor)」（１９８９EOS/ESD Symp.Proc.,ROS-11,第１７
５頁−第１８１頁）において、ＮＭＯＳトランジスター
の静電保護機能を増強する長方形式のレイアウトを提案
している。これにより長方形式のレイアウトは同一レイ
アウト面積において、指型（finger type)レイアウトよ
りも静電保護を良好に達成できることが証明された。ま
た、１９９２年にはフェムル（R.Vemuru）が「幅／長さ
比例の大きいＭＯＳ電介効果トランジスターのレイアウ
トの比較（Layout comparision of MOSFETs with large
W/L ratios)」（Electronics Letters Vol.28,No.25,
第2327頁−第2329頁，1992年）において、指型レイアウ
トと、長方形型レイアウトとを比較し、長方形型レイア
ウトは指型レイアウトより約１０％の面積を節約でき、
かつ、そのゲート抵抗が比較的低いため、周波数帯域を
広く、ノイズを小さくするときには有利であることを発
見した。
【０００４】近年では、希薄酸化層（thin-oxide)サブ
ミクロンＣＭＯＭ技術のＮＭＯＳ又はＰＭＯＳにおける
レイアウトパラメータと静電保護機能との関係が研究さ
れている。例えばダイズ（C.Dias）らの「基板−グラウ
ンドのＭＯＳ集積回路において効果的な静電保護のため
のソースコンタクトの設計（Source contact placement
for efficient ESD/EOS protection in grounded subs
trate MOS integratede circuit)」（アメリカ特許第54
04041号）、及びダニエル（S.Daniel）らの「ＣＭＯＳ
出力／入力静電保護素子の製造及び設計理想化（Proces
s and design optimization for advance CMOS I/O ESD
protection devices)」（1990 EOS/ESPSymp.Proc., EO
S-12,第206頁-第213頁）においては、ドレインコンタク
トからゲート酸化層までの距離は希薄酸化層素子の静電
保護を語る上で極めて重要であることが開示されてい
る。これによると、ドレインコンタクトからゲート酸化
層縁までの距離を増大すると、静電保護機能は向上す
る。サブミクロンＣＭＯＳの技術において、静電保護の
機能を維持させ、かつレイアウト面積を大きくしないよ
うにする場合は、ドレインコンタクトからゲート酸化層
縁までの距離は少なくとも約５〜６ミクロンでなければ
ならない。長方形式のレイアウトにおいては、ドレイン
コンタクトからゲート酸化層縁までの距離及びソースコ
ンタクトからゲート酸化層縁までの距離はいずれも約５
〜６ミクロンであり、これに対し、指型レイアウトにお
いては、ドレインコンタクトからゲート酸化層縁までの
距離は同じく約５〜６ミクロンであるが、ソースコンタ
クトからゲート酸化層縁までの距離はサブミクロンＣＭ
ＯＳ技術では１ミクロンまでに小さくすることができ
る。幅／長さの比が同じであれば、長方形式レイアウト
は、ドレインコンタクトからゲート酸化層縁までの距離
が制限されているため、比較的大きな面積を占める。
【０００５】その他出力緩衝回路の静電保護に関する文
献については、ロベルト（N.Robert）の「出力静電保護
回路（Output ESD protection circuit)」（アメリカ特
許第5218222号）及びリー（F.V.Lee）らの「二重電気抵
抗効果を有する静電保護回路(Electro-static discharg
e protection circuit with bimodal resistance chara
cteristics)」（アメリカ特許5270565号)などがある。
アメリカ特許第5218222号では多結晶電気抵抗が出力溶
接パッドと出力緩衝回路の間に接続され、横型バイポー
ラトランジスターをＮＭＯＳ素子と平行グラウンドす
る。アメリカ特許第5270565号ではＣＭＯＳ出力緩衝回
路におけるＮＭＯＳ素子のドレインは延伸電気抵抗によ
り別の厚酸化層素子が前記ＮＭＯＳ素子と平行グラウン
ドしている。これらの添加された電気抵抗、横型バイポ
ーラトランジスター又は厚酸化層素子により起こるＲ／
Ｃ遅延効果は、出力緩衝回路から溶接パッドへ伝送され
る信号を遅延させる。
【０００６】換言すれば、これら手法は出力緩衝回路の
静電保護の機能を向上させるが、出力駆動／うけ力とタ
イミングとが本来の設計規格に達しないおそれがある。
【０００７】図７は、Ｐ型サブストレート／Ｎ型ウェル
のＣＭＯＳにおけるＮＭＯＳを従来の指型レイアウトで
示したものであり、図８は図７のＡ−Ａ′線断面図であ
る。図７において、ＮＭＯＳ全体（１）は４個の相互に
平行なＭＯＳを備え、４個の多結晶質ゲートフィンガー
（１１）と、２個のドレインフィンガー（１２）と、３
個のソースフィンガー（１３）とを備える。このフィン
ガー数は素子の大きさに応じて定められる。ドレインコ
ンタクト（１４）から多結晶質ゲート外縁（１１）まで
の距離は“ｄ”で表され、ソースコンタクト（１５）か
らゲート外縁（１１）までの距離は“Ｓ”で表される。
サブミクロンＣＭＯＳ技術では、ｄ値が約５〜６ミクロ
ンの時、出力緩衝回路の静電保護機能は比較的良好であ
るが、Ｓ値の大きさはさして影響を与えない。このＳ値
は通常１ミクロンと定められている。ソース領域外には
２個のラッチアップガードリング（latchup guard rin
g)があり、ＮＭＯＳ素子全体を囲みラッチアップによる
素子の破壊を防止している。これら２個のラッチアップ
ガードリングの中の一つはグラウンドに接続されたＰ＋
拡散領域で、基板に電圧を供給する役目をつとめ、別の
一つはＶＤＤに接続されたＮ＋拡散領域であり、ダミー
コレクタとしてラッチアップを防止する役目をなす（図
８を参照）。出力溶接パッドに直接接続されたＣＭＯＳ
の出力緩衝回路では、前記２ガードリングは設計規則で
不可欠なものと規定されている。これは印加電圧のオー
バーシュート波形やアンダーシュート波形により、ＣＭ
ＯＳ回路中に寄生されているＰ−Ｎ−Ｐ−Ｎルートがト
リガされて起こるラッチアップを防止するためである。
当該２個のガードリングの適当な間隔は図７及び図８に
おいて“Ｓ１”で表され、製造プロセスとの関連におい
て設計規則で規定されている。
【０００８】従来の指型レイアウトには、図７に示され
ているように、ＭＯＳ出力緩衝回路の静電保護機能を弱
める間隔“Ｓ２”がある。図９は図７におけるＢ−Ｂ′
線断面図であり、この間隔Ｓ２の作用を説明している。
図９に示されるように、グラウンドにつながるＰ＋拡散
領域とドレインのＮ＋拡散領域との間には寄生ダイオー
ドＤ１が存在しており、Ｐ＋拡散領域の縁からＮ＋拡散
領域の縁までの間隔がＳ２である。Ｓ２が余り小さい
と、出力溶接パッドが正静電を帯びた時に寄生ダイオー
ドＤ１がＮＭＯ素子のドレインよりも先に崩壊して静電
電流を通過させる。Ｄ１側のドレインの長さがソース側
のドレインの長さよりもはるかに短いので、Ｓ２が小さ
すぎると寄生ダイオードＤ１は静電放電（ESD stress)
に対して極めて弱くなる。
【０００９】従って、レイアウトする時は静電保護の点
からは、間隔Ｓ２はドレインコンタクトの縁からソース
コンタクトの縁までの間隔よりも大きくした方がよい。
Ｓ２が充分に大きいと、ＮＭＯＳのドレインが先に崩壊
して静電電流をドレインより、ダイオードＤ１を経由す
ることなくソースへ流出させる。このようにすれば、出
力緩衝回路のＮＭＯＳ素子の静電保護機能は前記寄生ダ
イオードＤ１により弱められることはないが、その総面
積が増加してしまう。
【００１０】本発明の目的は集積回路において、比較的
小さなレイアウト面積で大幅に出力回路の駆動／うけ
力、及びＰＭＯＳ及びＮＭＯＳ素子の出力／入力部にお
ける静電保護回路の保護機能を向上させる、ＣＭＯＳト
ランジスター素子の方形型セルを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の電子素子は、第１の環状部と、前記第１の環
状部と分離した状態で、その内部に位置する第２の部分
と、前記第１の環状部と第２の部分との間に配置され、
第１の状態において前記第１の環状部と第２の部分とを
導通させ、そして第２の状態において前記第１の環状部
と第２の部分とを絶縁させる第３の環状部とを備えてな
る。
【００１２】また、上記目的を達成するための半導体基
板上に製造されたＭＯＳトランジスターは、ソース領域
である正方環形の第１の部分と、ドレイン領域である正
方形又は正方環形の第２の部分と、ゲート領域である正
方環形の第３の部分とを備えてなり、複数の前記電子素
子が組み合わされてより大きな、同様の機能を有する長
方形トランジスタを形成する。
【００１３】
【作用】本発明は正方環型のレイアウトを提供し、レイ
アウト面積を著しく減少させ、従来の指型レイアウトに
おける寄生ダイオードＤ１により引き起こされる問題を
解消することができる。
【００１４】すなわち、ドレインコンタクトから多結晶
ゲート縁までの間隔ｄを増加してレイアウト面積を著し
く減少させ、これによりサブミクロンＣＭＯＳＩＣの製
造コストを低下させることができる。
【００１５】そしてレイアウトのＷ／Ｌ比（幅／長さ
比）が同一の場合、本発明は正方環型レイアウトにして
いるため、従来の指型レイアウトより素子の占有面積が
１２％以上減少する。また、ソースコンタクトからゲー
ト縁までの距離Ｓを１μｍまでに減少すると、正方環型
のレイアウトに使用される面積はさらに減少し、基本正
方形セルにより作り出された出力緩衝回路はウエーハ全
体の面積を大いに縮小させることができる。
【００１６】
【実施の形態】以下添付図を参照しながら本発明の実施
形態を説明する。勿論、本願発明はこれら実施形態に限
定されるものでなく、本発明の技術思想を逸脱しない限
り、種々の変更と修飾が許容されるのは当然である。
【００１７】図１はＮＭＯＳにおける正方環型のレイア
ウト図である。そのＡ−Ａ′線断面図は図８である。図
においては本発明を説明するためにＰ型サブストレー
ト、Ｎ型ウェルのＣＭＯＳ製造プロセスが使用されてい
る。本実施形態の正方環型のレイアウトは、Ｎ型サブス
トレートＰ型ウェル、Ｐ型サブストレートＮ型ウェルの
他ツインウェルなどの製造プロセスも含み、様々なＣＭ
ＯＳ又はＢｉＣＭＯＳ技術に適用できる。当然ながら、
本実施形態の正方環型のレイアウトはＰＭＯＳ素子にも
適用できることは言うまでもない。図１において、ＮＭ
ＯＳ素子全体は４個の小正方型セルにより構成され、こ
れらの小正方型セルはいずれも全く同一のものである。
各小正方型セルの中心部には、それぞれ辺長“Ｃ”のブ
ロック領域があり、ＮＭＯＳ素子のＮ＋ドレイン拡散領
域（４１）と金属とが接続されるコンタクト部である。
多結晶のゲート（４２）も正方環型である。そしてＮ＋
ソース（４３）は正方環型であるのみでなく、ゲート及
びドレイン拡散領域を囲んでいる。ＮＭＯＳ素子のソー
ス領域のコンタクト部はいずれも正方型である。このＮ
ＭＯＳ素子の外側には基板内に設けられたＰ＋拡散領域
（４４）があり、グラウンドに接続されてＣＭＯＳの使
用に必要なオフセット電圧を基板に供給している。この
Ｐ＋拡散領域（４４）はＮＭＯＳ素子全体を囲んでい
る。さらに外側においてはＶＤＤに接続されたＮ＋拡散
領域（４５）があり、Ｐ＋拡散領域（４４）を囲んでい
る。このＮ＋拡散領域（４５）はラッチアップガードリ
ングとして使用される。前記小正方型セルのあらゆる部
分は、そのコンタクト部も含めて、できるだけ中心点
（４６）に対して対称に設け、電流が均一に流れるよう
にする。また、ドレイン領域の縁に寄生ダイオードＤ１
が存在しないため、出力素子の静電保護機能を弱めるこ
とがない。
【００１８】図１に示されるように、前記ＮＭＯＳ素子
は４個の基本正方型セルにより構成され、性能の類似し
たより大きい長方形（正方形を含む）ＮＭＯＳ素子は当
該基本正方型セルを組み合わせてなる。素子の寸法（幅
／長さ比）は基本正方型セルの数により変えることがで
きる。図１に示されているのは希薄酸化層（thin-oxid
e)のＮＭＯＳ素子であるが、本発明は希薄酸化層のＰＭ
ＯＳ素子にも適用できることは明らかである。
【００１９】本発明が面積の縮減効果を有することを明
らかにするために、各レイアウトパラメーターについて
従来の指型レイアウト面積と本発明の正方型レイアウト
面積とを比較する。
【００２０】図２はｄ（ドレインコンタクトから多結晶
ゲート縁までの間隔）が１ミクロンである場合の、従来
指型レイアウト面積と本発明の正方型面積との比較図で
ある。両者の面積には、いずれもダブルガードリングの
面積が含まれており、このダブルガードリングの距離Ｓ
１は１４．２ミクロンである。本発明の正方型レイアウ
トではドレインコンタクト部の辺長は２ミクロンであ
り、従来の指型レイアウトでは間隔Ｓ２（図７及び図９
を参照）は４ミクロンである。従来の指型レイアウトで
は、複数のフィンガーの長さはいずれも等しく、この従
来の指型レイアウトにおいて比較的良好な静電保護機能
を得るため、多くのサブミクロンＣＭＯＳ設計規則では
いずれもその長さを２５ミクロン乃至５０ミクロンと規
定している。図２は比較のために長さｄを１ミクロンに
固定して、従来指型レイアウト面積と本発明の正方型レ
イアウト面積とを比較している。図２から、ｄ＝１ミク
ロンの場合、両者は幅（寸法の大きさ）の増加につれ
て、はっきりした差異がないことが分かる。すなわち、
ｄが１ミクロンの場合、幅の増加につれて両者のレイア
ウト面積も同じように増加し、両者の間にははっきりし
た差異がない。
【００２１】しかしながら、図３に示される如く、サブ
ミクロンＣＭＯＳ設計規格に基づいてｄを５ミクロンま
でに増加させると、正方環型のレイアウト面積が従来の
指型レイアウトよりも著しく減少している。そして図３
において、素子の大きさＷ／Ｌが４３２ミクロン／１．
０ミクロンの場合、従来の指型レイアウトの面積が８１
５１μｍ2であるのに対し、正方環型のレイアウト面積
は５９２９μｍ2であり、その面積は従来の指型レイア
ウト面積より約３０％縮減している。
【００２２】また、図４において、ｄを１０ミクロンま
でに増加させると、正方環型のレイアウト面積の減少は
より顕著となり、素子の大きさＷ／Ｌが３８４μｍ／
１．０μｍの場合、従来の指型レイアウトの面積が１０
７６９μｍ2であるのに対し、正方環型レイアウトの面
積は６５２８μｍ2である。これにより正方環型レイア
ウトの面積の減少がさらに明らかとなる。
【００２３】図５は異なるｄ値において、正方環型レイ
アウト面積と従来の指型レイアウト面積との比率（％）
と、素子幅との関係を示す図である。図では、間隔ｄが
大きくなるにつれ、本発明の正方環型レイアウトの技術
がレイアウト面積を大幅に減少させていることが示され
ている。これらは、本発明がレイアウト面積を減少させ
る点で極めて有利な効果を奏し、サブミクロンＣＭＯＳ
ＩＣにおいてＩＣの製造コストを抑えることができるこ
とを示している。。
【００２４】図６は、０．６ミクロン、Ｐ型サブストレ
ート／ツインウェル、ダブル多結晶、ダブルメタルのＣ
ＭＯＳ技術により製造された、ＣＭＯＳ出力緩衝回路と
ダブルガードリングの出力溶接パッドとを備えた正方環
の実際レイアウトである。１２個の基本ＮＭＯＳ（ＰＭ
ＯＳ）の正方型セルにより出力緩衝回路のＮＭＯＳ（Ｐ
ＭＯＳ）が組み合わせられてなり、その全寸法Ｗ／Ｌは
５７６μｍ／１．０μｍである。サイズＷ／Ｌが５３０
μｍ／１．０μｍの従来の指型レイアウトを図１０に示
して図６と比較する。図６及び図１０において、ドレイ
ンコンタクトからゲート縁までの距離ｄはいずれも５μ
ｍであり、ソースコンタクトからゲート縁までの距離Ｓ
はいずれも２．２μｍである。そして、ＰＭＯＳ素子を
完成しようとすれば、従来の指型レイアウトが９９９
９．２５μｍ2を要するのに対し、本発明の正方型レイ
アウトは８８０５．８μｍ2しか必要としない。またＮ
ＭＯＳ素子を完成しようとすれば、従来の指型レイアウ
トが１０７９２．４６μｍ2を要するのに対し、正方型
レイアウトは９５６４．３１μｍ2しか要しない。この
ように、上記のデータから、正方型レイアウトがサイズ
Ｗ／Ｌ＝５７６μｍ／１．０μｍの素子を完成するのに
要する面積は、従来の指型レイアウトがサイズＷ／Ｌ＝
５３０μｍ／１．０μｍの素子を完成するのに要する面
積より１２％少ないことが分かる。すなわち、Ｗ／Ｌが
同一の条件では、正方型レイアウトは従来の指型レイア
ウトより１２％以上減少する。もし、ソースコンタクト
からゲート縁までの距離Ｓが１μｍに縮減すれば、正方
型レイアウトに使用される面積はさらに少なくなる。従
って、基本正方型セルにより出力緩衝回路を作ることに
より、全ウエーハの面積を縮小することができる。
【００２５】また、本発明は入力静電保護回路にも使用
でき、ＣＭＯＳ出力緩衝回路におけるＮＭＯＳ（ＰＮＯ
Ｓ）ゲートをグラウンドに接続すれば、入力静電保護回
路として使用できる。図１１はＣＭＯＳ出力緩衝回路を
入力静電保護回路に変更した場合を示す。前記基本正方
形セルはＣＭＯＳ入力静電保護回路における希薄酸化層
ＮＭＯＳ及びＰＭＯＳ素子にも利用でき、これにより各
入力溶接パッドの全レイアウト面積を節約できる。本発
明を多ピンＣＭＯＳＩＣの入力及び出力ピンに応用する
と、ウエーハ全体の面積を大いに縮小させることができ
る。
【図面の簡単な説明】
【図１】本発明にかかるＮＭＯＳ素子の正方環型レイア
ウトを示す図である。
【図２】間隔が１μｍの場合の、従来の指型レイアウト
の例の面積と、本発明にかかる正方環型レイアウトの例
の面積との比較を示すグラフである。
【図３】間隔ｄが５μｍの場合の、従来の指型レイアウ
トの例の面積と、本発明にかかる正方環型レイアウトの
例の面積との比較を示すグラフである。
【図４】間隔ｄが１０μｍの場合の、従来の指型レイア
ウトの例の面積と、本発明にかかる正方環型レイアウト
の例の面積との比較を示すグラフである。
【図５】間隔ｄが１，３，５，８，１０μｍの場合の、
素子の幅と素子面積比（正方環型レイアウト／従来の指
型レイアウト）の関係を示すグラフである。
【図６】０．６ミクロン、Ｐ型サブストレート／ツイン
ウェル、ダブル多結晶、ダブルメタルのＣＭＯＳ技術に
より製造された、ＣＭＯＳ出力緩衝回路とダブルガード
リングの出力溶接パッドとを備えた正方環の実際レイア
ウトを示す図である。
【図７】ＮＭＯＳ素子の従来の指型レイアウト図であ
る。
【図８】図７のＡ−Ａ′線断面図である（図１のＡ−
Ａ′線断面図にも相当する）。
【図９】図７のＢ−Ｂ′線断面図である。
【図１０】Ｗ／Ｌ比が５３０μｍ／１．０μｍである従
来の指型レイアウト図である。
【図１１】ＣＭＯＳ出力緩衝回路を入力静電保護回路に
変更した状況を示す説明図である。
【符号の説明】 ４１ １２ ドレイン ４２ １１ ゲート ４３ １３ ソース ４６ 中心点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 兪 大立 台湾新竹縣竹東鎮中興路四段572巷40弄１ 号４エフ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】第１の環状部と、前記第１の環状部と分離
    した状態で、その内部に位置する第２の部分と、前記第
    １の環状部と第２の部分との間に配置され、第１の状態
    において前記第１の環状部と第２の部分とを導通させ、
    そして第２の状態において前記第１の環状部と第２の部
    分とを絶縁させる第３の環状部とを備えてなる電子素
    子。
  2. 【請求項２】前記電子素子は半導体基板上に製造された
    ＭＯＳトランジスターであり、前記第１の状態は導通状
    態で、第２の状態はオフ状態であり、前記第１，第２及
    び第３の部分はいずれも中心点に対して対称であること
    を特徴とするする請求項１記載の電子素子。
  3. 【請求項３】前記第２の部分は正方形ドレイン領域であ
    り、第３の部分は前記ドレイン領域を囲む正方環形のゲ
    ート領域であり、前記第１の部分は前記ゲート領域と前
    記ドレイン領域とを囲む正方環形のソース領域であり、
    前記電子素子は基板に必要なオフセット電圧を提供する
    ための正方環形の内拡散ループにより囲まれ、該内拡散
    ループはラッチアップを防止するためのガードリングと
    なる正方環形の外拡散領域により囲まれていることを特
    徴とする請求項１に記載の電子素子。
  4. 【請求項４】前記電子素子はＮＭＯＳ素子であって、前
    記内拡散ループはグラウンドに接続されたＰ＋拡散領域
    であり、前記外拡散ループはＶＤＤに接続されたＮ＋拡
    散領域であり、又は前記電子素子はＰＭＯＳ素子であ
    り、前記内拡散ループはＶＤＤに接続されたＮ＋拡散領
    域であり、前記外拡散ループはグラウンドに接続された
    Ｐ＋拡散領域であることを特徴とする請求項３記載の電
    子素子。
  5. 【請求項５】複数の前記電子素子が組み合わされてより
    大きな、同様の機能を有する長方形電子素子を形成し、
    該電子素子は基板に必要なオフセット電圧を提供するた
    めの長方形ループ状内拡散領域により囲まれ、該内拡散
    ループはラッチアップを防止するためのガードリングと
    なる長方形ループ状外拡散領域により囲まれることを特
    徴とする請求項３に記載の電子素子。
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