JP3199488B2 - Ｃｍｏｓ型半導体装置 - Google Patents
Ｃｍｏｓ型半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、同一半導体基板上に形
成されたＭＯＳトランジスタを備えるＣＭＯＳ型半導体
装置に関し、特に静電気による破壊を防止し得るＣＭＯ
Ｓ型半導体装置に関する。
成されたＭＯＳトランジスタを備えるＣＭＯＳ型半導体
装置に関し、特に静電気による破壊を防止し得るＣＭＯ
Ｓ型半導体装置に関する。
【０００２】
【従来の技術】静電気からＣＭＯＳ型半導体装置を保護
する回路、素子は既に様々な案が提案されており、保護
回路としてダイオードを含めたバイポーラ素子を用いた
ものは、例えば特開昭６２−３０３６１号公報に開示さ
れている。
する回路、素子は既に様々な案が提案されており、保護
回路としてダイオードを含めたバイポーラ素子を用いた
ものは、例えば特開昭６２−３０３６１号公報に開示さ
れている。
【０００３】特開昭６２−３０３６１号公報に開示され
ているＣＭＯＳ入力保護回路は、図３に示すように、入
力端子Ｖ1 と、入力保護用ダイオード１、２、４、５
と、ポリシリコン抵抗３及び入力ゲート６とにより構成
されている。
ているＣＭＯＳ入力保護回路は、図３に示すように、入
力端子Ｖ1 と、入力保護用ダイオード１、２、４、５
と、ポリシリコン抵抗３及び入力ゲート６とにより構成
されている。
【０００４】図４は、図３のダイオード１、２の断面図
である。Ｐ型基板２１にＮ型ウエル２２が形成されてお
り、この領域内にＰ+ 型の拡散域２３が形成され、この
上にコンタクト孔２７でアルミ配線２５及び抵抗ポリシ
リコン２６と接続されている。図３のダイオード２は、
図４では基板２１とＮウエル２２の接合部であり、図３
のダイオード１は、図４ではＮウエル２２とＰ+ 型の拡
散域２３との接合部である。
である。Ｐ型基板２１にＮ型ウエル２２が形成されてお
り、この領域内にＰ+ 型の拡散域２３が形成され、この
上にコンタクト孔２７でアルミ配線２５及び抵抗ポリシ
リコン２６と接続されている。図３のダイオード２は、
図４では基板２１とＮウエル２２の接合部であり、図３
のダイオード１は、図４ではＮウエル２２とＰ+ 型の拡
散域２３との接合部である。
【０００５】従って、入力端子Ｖ1 に静電気による高電
圧が印加されても、ダイオード１、２を通してＧＮＤで
流れるため、静電破壊が防止され、また通常の動作時に
は、入力電圧がダイオード１、２の耐圧以下であり、電
流は流れずラッチアップを生じない。
圧が印加されても、ダイオード１、２を通してＧＮＤで
流れるため、静電破壊が防止され、また通常の動作時に
は、入力電圧がダイオード１、２の耐圧以下であり、電
流は流れずラッチアップを生じない。
【０００６】また、FRANCOIS TAILLIET,JEAN PIERRE CH
ANTE,"Characterization of an NPNStructure under ES
D and Proposed Electrical Model",IEEE.ED.pp 1111,V
ol37,NO4,APRIL,1990. に開示されているような構造で
バイポーラトランジスタを構成することが一般的であっ
た。そして、上記文献に記載されているフィールド型Ｍ
ＯＳトランジスタを使用した保護回路の例を図５に示
す。
ANTE,"Characterization of an NPNStructure under ES
D and Proposed Electrical Model",IEEE.ED.pp 1111,V
ol37,NO4,APRIL,1990. に開示されているような構造で
バイポーラトランジスタを構成することが一般的であっ
た。そして、上記文献に記載されているフィールド型Ｍ
ＯＳトランジスタを使用した保護回路の例を図５に示
す。
【０００７】図６は、図５に示されたフィールド型ＭＯ
Ｓトランジスタを使用した保護回路の等価回路を示す図
である。この保護回路は、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ
４、トランジスタＴｒ１、ダイオードＤ１、ＰＡＤ（ダ
イボンディングパッド）とにより構成されている。そし
て、この保護回路に正の極性を持つ静電気パルスが印加
された場合を想定する。この場合、Ｎ＋／Ｐ−ダイオー
ドＤ１には逆極性の電圧がかかり、Ｄ１のブレークダウ
ン電圧以上までＰＡＤの電位が上昇したときにＤ１が接
合崩壊を起こす。このときの電流によって抵抗Ｒ２、Ｒ
１に電流が流れ、その結果バイポーラトランジスタＴＲ
１がオンしてＰＡＤの電位が急速に低下し、保護回路と
しての働きをする。
Ｓトランジスタを使用した保護回路の等価回路を示す図
である。この保護回路は、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ
４、トランジスタＴｒ１、ダイオードＤ１、ＰＡＤ（ダ
イボンディングパッド）とにより構成されている。そし
て、この保護回路に正の極性を持つ静電気パルスが印加
された場合を想定する。この場合、Ｎ＋／Ｐ−ダイオー
ドＤ１には逆極性の電圧がかかり、Ｄ１のブレークダウ
ン電圧以上までＰＡＤの電位が上昇したときにＤ１が接
合崩壊を起こす。このときの電流によって抵抗Ｒ２、Ｒ
１に電流が流れ、その結果バイポーラトランジスタＴＲ
１がオンしてＰＡＤの電位が急速に低下し、保護回路と
しての働きをする。
【０００８】
【発明が解決しようとする課題】しかしながら、図３及
び図４に示した従来のＣＭＯＳ入力保護回路は、Ｎウエ
ル２２をフローティング状態にしたバイポーラトランジ
スタのブレークダウン電圧（ＢＶｃｅｏ）によるブレー
クダウンを利用した保護回路素子であり、２つのＰＮダ
イオードをお互いに逆向きに接続してあり、これは図４
の断面図を見ると、バイポーラトランジスタの構造をし
ているが、この構造ではＢＶｃｅｏ自体が通常のウエル
構造では高いために保護回路としての実用性に疑問があ
った。
び図４に示した従来のＣＭＯＳ入力保護回路は、Ｎウエ
ル２２をフローティング状態にしたバイポーラトランジ
スタのブレークダウン電圧（ＢＶｃｅｏ）によるブレー
クダウンを利用した保護回路素子であり、２つのＰＮダ
イオードをお互いに逆向きに接続してあり、これは図４
の断面図を見ると、バイポーラトランジスタの構造をし
ているが、この構造ではＢＶｃｅｏ自体が通常のウエル
構造では高いために保護回路としての実用性に疑問があ
った。
【０００９】また、図５及び図６に示したフィールド型
ＭＯＳトランジスタを使用した保護回路では、フィール
ド型ＭＯＳトランジスタを用いるためにブレークダウン
電圧が出力段の保護すべきトランジスタよりも高く、か
つスイッチング速度も遅いため、出力段が先に破壊され
るという問題点があり、またバイポーラトランジスタを
１個のみ用いており、このトランジスタはフィールド型
ＭＯＳトランジスタに寄生するバイポーラとして構成さ
れており、バイポーラトランジスタとして見た場合、十
分な電力利得を得ることはできず、大電流が印加された
場合に十分な保護を行えないという問題点があった。
ＭＯＳトランジスタを使用した保護回路では、フィール
ド型ＭＯＳトランジスタを用いるためにブレークダウン
電圧が出力段の保護すべきトランジスタよりも高く、か
つスイッチング速度も遅いため、出力段が先に破壊され
るという問題点があり、またバイポーラトランジスタを
１個のみ用いており、このトランジスタはフィールド型
ＭＯＳトランジスタに寄生するバイポーラとして構成さ
れており、バイポーラトランジスタとして見た場合、十
分な電力利得を得ることはできず、大電流が印加された
場合に十分な保護を行えないという問題点があった。
【００１０】この発明は、上記のような課題を解消する
ためになされたものであって、本発明の目的は、出力段
に対するＥＳＤからの保護を効果的に行えるＣＭＯＳ型
半導体装置を提供することにある。
ためになされたものであって、本発明の目的は、出力段
に対するＥＳＤからの保護を効果的に行えるＣＭＯＳ型
半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、上述事情に鑑
みなされたものであって、この発明に係るＣＭＯＳ型半
導体装置は、半導体基板上に形成されたＭＯＳトランジ
スタを備えるＣＭＯＳ型半導体装置において、一端がパ
ッドに接続され、他端が抵抗を介しグランドに接続され
たＭＯＳトランジスタと、 このＭＯＳトランジスタの
抵抗接続端にベースが接続され、一端がパッドに接続さ
れ他端が抵抗を介しグランドに接続された第１のバイポ
ーラトランジスタと、この第１のパイポーラトランジス
タの抵抗側端にベースが接続され、一端がパッドに接続
され他端がグランドに接続された第２のバイポーラトラ
ンジスタと、を有し、静電気パルスにより前記ＭＯＳト
ランジスタがブレークダウンした場合、前記第１および
第２のバイポーラトランジスタがオンすることによっ
て、前記ＭＯＳトランジスタに印加される電圧を降下さ
せることを特徴とするものである。
みなされたものであって、この発明に係るＣＭＯＳ型半
導体装置は、半導体基板上に形成されたＭＯＳトランジ
スタを備えるＣＭＯＳ型半導体装置において、一端がパ
ッドに接続され、他端が抵抗を介しグランドに接続され
たＭＯＳトランジスタと、 このＭＯＳトランジスタの
抵抗接続端にベースが接続され、一端がパッドに接続さ
れ他端が抵抗を介しグランドに接続された第１のバイポ
ーラトランジスタと、この第１のパイポーラトランジス
タの抵抗側端にベースが接続され、一端がパッドに接続
され他端がグランドに接続された第２のバイポーラトラ
ンジスタと、を有し、静電気パルスにより前記ＭＯＳト
ランジスタがブレークダウンした場合、前記第１および
第２のバイポーラトランジスタがオンすることによっ
て、前記ＭＯＳトランジスタに印加される電圧を降下さ
せることを特徴とするものである。
【００１２】また、この発明に係るＣＭＯＳ型半導体装
置は、前記第２のバイポーラトランジスタのベースが、
前記半導体基板の内部抵抗よりなるベース直列抵抗を介
して前記第１のバイポーラトランジスタの抵抗側端に接
続されていることが好適である。また、前記ＭＯＳトラ
ンジスタがブレークダウンした場合の電流が、前記半導
体基板の内部抵抗に流れ、該内部抵抗での電圧降下によ
って、前記第１および第２のバイポーラトランジスタが
オンすることも好適である。更にまた、前記内部抵抗は
ウエルの拡がり抵抗であることも好適である。
置は、前記第２のバイポーラトランジスタのベースが、
前記半導体基板の内部抵抗よりなるベース直列抵抗を介
して前記第１のバイポーラトランジスタの抵抗側端に接
続されていることが好適である。また、前記ＭＯＳトラ
ンジスタがブレークダウンした場合の電流が、前記半導
体基板の内部抵抗に流れ、該内部抵抗での電圧降下によ
って、前記第１および第２のバイポーラトランジスタが
オンすることも好適である。更にまた、前記内部抵抗は
ウエルの拡がり抵抗であることも好適である。
【００１３】更に、この発明に係るＣＭＯＳ型半導体装
置は、半導体基板上に形成されたＭＯＳトランジスタを
備えるＣＭＯＳ型半導体装置において、第１種導電型半
導体基板中に、第１のＭＯＳトランジスタのソースを形
成する第２種導電型の第１の拡散領域と、第１種導電型
の第２の拡散領域とを接触もしくは隣接して配置し、第
２のＭＯＳトランジスタのソースを形成する第２種導電
型の第３の拡散領域と、第１種導電型の第４の拡散領域
とを接触もしくは隣接して配置し、前記第１の拡散領域
と第２の拡散領域とを短絡し、他の素子あるいはグラン
ドとは接続されていない金属配線と、前記第３の拡散領
域と第４の拡散領域とを短絡し、グランドに接続する金
属配線と、前記第１のＭＯＳトランジスタのドレインを
形成する第２種導電型の第５の拡散領域および前記第２
のＭＯＳトランジスタのドレインを形成する第２種導電
型の第６の拡散領域とパッドを接続する金属配線とを備
え、かつ、前記第２の拡散領域と第６の拡散領域との間
の距離を、前記第２の拡散領域と第４の拡散領域との間
の距離よりも小さくしたことを特徴とするものである。
置は、半導体基板上に形成されたＭＯＳトランジスタを
備えるＣＭＯＳ型半導体装置において、第１種導電型半
導体基板中に、第１のＭＯＳトランジスタのソースを形
成する第２種導電型の第１の拡散領域と、第１種導電型
の第２の拡散領域とを接触もしくは隣接して配置し、第
２のＭＯＳトランジスタのソースを形成する第２種導電
型の第３の拡散領域と、第１種導電型の第４の拡散領域
とを接触もしくは隣接して配置し、前記第１の拡散領域
と第２の拡散領域とを短絡し、他の素子あるいはグラン
ドとは接続されていない金属配線と、前記第３の拡散領
域と第４の拡散領域とを短絡し、グランドに接続する金
属配線と、前記第１のＭＯＳトランジスタのドレインを
形成する第２種導電型の第５の拡散領域および前記第２
のＭＯＳトランジスタのドレインを形成する第２種導電
型の第６の拡散領域とパッドを接続する金属配線とを備
え、かつ、前記第２の拡散領域と第６の拡散領域との間
の距離を、前記第２の拡散領域と第４の拡散領域との間
の距離よりも小さくしたことを特徴とするものである。
【００１４】
【作用】上述構成に基づき、この発明におけるＣＭＯＳ
型半導体装置は、新たにバイポーラトランジスタを作り
込む特別なプロセスを用いることなしに、バイポーラト
ランジスタを複数個形成でき、かつそれらをカスケード
接続することによって高電力利得を得ることができ、効
果的な静電気に対する保護が可能となる。特に、出力段
のＮＭＯＳトランジスタに対する保護を効果的なものと
するために、バイポーラトランジスタに対するトリガー
としてＮＭＯＳトランジスタのブレークダウンを用い、
ブレークダウンしたときの電流をバイポーラトランジス
タのベース電流とすることによって容易にバイポーラト
ランジスタを動作させることができ、かつ抵抗としてバ
ルクの拡がり抵抗を利用することによって占有面積を増
やすことなく所望の結果を得ることが可能となる。
型半導体装置は、新たにバイポーラトランジスタを作り
込む特別なプロセスを用いることなしに、バイポーラト
ランジスタを複数個形成でき、かつそれらをカスケード
接続することによって高電力利得を得ることができ、効
果的な静電気に対する保護が可能となる。特に、出力段
のＮＭＯＳトランジスタに対する保護を効果的なものと
するために、バイポーラトランジスタに対するトリガー
としてＮＭＯＳトランジスタのブレークダウンを用い、
ブレークダウンしたときの電流をバイポーラトランジス
タのベース電流とすることによって容易にバイポーラト
ランジスタを動作させることができ、かつ抵抗としてバ
ルクの拡がり抵抗を利用することによって占有面積を増
やすことなく所望の結果を得ることが可能となる。
【００１５】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００１６】図１は、本発明に係るＣＭＯＳ型半導体装
置を示す断面図であり、図２は図１の等価回路である。
置を示す断面図であり、図２は図１の等価回路である。
【００１７】ＣＭＯＳ型半導体装置は、Ｐウエルの拡が
り抵抗７、８、９、１０と、Ｎ+ シート抵抗１１、１２
と、カスケード接続されたＮＰＮバイポーラトランジス
タ１３、１４と、ＭＯＳトランジスタ１５、１６とから
構成されている。そして、第１種導電型としてのＰ型基
板２１に第１種導電型の第２の拡散領域としてのＰ+型
の不純物拡散領域３４、３７及び第２種導電型の第１の
拡散領域としてのＮ+型の不純物拡散領域３２、３３、
３５、３６が形成されており、Ｐ+ 型の不純物拡散領域
３４とＮ+ 型の不純物拡散領域３３とは金属配線３９に
より接続されており、かつＰ+ 型の不純物拡散領域３７
とＮ+ 型の不純物拡散領域３６とは金属配線４０により
接続されている。なお、３１、３８はＭＯＳトランジス
タゲート電極であり、ＰＡＤはダイボンディングパッド
であり、ＰＡＤから金線等で半導体装置はリードフレー
ムを経て外部回路と接続されるようになっている。
り抵抗７、８、９、１０と、Ｎ+ シート抵抗１１、１２
と、カスケード接続されたＮＰＮバイポーラトランジス
タ１３、１４と、ＭＯＳトランジスタ１５、１６とから
構成されている。そして、第１種導電型としてのＰ型基
板２１に第１種導電型の第２の拡散領域としてのＰ+型
の不純物拡散領域３４、３７及び第２種導電型の第１の
拡散領域としてのＮ+型の不純物拡散領域３２、３３、
３５、３６が形成されており、Ｐ+ 型の不純物拡散領域
３４とＮ+ 型の不純物拡散領域３３とは金属配線３９に
より接続されており、かつＰ+ 型の不純物拡散領域３７
とＮ+ 型の不純物拡散領域３６とは金属配線４０により
接続されている。なお、３１、３８はＭＯＳトランジス
タゲート電極であり、ＰＡＤはダイボンディングパッド
であり、ＰＡＤから金線等で半導体装置はリードフレー
ムを経て外部回路と接続されるようになっている。
【００１８】次に、本実施例の作用について説明する。
【００１９】通常、静電気パルスは、ＰＡＤからＣＭＯ
Ｓ型半導体装置内に侵入し、ＭＯＳトランジスタ１５、
１６によりブレークダウンされる。この際、抵抗７に電
流が流れ、これによる電圧低下が０．６Ｖ以上になると
ＮＰＮバイポーラトランジスタ１３がオンする。このＮ
ＰＮバイポーラトランジスタ１３のエミッタにはＰウエ
ル抵抗９、１０を介してＮＰＮバイポーラトランジスタ
１４のベースに接続されていることによって、バイポー
ラトランジスタ１３のコレクタ電流がバイポーラトラン
ジスタ１４のベース電流となってバイポーラトランジス
タ１４がオンする。バイポーラトランジスタ１３、１４
共にそのコレクタはＰＡＤに接続されており、これらの
バイポーラトランジスタ１３、１４がオンすることによ
ってＰＡＤの電位は大幅に低下し、出力段のＮＭＯＳト
ランジスタ１５、１６の保護を行う。
Ｓ型半導体装置内に侵入し、ＭＯＳトランジスタ１５、
１６によりブレークダウンされる。この際、抵抗７に電
流が流れ、これによる電圧低下が０．６Ｖ以上になると
ＮＰＮバイポーラトランジスタ１３がオンする。このＮ
ＰＮバイポーラトランジスタ１３のエミッタにはＰウエ
ル抵抗９、１０を介してＮＰＮバイポーラトランジスタ
１４のベースに接続されていることによって、バイポー
ラトランジスタ１３のコレクタ電流がバイポーラトラン
ジスタ１４のベース電流となってバイポーラトランジス
タ１４がオンする。バイポーラトランジスタ１３、１４
共にそのコレクタはＰＡＤに接続されており、これらの
バイポーラトランジスタ１３、１４がオンすることによ
ってＰＡＤの電位は大幅に低下し、出力段のＮＭＯＳト
ランジスタ１５、１６の保護を行う。
【００２０】なお、上述実施例においてはＭＯＳトラン
ジスタとしてＮＭＯＳトランジスタを用いて説明した
が、これに限らず、ＰチャネルのＭＯＳでもよい。この
ようにした場合、バイポーラトランジスタの極性はＰＮ
Ｐとする。また、ＭＯＳトランジスタにフィールドＭＯ
Ｓトランジスタを用いても同様の効果を奏する。
ジスタとしてＮＭＯＳトランジスタを用いて説明した
が、これに限らず、ＰチャネルのＭＯＳでもよい。この
ようにした場合、バイポーラトランジスタの極性はＰＮ
Ｐとする。また、ＭＯＳトランジスタにフィールドＭＯ
Ｓトランジスタを用いても同様の効果を奏する。
【００２１】また、本発明をより効果的にするために
は、抵抗７、８、９の抵抗値は可能な限り大きい方が良
いが、抵抗１０は小さい方がよい。これを実現するため
に、Ｐ基板２１とグランドのコンタクトの距離をできる
だけ離し、バイポーラトランジスタ１３のエミッタとバ
イポーラトランジスタ１４のベース間距離を可能な限り
近付けることが必要である。
は、抵抗７、８、９の抵抗値は可能な限り大きい方が良
いが、抵抗１０は小さい方がよい。これを実現するため
に、Ｐ基板２１とグランドのコンタクトの距離をできる
だけ離し、バイポーラトランジスタ１３のエミッタとバ
イポーラトランジスタ１４のベース間距離を可能な限り
近付けることが必要である。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
複数のバイポーラトランジスタからなるカスケード回路
を半導体基板上に形成し、静電気パルスによりＭＯＳト
ランジスタがブレークダウンした場合、複数のバイポー
ラトランジスタがオンして基板内抵抗もしくはウエルに
電流を流すことによって電圧を降下させるように構成し
たので、高い電力利得を容易に得ることができ、静電気
パルスからの保護を有効に行うことができ、また出力段
のＮＭＯＳトランジスタに対する効果的な保護を行うこ
とができる。更に、基板内抵抗もしくはウエルの抵抗を
利用することにより特別な抵抗を必要とすることがな
く、部品点数の増加を生じることなく少ない面積で保護
回路を構成することができる。
複数のバイポーラトランジスタからなるカスケード回路
を半導体基板上に形成し、静電気パルスによりＭＯＳト
ランジスタがブレークダウンした場合、複数のバイポー
ラトランジスタがオンして基板内抵抗もしくはウエルに
電流を流すことによって電圧を降下させるように構成し
たので、高い電力利得を容易に得ることができ、静電気
パルスからの保護を有効に行うことができ、また出力段
のＮＭＯＳトランジスタに対する効果的な保護を行うこ
とができる。更に、基板内抵抗もしくはウエルの抵抗を
利用することにより特別な抵抗を必要とすることがな
く、部品点数の増加を生じることなく少ない面積で保護
回路を構成することができる。
【図１】本発明に係るＣＭＯＳ型半導体装置を示す断面
図である。
図である。
【図２】本発明に係るＣＭＯＳ型半導体装置の等価回路
を示す図である。
を示す図である。
【図３】従来のＣＭＯＳ入力保護回路示す回路図であ
る。
る。
【図４】従来のＣＭＯＳ入力保護回路示す断面図であ
る。
る。
【図５】従来のフィールド型ＭＯＳトランジスタを使用
した保護回路を示す断面図である。
した保護回路を示す断面図である。
【図６】従来のフィールド型ＭＯＳトランジスタを使用
した保護回路の等価回路を示す図である。
した保護回路の等価回路を示す図である。
７、８、９、１０ Ｐウエル拡がり抵抗 １１、１２ Ｎ+ シート抵抗 １３、１４ ＮＰＮバイポーラトランジスタ １５、１６ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/822 H01L 21/8234 - 21/8238 H01L 27/04 H01L 27/08 - 27/092 H01L 29/78
Claims (5)
- 【請求項１】 半導体基板上に形成されたＭＯＳトラン
ジスタを備えるＣＭＯＳ型半導体装置において、一端がパッドに接続され、他端が抵抗を介しグランドに
接続されたＭＯＳトランジスタと、 このＭＯＳトランジスタの抵抗接続端にベースが接続さ
れ、一端がパッドに接続され他端が抵抗を介しグランド
に接続された第１のバイポーラトランジスタと、 この第１のパイポーラトランジスタの抵抗側端にベース
が接続され、一端がパッドに接続され他端がグランドに
接続された第２のバイポーラトランジスタと、 を有し、 静電気パルスにより前記ＭＯＳトランジスタがブレーク
ダウンした場合、前記第１および第２のバイポーラトラ
ンジスタがオンすることによって、前記ＭＯＳトランジ
スタに印加される電圧を降下させることを特徴とするＣ
ＭＯＳ型半導体装置。 - 【請求項２】 前記第２のバイポーラトランジスタのベ
ースが、前記半導体基板の内部抵抗よりなるベース直列
抵抗を介して前記第１のバイポーラトランジスタの抵抗
側端に接続されていることを特徴とする、請求項１記載
のＣＭＯＳ型半導体装置。 - 【請求項３】 前記ＭＯＳトランジスタがブレークダウ
ンした場合の電流が、前記半導体基板の内部抵抗に流
れ、該内部抵抗での電圧降下によって、前記第１および
第２のバイポーラトランジスタがオンすることを特徴と
する、請求項１または２記載のＣＭＯＳ型半導体装置。 - 【請求項４】 前記内部抵抗はウエルの拡がり抵抗であ
ることを特徴とする、請求項２または３記載のＣＭＯＳ
型半導体装置。 - 【請求項５】 半導体基板上に形成されたＭＯＳトラン
ジスタを備えるＣＭＯＳ型半導体装置において、 第１種導電型半導体基板中に、第１のＭＯＳトランジス
タのソースを形成する第２種導電型の第１の拡散領域
と、第１種導電型の第２の拡散領域とを接触もしくは隣
接して配置し、第２のＭＯＳトランジスタのソースを形成する第２種導
電型の第３の拡散領域と、第１種導電型の第４の拡散領
域とを接触もしくは隣接して配置し、 前記 第１の拡散領域と第２の拡散領域とを短絡し、他の
素子あるいはグランドとは接続されていない金属配線
と、 前記第３の拡散領域と第４の拡散領域とを短絡し、グラ
ンドに接続する金属配線と、 前記第１のＭＯＳトランジスタのドレインを形成する第
２種導電型の第５の拡散領域および前記第２のＭＯＳト
ランジスタのドレインを形成する第２種導電型の第６の
拡散領域とパッドを接続する金属配線とを備え、 かつ、前記第２の拡散領域と第６の拡散領域との間の距
離を、前記第２の拡散領域と第４の拡散領域との間の距
離よりも小さくした ことを特徴とするＣＭＯＳ型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25932692A JP3199488B2 (ja) | 1992-09-29 | 1992-09-29 | Ｃｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25932692A JP3199488B2 (ja) | 1992-09-29 | 1992-09-29 | Ｃｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112421A JPH06112421A (ja) | 1994-04-22 |
| JP3199488B2 true JP3199488B2 (ja) | 2001-08-20 |
Family
ID=17332539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25932692A Expired - Fee Related JP3199488B2 (ja) | 1992-09-29 | 1992-09-29 | Ｃｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199488B2 (ja) |
-
1992
- 1992-09-29 JP JP25932692A patent/JP3199488B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112421A (ja) | 1994-04-22 |
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