JPH05183118A - Ｅｓｄ保護回路 - Google Patents

Ｅｓｄ保護回路

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JPH05183118A
JPH05183118A JP4144529A JP14452992A JPH05183118A JP H05183118 A JPH05183118 A JP H05183118A JP 4144529 A JP4144529 A JP 4144529A JP 14452992 A JP14452992 A JP 14452992A JP H05183118 A JPH05183118 A JP H05183118A
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JP
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circuit
region
bipolar transistor
transistor
guard ring
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JP4144529A
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Tsiu C Chan
シー． チャン ツー
David S Culver
エス． カルバー デイビッド
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract

(57)【要約】 （修正有） 【目的】集積回路装置、特にＣＭＯＳ装置と共に使用す
るのに適した静電放電放電回路及びレイアウト構成体を
考案する。 【構成】集積回路装置用のＥＳＤ保護回路及び構成体が
ＥＳＤ過渡的電圧に対し低抵抗放電経路を与える為にラ
テラルＮＰＮトランジスタを使用している。好適な構成
体は、更に、Ｎチャンネル出力駆動トランジスタの変形
例を有しており、スナップバックを誘発する寄生バイポ
ーラトランジスタを取り除いている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路構成体
に関するものであって、更に詳細には、ＣＭＯＳ装置と
共に使用するのに適した静電放電保護回路及びレイアウ
ト構成体に関するものである。
【０００２】
【従来の技術】集積回路装置、特にＣＭＯＳ装置は、静
電放電（ＥＳＤ）により誘起される障害に影響を受け易
い。ＥＳＤは、典型的に、高電圧で短い期間のスパイク
であり、例えば蓄積された静電化の放電により発生され
るものである。ＥＳＤは、その影響を最小とするような
処置が取られない場合には、集積回路装置を損傷したり
又は、完全に破壊したりする場合がある。
【０００３】ＥＳＤ保護回路は、殆どの集積回路装置の
すべての入力ピン及び出力ピンにおいて使用されてい
る。現在広く使用されているＥＳＤ保護回路は、典型的
に、ダイオードクランプ、ラテラルパンチスルー装置及
び入力／出力ボンディングパッドの回りのガードリング
コレクタを使用するものである。これらの回路は入力回
路を保護する上である程度効果的なものであるが、約３
０００Ｖを越える非常に高い過渡的電圧から出力回路を
保護する点では劣っている。
【０００４】ＣＭＯＳ装置の出力回路は、特に、ＥＳＤ
により誘発される障害に影響を受け易い。何故ならば、
Ｎチャンネル駆動トランジスタのドレインが装置の出力
ボンディングパッドへ直接的に接続されているからであ
る。高ＥＳＤ電圧の場合、Ｎチャンネル出力装置はスナ
ップバックブレークダウン状態に駆動され、それは、ド
レイン接合を永久的に破壊するか、又はトランジスタの
ゲート酸化膜を破壊する。いずれの場合においても、そ
の集積回路は完全に又は部分的に機能障害状態とされ
る。
【０００５】ＣＭＯＳ装置の集積度が継続して増加する
に従い、ＥＳＤにより誘発される障害により影響を受け
易くなる。より薄いゲート酸化膜、より浅いソース／ド
レイン接合及びより密接して離隔されたコンポーネント
を使用することは、過去において経験して来た問題を更
に悪化させるに過ぎない。
【０００６】
【発明が解決しようとする課題】ＣＭＯＳ装置と共に使
用するのに適しており且つ改良したＥＳＤの保護を与え
るＥＳＤ保護回路及び構成体を提供することが所望され
ている。更に、このような回路及び構成体がスタンダー
ドなＣＭＯＳ処理技術と適合性を有しており、且つ殆ど
又は全く処理の流れに複雑性を付加することなしに向上
した保護を提供することが所望されている。
【０００７】
【課題を解決するための手段】本発明によれば、集積回
路装置用のＥＳＤ保護回路及び構成体が、ＥＳＤ過渡的
電圧に対し低抵抗放電経路を提供するためにラテラルＮ
ＰＮトランジスタを提供している。好適な構成体は、更
に、スナップバックを誘発させる寄生バイポーラトラン
ジスタを除去するためにＮチャンネル出力駆動トランジ
スタの変形例を有している。
【０００８】
【実施例】以下に説明する処理のステップ及び構成体は
集積回路を製造するための完全な処理の流れを構成する
ものではない。本発明は、当該技術分野において現在使
用されている集積回路製造技術に関連して実施すること
が可能なものであり、従って本発明をよりよく理解する
のに必要な範囲でのみ処理のステップについて説明す
る。尚、本発明の集積回路の一部を示した概略図は、本
発明の重要な特徴をよりよく示すために縮尺通りには図
示していない。
【０００９】図１は、従来技術に基づく典型的なＥＳＤ
保護構成体を示している。入力／出力パッド１０は装置
外部で接続を行うためにリードフレームリード（不図
示）へボンドするために使用される。図示した回路は装
置からの出力ピンに対するものであり、且つＣＭＯＳ技
術を使用している。
【００１０】ＣＭＯＳ出力ドライバ１２はＰチャンネル
トランジスタ１４とＮチャンネルトラジスタ１６とから
構成されており、当該技術分野において公知の如くイン
バータを形成すべく接続されている。インバータ１２か
らの出力端は金属信号ライン１８により入力／出力パッ
ド１０へ直接的に接続されている。信号ライン１８及び
バッファ１２は図１においては単に模式的に示している
に過ぎない。
【００１１】本装置の基板内において、Ｐウエル内にお
いて、高度にドープしたＰ型コレクタガードリング２０
が、ボンドパッド１０が形成されている領域を取り囲ん
でいる。ガードリング２０内には、更に、Ｎ＋２４及び
２６から構成されるパンチスルー装置２２が設けられて
おり、且つそれらが形成されているＰウエルの周囲の部
分も設けられている。Ｎ＋領域２４は金属信号ライン２
８によりボンドパッド１０へ接続されている。Ｎ＋領域
２６がガードリング２０の一部に隣接して位置しており
且つ金属ストラップ（不図示）によりそれへ接続されて
いる。Ｎ＋領域２６及びガードリング２０の両方がソー
ス電圧Ｖssへ接続されており、その電圧は好適実施例に
おいては接地電圧である。ガードリング２０及びその他
の構成体が形成されるＰウエルも接地電圧へ接続されて
いる。
【００１２】図２は図１の構成体の概略断面図であり、
その中に示した装置の構造を示している。上述した如
く、ガードリング２０は接地へ接続されている。Ｎ＋領
域２６は金属ストラップ３０により接地及びガードリン
グ２０へ接続されている。出力Ｎチャンネルトランジス
タ１６を包含する該構成体の全てはＰウエル３２内に形
成されている。Ｎチャンネル装置のゲート３６の一部及
びドレイン３４のみが図２に示されている。
【００１３】正電圧スパイクが発生すると、装置２２内
にパンチスルーが発生する。Ｎ＋領域２４とＮウエル３
２との間のＰＮ接合がブレークダウンし、且つボンドパ
ッド１０からＮ＋装置２４及び２６を介して接地へ電流
が流れる。非常に高い電圧である場合には、Ｐウエル３
２の比較的高い抵抗が接地への充分に速い放電を防止す
る。ボンドパッド１０上の電圧はドレイン３４上の電圧
を上昇させるのに充分に高く上昇し、スナップバックブ
レークダウンを発生させる。これは、接地への放電経路
が比較的高い抵抗を有しており、且つ、Ｎチャンネル出
力ドライバ１６上の寄生バイポーラトランジスタがター
ンオンするのに充分高い電圧に到達するという事実から
直接的に発生する。
【００１４】図３乃至５は、従来装置と比較して改良し
た保護を与える好適なＥＳＤ保護回路及びレイアウトを
示している。出力ドライバ４０はＰチャンネルトランジ
スタ４２とＮチャンネルトランジスタ４４とを有してい
る。出力ドライバ４０の出力端は金属信号ライン４８に
より入力／出力ボンドパッド４６へ接続している。Ｐ＋
ガードリング５０がボンドパッド４６を取り囲んでお
り、且つ接地電圧へ接続されている。
【００１５】Ｎ＋領域５２がラテラルＮＰＮバイポーラ
トランジスタのコレクタを画定しており、且つ金属信号
ライン５４によりボンドパッド４６へ接続している。Ｎ
＋領域５２はＮウエル領域５６を有しており、それにつ
いては図４を参照してより詳細に説明する。Ｎ＋領域５
８は、ラテラルバイポーラトランジスタのエミッタとし
て作用する。ガードリング５０及びその中に装置が形成
されるＰウエルは該トランジスタに対するベースとして
作用する。エミッタ領域５８に隣接してガードリング５
０内にギャップが設けられており、且つエミッタ５８は
ガードリングベース５０から離隔されており、従ってそ
れらは接触状態にはない。従来技術の装置と比較して、
このエキストラな間隔はＮＰＮラテラルトランジスタが
機能し且つそのベース抵抗を増加させることを可能とし
ている。エミッタ５８は金属ライン（不図示）により接
地へ接続されている。
【００１６】図４に示した如くＮウエル領域５６がＮ＋
エミッタ領域５０に下側をＰウエル領域６０内に延在し
ている。Ｎチャンネルトランジスタ４４が、図４に示し
た如く、残りの要素と同一のＰウエル６０内に形成され
ている。Ｎチャンネルトランジスタのドレイン６２が前
述した如く金属ライン４８へ接続している。ソース領域
６４はＰウエル６０内に延在する局所化されたＰ＋領域
６６を有している。これらの領域６６については図５を
参照してより詳細に説明する。
【００１７】ボンドパッド４０上の電圧が充分に高い状
態へ移行すると、Ｎ＋コレクタ領域５２とＰウエル６０
との領域との間の接合がブレークダウンする。このこと
は、ベース／ガードリングコンタクト５０内へ電流を流
させる。Ｐウエル５０は比較的高い抵抗を有しており、
従ってＰウエル５０内においてＩＲ電圧降下が発生す
る。その電流の流れが充分に大きくなると、基板内のベ
ース５０とエミッタ５８との間の電圧差が充分に大きく
なり該ラテラルバイポーラトランジスタをターンオンさ
せる。この電圧は典型的に約０．６Ｖである。該ラテラ
ルバイポーラトランジスタがターンオンすると、接地へ
の低抵抗電流経路がエミッタ５８を介して形成され、且
つパッド４６上の電圧は放電される。パッド４６からの
電流が充分に低く降下すると、０．６Ｖターンオン電圧
は最早発生されず、且つラテラルＮトランジスタはター
ンオフする。
【００１８】比較的高いＥＳＤ電流がラテラルＮＰＮト
ランジスタを介して流れると、金属ライン５４が高温と
なる。このラインは、好適には、アルミニウムから形成
されており、それは加熱されると下側に存在するシリコ
ンと合金を形成する傾向となる。このことは、基板内に
アルミニウムのスパイクを形成することとなる。深いＮ
ウエル領域５６が設けられており、このことが深刻な問
題となることを防止している。Ｎウエル５６は充分に深
く、従ってアルミニウムスパイクはＰウエル６０と接触
することはなく且つ領域５２と６０との間の接合を短絡
することはない。従って、下側に存在する接合を損傷す
ることなしに、アルミニウムスパイクの発生、又はそこ
に既に存在するものの拡大及び深さの増大等の幾つかの
ＥＳＤイベントが発生することが可能である。
【００１９】パッド４６上の負スパイクが発生すると、
コレクタ５２とＰウエル６０との接合は順方向バイアス
される。何故ならば、Ｐウエル６０は接地電圧にあるか
らである。単に電流がパッドへ流れ、回路要素が不当に
ストレスがかけられることはない。
【００２０】図５はＮチェンネルトランジスタ４４のレ
イアウトを示している。ゲート６８がソース領域６４と
ドレイン領域６２の間のチャンネル領域の上側に存在し
ている。マルチコンタクト７０が金属ライン４８とドレ
イン６２との間に構成されている。マルチコンタクト７
２は、更に接地ライン（不図示）によりソース領域６４
へ形成されている。コンタクト７２のうちの幾つかはＰ
＋領域６６を介して形成されている。これは、Ｎチャン
ネルソースをＰウエル電圧へ接続しており、それらの間
で発生する傾向のあるＩＲ電圧降下を最小としている。
このことは、寄生バイポーラトランジスタがターンオン
することを防止している。何故ならば、該寄生トランジ
スタがターンオンするのには典型的に０．６Ｖ電圧降下
がベースとエミッタとの間に必要とされるからである。
このことは、スナップバックにより発生されるＮチャン
ネルトランジスタ４４に対する損傷を防止している。パ
ッド４６へ接続されているラテラルＮＰＮトランジスタ
により供給される改良した低抵抗電流経路に結合して、
Ｎチャンネルトランジスタ４４に対して発生する壊滅的
な損傷の蓋然性は著しく低下されている。
【００２１】コンタクト７２のうちの数個のみが関連す
るＰ＋領域６６を有している。このことは、Ｎチャンネ
ルトランジスタ４４の直列抵抗が高過ぎるようになるこ
とを防止しており、且つＮチャンネル利得における劣化
を防止している。Ｐ＋領域６６を余り多く使用すると利
得を低下させ且つ直列抵抗を増加させる。その使用数が
少なすぎる場合には、寄生バイポーラトランジスタがタ
ーンオンすることを防止することが不可能となる。
【００２２】レイアウトにおける変形例は、装置を製造
するために使用される特定の処理パラメータに適合すべ
く行うことが可能である。例えば、ベース領域５０とエ
ミッタ５８との間の距離はベース抵抗を増加させるため
に増加させることが可能である。ベース抵抗を増加させ
ると０．６Ｖターンオン電圧を発生するのに必要なター
ンオン電流が低下される。その抵抗が余りに増加し過ぎ
ると、この電流は非常に低くなり且つＳＣＲが形成され
る。このことは、ラテラルＮＰＮトランジスタがターン
オンし且つＥＳＤイベントが終了した後にもオン状態を
維持する場合に、不所望な装置動作を発生する場合があ
る。エミッタをベースに近付け過ぎるとベース抵抗が減
少し、そのことはラテラルバイポーラトランジスタをタ
ーンオンさせるのに必要な電流を増加させる。ベース抵
抗に対する値はＰウエル６０の固有抵抗から容易に計算
することが可能であり、且つその装置に好適なターンオ
ン電流を選択することが可能である。
【００２３】当業者にとって明らかな如く、上述した構
成体は装置上のどこか他でＣＭＯＳ装置を製造するのに
既に使用されている処理ステップを使用して容易に製造
することが可能である。例えば、Ｎウエル５６をマスク
し且つＰチャンネルトランジスタを形成するために使用
されるＮウエルと同時に形成することが可能である。種
々のＰ＋およびＮ＋領域は同時的に形成され、適宜のソ
ース／ドレイン領域はどこか他に形成される。従って、
上述した構成体はスタンダードなＣＭＯＳを製造する処
理の流れに何ら複雑性を加味するものではなく、既に設
計されたＣＭＯＳ装置内に容易に組み込むことを可能と
している。
【００２４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来の入力／出力ＥＳＤ保護構成体を示した
概略平面図。
【図２】 図１の構成体の一部を示した概略断面図。
【図３】 本発明に基づくＥＳＤ保護回路用の好適な構
成体のレイアウトを示した概略図。
【図４】 図３の構成体の一部を示した概略断面図。
【図５】 本発明に基づく好適なトランジスタ構成のレ
イアウトを示した概略図。
【符号の説明】
４０ 出力ドライバ ４２ Ｐチャンネルトランジスタ ４４ Ｎチャンネルトランジスタ ４６ 入力／出力ボンドパッド ４８ 金属信号ライン ５０ Ｐ＋ガードリング ５２ Ｎ＋領域 ５４ 金属信号ライン ５６ Ｎウエル領域 ５８ Ｎ＋領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド エス． カルバー アメリカ合衆国， テキサス 75056， ザ コロニー， ラビング コート 7205

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路用の静電放電保護回路に
    おいて、入力／出力ボンディングパッドが設けられてお
    り、前記ボンディングパッドに接続して出力ドライバが
    設けられており、前記パッドに接続してバイポーラトラ
    ンジスタが設けられており、前記ボンディングパッド上
    の高電圧が前記バイポーラトランジスタをターンオンさ
    せ且つ前記ボンディングパッドから接地へ電流をシャン
    トさせることを特徴とする回路。
  2. 【請求項２】 請求項１において、前記パイポーラトラ
    ンジスタがラテラルＮＰＮトランジスタを有することを
    特徴とする回路。
  3. 【請求項３】 請求項１において、更に、前記バイポー
    ラトランジスタを取り囲んで高度にドープしたガードリ
    ングが設けられていることを特徴とする回路。
  4. 【請求項４】 請求項３において、前記ガードリングが
    前記バイポーラトランジスタ用のベースとして機能する
    ことを特徴とする回路。
  5. 【請求項５】 請求項４において、前記ガードリングが
    ドープしたＰ型であり、前記バイポーラトランジスタが
    ＮＰＮトランジスタを有することを特徴とする回路。
  6. 【請求項６】 請求項３において、前記ガードリングが
    前記バイポーラトランジスタを部分的にのみ取り囲んで
    おり、且つ前記バイポーラトランジスタのエミッタに隣
    接して位置したギャップを有しており、且つ前記ギャッ
    プが前記バイポーラトランジスタがターンオンする電圧
    を制御するために位置決めされていることを特徴とする
    回路。
  7. 【請求項７】 請求項１において、前記バイポーラトラ
    ンジスタのコレクタが前記ボンディングパッドへ接続さ
    れていることを特徴とする回路。
  8. 【請求項８】 請求項７において、前記コレクタが金属
    信号ラインにより前記ボンディングパッドへ接続されて
    いることを特徴とする回路。
  9. 【請求項９】 請求項８において、前記金属信号ライン
    がアルミニウム信号ラインを有することを特徴とする回
    路。
  10. 【請求項１０】 請求項９において、前記バイポーラト
    ランジスタが前記アルミニウム信号ラインへコンタクト
    領域下側に比較的高いコレクタ領域を有することを特徴
    とする回路。
  11. 【請求項１１】 請求項１において、前記出力ドライバ
    がＣＭＯＳバッファを有することを特徴とする回路。
  12. 【請求項１２】 請求項１１において、前記ＣＭＯＳバ
    ッファがインバータを有することを特徴とする回路。
  13. 【請求項１３】 請求項１２において、前記インバータ
    のＮチャンネルトランジスタが前記バイポーラトランジ
    スタと共通のＰ型ウエル内に形成されていることを特徴
    とする回路。
  14. 【請求項１４】 請求項１３において、前記Ｎチャンネ
    ルトランジスタが前記ボンディングパッドへ接続したド
    レイン領域を有すると共に、装置接地へ接続したソ−ス
    領域を有しており、前記ソース領域が前記装置接地へ接
    続された少なくとも一つの高度にドープしたＰ型領域を
    有しており、前記Ｎチャンネルトランジスタに関連した
    寄生バイポーラトランジスタが静電放電期間中にターン
    オンすることがないことを特徴とする回路。
  15. 【請求項１５】 ＣＭＯＳ装置用の出力保護回路におい
    て、半導体基板内にＰ型ウエル領域が設けられており、
    前記ウエル内に高度にドープしたガードリングが設けら
    れており、前記ガードリングの近傍で前記ウエル内に第
    一Ｎ型領域が設けられており、前記第一Ｎ型領域近傍で
    前記ウエル内に第二Ｎ型領域が設けられており、前記第
    二Ｎ型領域に接続してボンドパッドが設けられており、
    前記ボンドパッドに接続したドレインを具備すると共に
    装置接地へ接続したソースを有するＮチャンネルトラン
    ジスタが前記ウエル内に設けられており、前記第一Ｎ型
    領域、前記ガードリング及び前記第二Ｎ型領域が、夫
    々、ラテラルＮＰＮトランジスタのエミッタ、ベース及
    びコレクタとして機能し、前記ラテラルＮＰＮトランジ
    スタは前記ボンドパッド上に高電圧が存在する場合にタ
    ーンオンして装置接地へ電流をシャントすることを特徴
    とする回路。
  16. 【請求項１６】 請求項１５において、前記コレクタＮ
    型領域がアルミニウム信号ラインにより前記ボンドパッ
    ドへ接続されており、前記アルミニウム信号ラインが前
    記コレクタ領域と接触するコンタクト領域が比較的深い
    接合領域を有することを特徴とする回路。
  17. 【請求項１７】 請求項１６において、前記比較的深い
    接合領域が、前記コレクタ領域の残存部分よりも一層軽
    度にドープされていることを特徴とする回路。
  18. 【請求項１８】 請求項１５において、前記Ｎチャンネ
    ルトランジスタのソースが前記ウエルに接触する複数個
    の高度にドープしたＰ型領域を有しており、このような
    Ｐ型領域及びＮ型ソースが前記装置接地へ接続されてい
    ることを特徴とする回路。
  19. 【請求項１９】 請求項１５において、前記ガードリン
    グ及び前記エミッタＮ型領域は両方とも前記装置接地へ
    接続されていることを特徴とする回路。
JP4144529A 1991-06-05 1992-06-04 Ｅｓｄ保護回路 Pending JPH05183118A (ja)

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US71154991A 1991-06-05 1991-06-05
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