JPH05283618A - Ｃｍｏｓ集積回路用静電放電保護 - Google Patents
Ｃｍｏｓ集積回路用静電放電保護Info
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- JPH05283618A JPH05283618A JP4222972A JP22297292A JPH05283618A JP H05283618 A JPH05283618 A JP H05283618A JP 4222972 A JP4222972 A JP 4222972A JP 22297292 A JP22297292 A JP 22297292A JP H05283618 A JPH05283618 A JP H05283618A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Abstract
(57)【要約】 （修正有）
【目的】静電放電によるＣＭＯＳ集積回路の損傷を防止
する。 【構成】充電されたＩ／Ｏパッドから接地電圧レベルに
あるＩ／Ｏパッドへ電流をシャントさせるために、低抵
抗金属ＶＣＣリング及びＶＳＳリングに三端子装置とし
ての形態を有する寄生バイポーラトランジスタを使用す
ることによりＩ／Ｏパッドへ及びそれからの低電圧経路
を提供する。更に、ＥＳＤ発生期間中に逆バイアスされ
た場合により低い電圧において導通状態へ迅速にスイッ
チさせることの可能なクランプをＶＣＣリングとＶＳＳ
リングとの間に与える。このクランプは、そうでない場
合にはＥＳＤ発生期間中に逆バイアスされた接合を損傷
することが可能な電流を低インピーダンスパワーバスへ
シャントさせることが可能である。
する。 【構成】充電されたＩ／Ｏパッドから接地電圧レベルに
あるＩ／Ｏパッドへ電流をシャントさせるために、低抵
抗金属ＶＣＣリング及びＶＳＳリングに三端子装置とし
ての形態を有する寄生バイポーラトランジスタを使用す
ることによりＩ／Ｏパッドへ及びそれからの低電圧経路
を提供する。更に、ＥＳＤ発生期間中に逆バイアスされ
た場合により低い電圧において導通状態へ迅速にスイッ
チさせることの可能なクランプをＶＣＣリングとＶＳＳ
リングとの間に与える。このクランプは、そうでない場
合にはＥＳＤ発生期間中に逆バイアスされた接合を損傷
することが可能な電流を低インピーダンスパワーバスへ
シャントさせることが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路半導
体装置に使用する静電放電保護回路に関するものであ
る。
体装置に使用する静電放電保護回路に関するものであ
る。
【０００２】
【従来の技術】全ての集積回路（ＩＣ）装置はある程度
静電放電（ＥＳＤ）に影響を受ける。しかしながら、Ｉ
Ｃ装置がより小型になると、ＥＳＤ損傷が発生する蓋然
性が高くなり且つＥＳＤの発生に応答して半導体装置を
動作不能のものとさせる可能性が高まる。特に問題とな
るのは、薄いゲート酸化膜を有するＭＯＳ装置及びＣＭ
ＯＳ装置である。
静電放電（ＥＳＤ）に影響を受ける。しかしながら、Ｉ
Ｃ装置がより小型になると、ＥＳＤ損傷が発生する蓋然
性が高くなり且つＥＳＤの発生に応答して半導体装置を
動作不能のものとさせる可能性が高まる。特に問題とな
るのは、薄いゲート酸化膜を有するＭＯＳ装置及びＣＭ
ＯＳ装置である。
【０００３】静電荷が集積し次いで短い期間の高電圧パ
ルスとして迅速に放電される場合に静電放電即ちＥＳＤ
が発生する。人間が取扱う場合に、最大で２８ｋＶまで
の電圧が発生され且つＩＣ装置を介して１０ナノ秒以下
の時間で放電される場合があることが証明されている。
静電荷は、更に、配送、貯蔵又は別のピンが接地されて
いる場合に放電される電子システム内に組込まれている
間にパッケージ化されたＩＣ装置のリードフレームのピ
ン上に蓄積する場合がある。この高い静電圧の放電は、
約２Ａの電流を発生させる場合がある。この高電流は、
別のピン又はパッドが接地される場合にＩＣ装置を介し
て流れねばならない。この高電流により誘起される電圧
により薄いゲート酸化膜は容易に破壊される場合がある
ので、ＭＯＳ装置は、特に、静電荷の放電に対して影響
を受けやすい。
ルスとして迅速に放電される場合に静電放電即ちＥＳＤ
が発生する。人間が取扱う場合に、最大で２８ｋＶまで
の電圧が発生され且つＩＣ装置を介して１０ナノ秒以下
の時間で放電される場合があることが証明されている。
静電荷は、更に、配送、貯蔵又は別のピンが接地されて
いる場合に放電される電子システム内に組込まれている
間にパッケージ化されたＩＣ装置のリードフレームのピ
ン上に蓄積する場合がある。この高い静電圧の放電は、
約２Ａの電流を発生させる場合がある。この高電流は、
別のピン又はパッドが接地される場合にＩＣ装置を介し
て流れねばならない。この高電流により誘起される電圧
により薄いゲート酸化膜は容易に破壊される場合がある
ので、ＭＯＳ装置は、特に、静電荷の放電に対して影響
を受けやすい。
【０００４】ＥＳＤの発生により発生される高電流を処
理することの可能なＩＣ装置におけるＥＳＤ保護に対す
る必要性が長年の間認識されている。しかしながら、Ｅ
ＳＤ保護回路は、５００Ｖ乃至３．０ｋＶの間の静電荷
レベルに対する保護を与えるべく設計されるのが一般的
である。なぜならば、一度ＩＣ装置をシステム内に挿入
すると、ＥＳＤ保護に対する必要性は最小とされるから
である。なぜならば、この様なほとんどのシステムは、
通常、優れたＥＳＤ保護構成を組込んでいるからであ
る。しかしながら、その様に挿入する前においては、Ｉ
Ｃ装置は、ＩＣ装置のピン又はパッドへ印加されるＥＳ
Ｄパルスに対して特に影響を受けやすい。典型的なＣＭ
ＯＳのＩＣ装置においては、本明細書においてはＶＣＣ
リングとして呼称する供給電圧バス乃至はリング、及び
本明細書においてはＶＣＣリングとして呼称する接地電
圧バス乃至はリングが、ＩＣ装置の周辺部周りに経路付
けがされている。あるＩＣ装置においては、ＶＣＣリン
グをＶＳＳリングとは異なった導電層上に設けることが
可能ではあるが、これらのリングを互いに同心円状に設
けている。
理することの可能なＩＣ装置におけるＥＳＤ保護に対す
る必要性が長年の間認識されている。しかしながら、Ｅ
ＳＤ保護回路は、５００Ｖ乃至３．０ｋＶの間の静電荷
レベルに対する保護を与えるべく設計されるのが一般的
である。なぜならば、一度ＩＣ装置をシステム内に挿入
すると、ＥＳＤ保護に対する必要性は最小とされるから
である。なぜならば、この様なほとんどのシステムは、
通常、優れたＥＳＤ保護構成を組込んでいるからであ
る。しかしながら、その様に挿入する前においては、Ｉ
Ｃ装置は、ＩＣ装置のピン又はパッドへ印加されるＥＳ
Ｄパルスに対して特に影響を受けやすい。典型的なＣＭ
ＯＳのＩＣ装置においては、本明細書においてはＶＣＣ
リングとして呼称する供給電圧バス乃至はリング、及び
本明細書においてはＶＣＣリングとして呼称する接地電
圧バス乃至はリングが、ＩＣ装置の周辺部周りに経路付
けがされている。あるＩＣ装置においては、ＶＣＣリン
グをＶＳＳリングとは異なった導電層上に設けることが
可能ではあるが、これらのリングを互いに同心円状に設
けている。
【０００５】一つの従来技術の保護方法においては、典
型的に約２．０ｋＶである人間により典型的に蓄積され
る静電荷を散逸させるために十分なＥＳＤ保護を提供し
ている（これは、しばしば、人体モデル乃至は「ＨＢ
Ｍ」と呼称される）。このＨＢＭ保護は、全ての入力及
び出力（Ｉ／Ｏ）パッド及びＶＳＳ又はＶＣＣリングの
間に標準寸法（Ｗ／Ｌ≒１５０μｍ／２μｍ）Ｎチャン
ネル又はＰチャンネル出力ドライバを配置させることに
より達成される。入力パッド上において、各ドライバの
ゲートが半導体ダイの適宜の本体へ抵抗を介して接続さ
れる。
型的に約２．０ｋＶである人間により典型的に蓄積され
る静電荷を散逸させるために十分なＥＳＤ保護を提供し
ている（これは、しばしば、人体モデル乃至は「ＨＢ
Ｍ」と呼称される）。このＨＢＭ保護は、全ての入力及
び出力（Ｉ／Ｏ）パッド及びＶＳＳ又はＶＣＣリングの
間に標準寸法（Ｗ／Ｌ≒１５０μｍ／２μｍ）Ｎチャン
ネル又はＰチャンネル出力ドライバを配置させることに
より達成される。入力パッド上において、各ドライバの
ゲートが半導体ダイの適宜の本体へ抵抗を介して接続さ
れる。
【０００６】ＶＣＣ又はＶＳＳリングの何れかの間で蓄
積された電荷を放電させるために、従来の保護方法では
受動的なクランプを使用しており、それは、典型的に、
標準寸法のＮチャンネルＭＯＳトランジスタである。該
クランプトランジスタのゲートは受動的であるか又は能
動的であるかの何れかとすることが可能なＥＳＤ検知器
へ接続されている。この受動的検知器回路は、典型的
に、ゲートをＶＳＳへ結合させる抵抗を有している。能
動的なクランプ回路は、例えば増幅器及び抵抗及びコン
デンサなどのデジタル及びアナログコンポーネントから
構成されている。ＭＯＳトランジスタのドレイン及びソ
ースは、それぞれ、ＶＣＣリング及びＶＳＳリングへ接
続されている。
積された電荷を放電させるために、従来の保護方法では
受動的なクランプを使用しており、それは、典型的に、
標準寸法のＮチャンネルＭＯＳトランジスタである。該
クランプトランジスタのゲートは受動的であるか又は能
動的であるかの何れかとすることが可能なＥＳＤ検知器
へ接続されている。この受動的検知器回路は、典型的
に、ゲートをＶＳＳへ結合させる抵抗を有している。能
動的なクランプ回路は、例えば増幅器及び抵抗及びコン
デンサなどのデジタル及びアナログコンポーネントから
構成されている。ＭＯＳトランジスタのドレイン及びソ
ースは、それぞれ、ＶＣＣリング及びＶＳＳリングへ接
続されている。
【０００７】ＥＳＤパルスにより発生される瞬間的な電
流を処理するために、ＶＣＣリング及びＶＳＳリング
は、典型的に、最も厚い金属層上で５０μｍの幅であ
る。この保護方法は、ＭＯＳ集積回路装置において広く
使用されている。なぜならば、この構成を実現するため
に必要とされるシリコン面積は最小だからである。しか
しながら、この保護方法は、４００Åの厚さのゲート酸
化膜を有する２μｍより大きな幾何学的形状を有するＣ
ＭＯＳプロセスに対して主に効果的なものであり、より
小さな幾何学的形状及びより小さなゲート酸化膜を有す
るＣＭＯＳプロセスに対して効果的なものではない。
流を処理するために、ＶＣＣリング及びＶＳＳリング
は、典型的に、最も厚い金属層上で５０μｍの幅であ
る。この保護方法は、ＭＯＳ集積回路装置において広く
使用されている。なぜならば、この構成を実現するため
に必要とされるシリコン面積は最小だからである。しか
しながら、この保護方法は、４００Åの厚さのゲート酸
化膜を有する２μｍより大きな幾何学的形状を有するＣ
ＭＯＳプロセスに対して主に効果的なものであり、より
小さな幾何学的形状及びより小さなゲート酸化膜を有す
るＣＭＯＳプロセスに対して効果的なものではない。
【０００８】上述したＥＳＤ保護回路の概略図を図１に
示してある。パッド１２がＰＮＰトランジスタ１４を介
してＶＣＣリング１８へ結合されており、且つパッド１
６がＮＰＮトランジスタ２０を介してＶＳＳリング２２
へ結合されている。トランジスタ１４及び２０のベース
及びコレクタが短絡されており、且つ、それぞれ、ＶＣ
Ｃリング１８及びＶＳＳリング２２へ接続されており、
それらはダイオードとして機能する。抵抗２４を、トラ
ンジスタ２６のゲートとパッド１２との間に直列的に結
合させることが可能である。
示してある。パッド１２がＰＮＰトランジスタ１４を介
してＶＣＣリング１８へ結合されており、且つパッド１
６がＮＰＮトランジスタ２０を介してＶＳＳリング２２
へ結合されている。トランジスタ１４及び２０のベース
及びコレクタが短絡されており、且つ、それぞれ、ＶＣ
Ｃリング１８及びＶＳＳリング２２へ接続されており、
それらはダイオードとして機能する。抵抗２４を、トラ
ンジスタ２６のゲートとパッド１２との間に直列的に結
合させることが可能である。
【０００９】図示した実施例においては、２ＡのＥＳＤ
パルスに応答して、トランジスタ１４及び２０が約１ナ
ノ秒でオン状態へスイッチし、且つエミッタ・ベース接
合を横断して約正の５Ｖの順方向電圧降下を有する。Ｎ
ＰＮトランジスタ２０のベースが、通常最も低い電圧
（即ち、ＶＳＳ）へ接続されるＰ基板から形成されるの
で、それをＶＳＳリング２２へ結合させることが自明な
設計上の選択である。通常動作期間中にＰＮＰをオフ状
態に維持するための効率性の同様の理由から、ＰＮＰト
ランジスタ１４のベースは最も高い電圧（即ち、ＶＣ
Ｃ）へ接続されている。
パルスに応答して、トランジスタ１４及び２０が約１ナ
ノ秒でオン状態へスイッチし、且つエミッタ・ベース接
合を横断して約正の５Ｖの順方向電圧降下を有する。Ｎ
ＰＮトランジスタ２０のベースが、通常最も低い電圧
（即ち、ＶＳＳ）へ接続されるＰ基板から形成されるの
で、それをＶＳＳリング２２へ結合させることが自明な
設計上の選択である。通常動作期間中にＰＮＰをオフ状
態に維持するための効率性の同様の理由から、ＰＮＰト
ランジスタ１４のベースは最も高い電圧（即ち、ＶＣ
Ｃ）へ接続されている。
【００１０】各Ｉ／Ｏパッド１２及び１６は、更に、そ
れぞれパッド及びパワーリング１８又は２２の間に結合
されているダイオード１５及び１７として構成された第
二トランジスタを有している。例えば、図１において、
ダイオード１５（ＮＰＮトランジスタ）は、パッド１２
をＶＳＳリング２２へ結合し、且つ正のパルスを有する
ＥＳＤの期間中、ダイオード１５は逆バイアスされる。
図１のＥＳＤ保護回路に対する一つの主要な設計考慮事
項は、ＥＳＤ電流を装置を介して逆方向に強制的に流す
ことを回避することである。ほとんどのＣＭＯＳプロセ
スにおいては、逆バイアスされたＰＮＰトランジスタは
約１８Ｖの逆ブレークダウン電圧を有しており、且つＮ
ＰＮトランジスタの逆ブレークダウン電圧は約１５Ｖで
あり約１０Ｖへスナップバックする。何れの場合におい
ても、ＣＭＯＳ装置のトランジスタがポリシリコンゲー
トを使用し且つドレイン対ソース電圧が１０Ｖよりも大
きく且つ同時的にゲート対ソース電圧が５０ナノ秒を超
えて１０Ｖよりも大きい場合には、十分なホットキャリ
ア（即ち、同一の物質において通常遭遇する多数キャリ
アのエネルギよりも一層高いエネルギを有するキャリ
ア）が発生し、それがゲート酸化膜を破壊し且つＩＣ装
置の一つ又はそれ以上のトランジスタのゲートを短絡さ
せることがある。Ｎチャンネル装置は、Ｐチャンネル装
置よりも、そのゲートとソースとを横断して高い振幅の
電圧を印加するのと同時的にそのドレインとソースとを
横断して高い振幅の電圧を印加することにより損傷を発
生する蓋然性が一層高い。従って、５０ナノ秒を超え
て、ゲート対ソース電圧ＶGSが１０Ｖよりも大きく且つ
同時的にドレイン対ソース電圧ＶDSが１０Ｖよりも大き
い場合には、３００Åのゲート酸化膜を破壊するのに十
分なホットエレクトロンを容易に発生することが可能で
ある。高い振幅のＶGS及びＶDSの同時的な印加がない場
合であっても、ゲート酸化膜は、約１７Ｖで破壊する場
合もある。この様な装置は動作不能状態となる場合があ
る。
れぞれパッド及びパワーリング１８又は２２の間に結合
されているダイオード１５及び１７として構成された第
二トランジスタを有している。例えば、図１において、
ダイオード１５（ＮＰＮトランジスタ）は、パッド１２
をＶＳＳリング２２へ結合し、且つ正のパルスを有する
ＥＳＤの期間中、ダイオード１５は逆バイアスされる。
図１のＥＳＤ保護回路に対する一つの主要な設計考慮事
項は、ＥＳＤ電流を装置を介して逆方向に強制的に流す
ことを回避することである。ほとんどのＣＭＯＳプロセ
スにおいては、逆バイアスされたＰＮＰトランジスタは
約１８Ｖの逆ブレークダウン電圧を有しており、且つＮ
ＰＮトランジスタの逆ブレークダウン電圧は約１５Ｖで
あり約１０Ｖへスナップバックする。何れの場合におい
ても、ＣＭＯＳ装置のトランジスタがポリシリコンゲー
トを使用し且つドレイン対ソース電圧が１０Ｖよりも大
きく且つ同時的にゲート対ソース電圧が５０ナノ秒を超
えて１０Ｖよりも大きい場合には、十分なホットキャリ
ア（即ち、同一の物質において通常遭遇する多数キャリ
アのエネルギよりも一層高いエネルギを有するキャリ
ア）が発生し、それがゲート酸化膜を破壊し且つＩＣ装
置の一つ又はそれ以上のトランジスタのゲートを短絡さ
せることがある。Ｎチャンネル装置は、Ｐチャンネル装
置よりも、そのゲートとソースとを横断して高い振幅の
電圧を印加するのと同時的にそのドレインとソースとを
横断して高い振幅の電圧を印加することにより損傷を発
生する蓋然性が一層高い。従って、５０ナノ秒を超え
て、ゲート対ソース電圧ＶGSが１０Ｖよりも大きく且つ
同時的にドレイン対ソース電圧ＶDSが１０Ｖよりも大き
い場合には、３００Åのゲート酸化膜を破壊するのに十
分なホットエレクトロンを容易に発生することが可能で
ある。高い振幅のＶGS及びＶDSの同時的な印加がない場
合であっても、ゲート酸化膜は、約１７Ｖで破壊する場
合もある。この様な装置は動作不能状態となる場合があ
る。
【００１１】図２において、図１に示したＥＳＤ保護回
路の機能を示してある。パッド１２における典型的なＥ
ＳＤ発生は、ダイオードとしてモデル化された第一ＰＮ
Ｐトランジスタ１４においての電圧上昇、抵抗３４とし
てモデル化されているＶＣＣリング１８の抵抗に起因す
る電圧上昇、クランプ３２を横断しての電圧上昇、抵抗
３６としてモデル化してあるＶＳＳリング２２の抵抗を
横断しての電圧上昇、及びダイオードとしてモデル化し
てあるＮＰＮトランジスタ２０を横断しての電圧上昇と
して表われる。このＥＳＤ発生期間中、全体的な電圧上
昇は１７Ｖよりも大きなものである場合があり、それは
ダイオード１５又は１７（図１）を逆バイアスさせるこ
とが可能であり且つＩＣ装置のゲート酸化膜にストレス
を与える。１７Ｖを超える電圧はＮＰＮダイオードに対
する逆ブレークダウン電圧を超えるものであるので、Ｉ
／Ｏピンから逆バイアスされたダイオードを介してＶＳ
Ｓ又はＶＣＣの何れかのリング内に電流が流れる。従っ
て、このＥＳＤ発生により発生される全体的な電圧は、
逆バイアスされたダイオードのゲート酸化膜を破壊する
場合がある。
路の機能を示してある。パッド１２における典型的なＥ
ＳＤ発生は、ダイオードとしてモデル化された第一ＰＮ
Ｐトランジスタ１４においての電圧上昇、抵抗３４とし
てモデル化されているＶＣＣリング１８の抵抗に起因す
る電圧上昇、クランプ３２を横断しての電圧上昇、抵抗
３６としてモデル化してあるＶＳＳリング２２の抵抗を
横断しての電圧上昇、及びダイオードとしてモデル化し
てあるＮＰＮトランジスタ２０を横断しての電圧上昇と
して表われる。このＥＳＤ発生期間中、全体的な電圧上
昇は１７Ｖよりも大きなものである場合があり、それは
ダイオード１５又は１７（図１）を逆バイアスさせるこ
とが可能であり且つＩＣ装置のゲート酸化膜にストレス
を与える。１７Ｖを超える電圧はＮＰＮダイオードに対
する逆ブレークダウン電圧を超えるものであるので、Ｉ
／Ｏピンから逆バイアスされたダイオードを介してＶＳ
Ｓ又はＶＣＣの何れかのリング内に電流が流れる。従っ
て、このＥＳＤ発生により発生される全体的な電圧は、
逆バイアスされたダイオードのゲート酸化膜を破壊する
場合がある。
【００１２】典型的なＭＯＳプロセスの場合、ゲート寸
法が２μｍであり、ゲート酸化膜の厚さが４００Åであ
り、且つ軽度にドープしたドレイン（ＬＤＤ）領域を設
けるものでないことが一般的な設計パラメータである。
この様な構成においては、ゲート酸化膜は十分な厚さで
あり、従って酸化膜が破壊するには、図２の回路を横断
しての電圧が少なくとも２０Ｖの上昇を経験することが
必要である。図１及び２の従来の保護回路は、十分適切
なものであった。なぜならば、ゲート酸化膜の破壊電圧
はＥＳＤ電流経路内の直列要素を横断しての電圧降下の
和よりも高いものであったからである。
法が２μｍであり、ゲート酸化膜の厚さが４００Åであ
り、且つ軽度にドープしたドレイン（ＬＤＤ）領域を設
けるものでないことが一般的な設計パラメータである。
この様な構成においては、ゲート酸化膜は十分な厚さで
あり、従って酸化膜が破壊するには、図２の回路を横断
しての電圧が少なくとも２０Ｖの上昇を経験することが
必要である。図１及び２の従来の保護回路は、十分適切
なものであった。なぜならば、ゲート酸化膜の破壊電圧
はＥＳＤ電流経路内の直列要素を横断しての電圧降下の
和よりも高いものであったからである。
【００１３】従来の保護方法は、典型的なＭＯＳプロセ
スの幾何学的形状を有するＣＭＯＳＩＣ装置を保護する
のには十分である。しかしながら、装置の幾何学的形状
が縮小されるにつれ、ゲート酸化膜は一層薄くなり、且
つ多くの適用例においてＬＤＤがいまや必要なものとさ
れているので、この様なＩＣ装置はより低い電圧におい
てＥＳＤ損傷を発生する場合がある。静電放電により発
生される電圧上昇を制限するために図１及び２の逆バイ
アスしたダイオードに依存することでは不十分であるこ
とが明らかである。
スの幾何学的形状を有するＣＭＯＳＩＣ装置を保護する
のには十分である。しかしながら、装置の幾何学的形状
が縮小されるにつれ、ゲート酸化膜は一層薄くなり、且
つ多くの適用例においてＬＤＤがいまや必要なものとさ
れているので、この様なＩＣ装置はより低い電圧におい
てＥＳＤ損傷を発生する場合がある。静電放電により発
生される電圧上昇を制限するために図１及び２の逆バイ
アスしたダイオードに依存することでは不十分であるこ
とが明らかである。
【００１４】図１の図示したＥＳＤ保護回路におけるこ
の様な逆バイアスの蓋然性は公知である。この様な電圧
上昇を制限するための一つの直接的な解決方法は、ＥＳ
Ｄ保護回路における各コンポーネントをより大型のもの
とすることである。しかしながら、このアプローチはＩ
Ｃ上の高価な面積を占有し、ＩＣを非常に高価なものと
することになる。更に、この解決方法はより多くの表面
積を犠牲にして順方向バイアスコンポーネントの抵抗値
を改善するものであるが、それは、逆バイアスブレーク
ダウンレベルをほんの僅かに改善するに過ぎない。
の様な逆バイアスの蓋然性は公知である。この様な電圧
上昇を制限するための一つの直接的な解決方法は、ＥＳ
Ｄ保護回路における各コンポーネントをより大型のもの
とすることである。しかしながら、このアプローチはＩ
Ｃ上の高価な面積を占有し、ＩＣを非常に高価なものと
することになる。更に、この解決方法はより多くの表面
積を犠牲にして順方向バイアスコンポーネントの抵抗値
を改善するものであるが、それは、逆バイアスブレーク
ダウンレベルをほんの僅かに改善するに過ぎない。
【００１５】上述したことに加えて、図１の回路は、正
のＥＳＤスパイクに対しＶＣＣへの経路及び負のＥＳＤ
スパイクに対しＶＳＳへの経路を与えるに過ぎない。図
２に見られるその他の経路は、通常逆方向においてクラ
ンプ３２を介して通過せねばならない。クランプ３２は
逆バイアス状態に導通するためには約１５Ｖを超える電
圧を必要とするので、この様な経路はＩＣ装置を劣化さ
せるか又は損傷する。明らかに、ＣＭＯＳゲート酸化膜
が一層薄くなる場合に、単にＶＣＣリング及びＶＳＳリ
ングに対してではなく、一つのＩ／Ｏパッドから別のＩ
／Ｏパッドへ付加的な経路を与えることが必要である。
のＥＳＤスパイクに対しＶＣＣへの経路及び負のＥＳＤ
スパイクに対しＶＳＳへの経路を与えるに過ぎない。図
２に見られるその他の経路は、通常逆方向においてクラ
ンプ３２を介して通過せねばならない。クランプ３２は
逆バイアス状態に導通するためには約１５Ｖを超える電
圧を必要とするので、この様な経路はＩＣ装置を劣化さ
せるか又は損傷する。明らかに、ＣＭＯＳゲート酸化膜
が一層薄くなる場合に、単にＶＣＣリング及びＶＳＳリ
ングに対してではなく、一つのＩ／Ｏパッドから別のＩ
／Ｏパッドへ付加的な経路を与えることが必要である。
【００１６】この問題に対するその他の公知の解決方法
も完全に満足のいくものではなく、最小のＩＣ面積を使
用しながら効果的なＥＳＤ保護回路を提供することの必
要性が存在している。
も完全に満足のいくものではなく、最小のＩＣ面積を使
用しながら効果的なＥＳＤ保護回路を提供することの必
要性が存在している。
【００１７】
【課題を解決するための手段】本発明は、広義において
は、集積回路（ＩＣ）装置に関するものである。更に詳
細には、本発明は、ＣＭＯＳ集積回路装置において使用
される静電放電（ＥＳＤ）保護回路に関するものであ
る。
は、集積回路（ＩＣ）装置に関するものである。更に詳
細には、本発明は、ＣＭＯＳ集積回路装置において使用
される静電放電（ＥＳＤ）保護回路に関するものであ
る。
【００１８】本発明は、充電されたＩ／Ｏパッドから接
地電圧レベルにあるＩ／Ｏパッドへ電流をシャントさせ
るために低抵抗金属ＶＣＣリング及びＶＳＳリングを使
用することにより各入力及び出力（Ｉ／Ｏ）パッドへ及
びそれからの低電圧経路を提供する。本発明は、更に、
ＥＳＤ発生期間中に逆バイアスされた場合により低い電
圧において導通状態へ迅速にスイッチさせることの可能
なクランプをＶＣＣリングとＶＳＳリングとの間に与え
る。このクランプは、そうでない場合にはＥＳＤ発生期
間中に逆バイアスされた接合を損傷することが可能な電
流を低インピーダンスパワーバスへシャントさせること
が可能である。
地電圧レベルにあるＩ／Ｏパッドへ電流をシャントさせ
るために低抵抗金属ＶＣＣリング及びＶＳＳリングを使
用することにより各入力及び出力（Ｉ／Ｏ）パッドへ及
びそれからの低電圧経路を提供する。本発明は、更に、
ＥＳＤ発生期間中に逆バイアスされた場合により低い電
圧において導通状態へ迅速にスイッチさせることの可能
なクランプをＶＣＣリングとＶＳＳリングとの間に与え
る。このクランプは、そうでない場合にはＥＳＤ発生期
間中に逆バイアスされた接合を損傷することが可能な電
流を低インピーダンスパワーバスへシャントさせること
が可能である。
【００１９】好適実施例においては、本発明はＣＭＯＳ
集積回路装置のＩ／Ｏパッド及びパワーパッド上に設け
られるＥＳＤ保護回路を有している。この保護回路は、
迅速に低インピーダンス状態へスイッチさせることの可
能なＶＣＣ又はＶＳＳへ及びそれからの複数個の低電圧
経路を提供する。
集積回路装置のＩ／Ｏパッド及びパワーパッド上に設け
られるＥＳＤ保護回路を有している。この保護回路は、
迅速に低インピーダンス状態へスイッチさせることの可
能なＶＣＣ又はＶＳＳへ及びそれからの複数個の低電圧
経路を提供する。
【００２０】本発明は、ＣＭＯＳ集積回路装置に対する
ＥＳＤ損傷を防止し、その場合に、最小の幾何学的寸法
及びゲート酸化膜厚さは減少され、約３００Å以下であ
り、且つＮチャンネルトランジスタはＬＤＤにより与え
られる利点を利用すべく構成されている。該電圧の範囲
乃至は大きさが制限され且つ接合の逆バイアスストレス
が対応して減少されるのでＥＳＤ損傷は著しく減少され
る。例えば、１．５μｍの最小幾何学的寸法を有し且つ
３００Å以下のゲート酸化膜厚さを有する典型的なＭＯ
Ｓプロセスの場合、ゲート酸化膜は約１７Ｖ以下で破壊
することが通常である。この低い電圧において、図２の
逆バイアスされたＰチャンネル保護装置はいまだにアバ
ランシェ領域において導通状態となっておらず、且つ、
約１５Ｖにおいてトリガし且つ１０Ｖへスナップバック
するＮチャンネル保護装置は導通状態であるが、Ｎチャ
ンネル装置は、１５Ｖでストレスされると、破壊する。
ＥＳＤ損傷を防止し、その場合に、最小の幾何学的寸法
及びゲート酸化膜厚さは減少され、約３００Å以下であ
り、且つＮチャンネルトランジスタはＬＤＤにより与え
られる利点を利用すべく構成されている。該電圧の範囲
乃至は大きさが制限され且つ接合の逆バイアスストレス
が対応して減少されるのでＥＳＤ損傷は著しく減少され
る。例えば、１．５μｍの最小幾何学的寸法を有し且つ
３００Å以下のゲート酸化膜厚さを有する典型的なＭＯ
Ｓプロセスの場合、ゲート酸化膜は約１７Ｖ以下で破壊
することが通常である。この低い電圧において、図２の
逆バイアスされたＰチャンネル保護装置はいまだにアバ
ランシェ領域において導通状態となっておらず、且つ、
約１５Ｖにおいてトリガし且つ１０Ｖへスナップバック
するＮチャンネル保護装置は導通状態であるが、Ｎチャ
ンネル装置は、１５Ｖでストレスされると、破壊する。
【００２１】本発明は、ＥＳＤ保護のために専用的に使
用されるシリコン面積を最小のものに維持しながら、静
電放電損傷に対する保護を増加させるために四つのＥＳ
Ｄ回路構成の改良事項を有している。
用されるシリコン面積を最小のものに維持しながら、静
電放電損傷に対する保護を増加させるために四つのＥＳ
Ｄ回路構成の改良事項を有している。
【００２２】図１及び２の従来の実施例において示され
る態様で結合するのではなく、本発明のＥＳＤ保護回路
を構成する寄生バイポーラトランジスタは三端子装置と
して取扱われている。特に、これらのエミッタはＩ／Ｏ
パッドへ結合され、そのベースは最も低いＶＳＳ又は最
も高いＶＣＣリングへ適宜結合され、且つコレクタは相
補的リングへ結合される。
る態様で結合するのではなく、本発明のＥＳＤ保護回路
を構成する寄生バイポーラトランジスタは三端子装置と
して取扱われている。特に、これらのエミッタはＩ／Ｏ
パッドへ結合され、そのベースは最も低いＶＳＳ又は最
も高いＶＣＣリングへ適宜結合され、且つコレクタは相
補的リングへ結合される。
【００２３】本発明は、かなりの量のＥＳＤ電流が該ク
ランプ及びその電圧降下をバイパスすることを可能とし
ており、その際に逆バイアスされた接合又はゲート酸化
膜を破壊する可能性を低下させている。本発明を使用す
ることにより、ＩＣ装置上の任意の二つのパッド間の過
剰なストレスは制限される。又、この構成は、ＥＳＤリ
ングに対して必要とされる面積を減少している。なぜな
らば、各リングは、発生したＥＳＤに対しより小さな電
流を受けるからである。実際上、本保護回路におけるト
ランジスタ及びリングは、ＥＳＤが発生した場合に、二
つの並列な抵抗として機能する。
ランプ及びその電圧降下をバイパスすることを可能とし
ており、その際に逆バイアスされた接合又はゲート酸化
膜を破壊する可能性を低下させている。本発明を使用す
ることにより、ＩＣ装置上の任意の二つのパッド間の過
剰なストレスは制限される。又、この構成は、ＥＳＤリ
ングに対して必要とされる面積を減少している。なぜな
らば、各リングは、発生したＥＳＤに対しより小さな電
流を受けるからである。実際上、本保護回路におけるト
ランジスタ及びリングは、ＥＳＤが発生した場合に、二
つの並列な抵抗として機能する。
【００２４】ＶＣＣリングとＶＳＳリングとの間のクラ
ンプに加えて、該クランプのドレイン及びソースと並列
的にコンデンサが付加されている。該コンデンサは、Ｖ
ＣＣ又はＶＳＳパッドの一つを介して直接的に放電され
るＩ／Ｏ上の蓄積電荷に対する付加的な保護を与えてい
る。なぜならば、該Ｉ／Ｏパッド上の三端子装置がこの
コンデンサを介して流れるベース電流によりオン状態に
直ぐさまバイアスされるからである。
ンプに加えて、該クランプのドレイン及びソースと並列
的にコンデンサが付加されている。該コンデンサは、Ｖ
ＣＣ又はＶＳＳパッドの一つを介して直接的に放電され
るＩ／Ｏ上の蓄積電荷に対する付加的な保護を与えてい
る。なぜならば、該Ｉ／Ｏパッド上の三端子装置がこの
コンデンサを介して流れるベース電流によりオン状態に
直ぐさまバイアスされるからである。
【００２５】最後に、上述したコンデンサに加えて、本
クランプは、更に、好適には、クランプトランジスタの
ドレインとゲートとの間にコンデンサを結合することに
より変形される。該コンデンサは、クランプトランジス
タ上の逆ブレークダウンをトリガするのに必要な電圧を
減少させ、従って、ＥＳＤ保護回路により見られる全体
的な電圧降下と、該クランプを電流を通過させる状態に
スイッチさせるのに必要な時間の両方を減少させる。
クランプは、更に、好適には、クランプトランジスタの
ドレインとゲートとの間にコンデンサを結合することに
より変形される。該コンデンサは、クランプトランジス
タ上の逆ブレークダウンをトリガするのに必要な電圧を
減少させ、従って、ＥＳＤ保護回路により見られる全体
的な電圧降下と、該クランプを電流を通過させる状態に
スイッチさせるのに必要な時間の両方を減少させる。
【００２６】
【実施例】以下の説明においては、本発明を、Ｐ型基板
上に製造した例えばＣＭＯＳなどの絶縁ゲート型電界効
果トランジスタに関連して説明する。理解すべきことで
あるが、本発明は、任意のＭＯＳ集積回路技術又は任意
のタイプの基板に関連して実現することが可能なもので
ある。本発明実施例の説明においては、同一の要素に対
しては同一の参照番号を使用している。
上に製造した例えばＣＭＯＳなどの絶縁ゲート型電界効
果トランジスタに関連して説明する。理解すべきことで
あるが、本発明は、任意のＭＯＳ集積回路技術又は任意
のタイプの基板に関連して実現することが可能なもので
ある。本発明実施例の説明においては、同一の要素に対
しては同一の参照番号を使用している。
【００２７】図３を参照すると、本発明のＥＳＤ保護回
路の一実施例が、別のパッドが接地されている場合に、
一つのＩ／Ｏパッドにおける静電荷を迅速に放電させる
ために、それぞれ、寄生ＰＮＰ及びＮＰＮトランジスタ
５０及び５２を使用している。
路の一実施例が、別のパッドが接地されている場合に、
一つのＩ／Ｏパッドにおける静電荷を迅速に放電させる
ために、それぞれ、寄生ＰＮＰ及びＮＰＮトランジスタ
５０及び５２を使用している。
【００２８】図３の回路においては、ＰＮＰトランジス
タ５０は、三端子形態で接続されており、即ちエミッタ
５４はパッド１２へ接続されており、ベース５６はＶＣ
Ｃリング１８へ接続されており、コレクタ５８はＶＳＳ
リング２２へ接続されている。同様の態様で、ＮＰＮト
ランジスタ５２は三端子装置として接続されており、即
ちエミッタ６０はパッド１４へ接続されており、コレク
タ６２はＶＣＣリング１８へ接続されており、ベース６
４はＶＳＳリング２２へ接続されている。
タ５０は、三端子形態で接続されており、即ちエミッタ
５４はパッド１２へ接続されており、ベース５６はＶＣ
Ｃリング１８へ接続されており、コレクタ５８はＶＳＳ
リング２２へ接続されている。同様の態様で、ＮＰＮト
ランジスタ５２は三端子装置として接続されており、即
ちエミッタ６０はパッド１４へ接続されており、コレク
タ６２はＶＣＣリング１８へ接続されており、ベース６
４はＶＳＳリング２２へ接続されている。
【００２９】当業者により理解される如く、明示的に示
しているわけではないが、ＮＰＮ寄生トランジスタ（不
図示）はトランジスタ５２の接続と同様の態様でパッド
１２へ接続されており、且つＰＮＰ寄生トランジスタ
（不図示）はトランジスタ５０の接続と同様の態様でパ
ッド１４へ接続されている。更に、当業者により理解さ
れる如く、各横方向トランジスタは対称的な装置であ
り、且つエミッタ及びコレクタの命名の仕方は単に便宜
上のものに過ぎない。
しているわけではないが、ＮＰＮ寄生トランジスタ（不
図示）はトランジスタ５２の接続と同様の態様でパッド
１２へ接続されており、且つＰＮＰ寄生トランジスタ
（不図示）はトランジスタ５０の接続と同様の態様でパ
ッド１４へ接続されている。更に、当業者により理解さ
れる如く、各横方向トランジスタは対称的な装置であ
り、且つエミッタ及びコレクタの命名の仕方は単に便宜
上のものに過ぎない。
【００３０】図３の回路は、更に、クランプトランジス
タ３２及びＩＣ装置の核の寸法に依存するコンデンサ７
２を有している。クランプ３２は、そのドレインをＶＣ
Ｃリング１８へ接続しており、そのソースをＶＳＳリン
グ２２へ接続している。寄生横方向バイポーラトランジ
スタ６６はクランプ３２のＭＯＳトランジスタと関連し
ている。トランジスタ６６は、そのベース及びコレクタ
をノード６８においてクランプ３２トランジスタのソー
スへ結合している。トランジスタ６６のベースは、更
に、基板本体へ接続されている。トランジスタ６６のエ
ミッタはノード７０においてクランプ３２トランジスタ
のドレインへ結合されている。
タ３２及びＩＣ装置の核の寸法に依存するコンデンサ７
２を有している。クランプ３２は、そのドレインをＶＣ
Ｃリング１８へ接続しており、そのソースをＶＳＳリン
グ２２へ接続している。寄生横方向バイポーラトランジ
スタ６６はクランプ３２のＭＯＳトランジスタと関連し
ている。トランジスタ６６は、そのベース及びコレクタ
をノード６８においてクランプ３２トランジスタのソー
スへ結合している。トランジスタ６６のベースは、更
に、基板本体へ接続されている。トランジスタ６６のエ
ミッタはノード７０においてクランプ３２トランジスタ
のドレインへ結合されている。
【００３１】上述した如く、ＶＣＣリング１８及びＶＳ
Ｓリング２２はコンデンサ７２により結合されている。
コンデンサ７２は、好適には、ＩＣ装置の核から得られ
る分散容量である。この対応においては、ダイ面積コン
デンサを構成するためにＩＣ装置の付加的な表面積を割
当てることの必要性なしに、十分の容量を与えることが
可能である。ＥＳＤが発生した場合に経験する高い電流
において、該トランジスタのベータ（ＨFE）は比較的低
く、従ってトランジスタ６６をオン状態に維持するため
に十分なるベース駆動を与えるためにコンデンサ７２が
十分なものであることが重要である。コンデンサ７２の
値は、好適には、１００×１００ミルＭＯＳ集積回路装
置の場合少なくとも３３０ｐＦであり、且つ該集積回路
装置の核におけるトランジスタの数に依存する。
Ｓリング２２はコンデンサ７２により結合されている。
コンデンサ７２は、好適には、ＩＣ装置の核から得られ
る分散容量である。この対応においては、ダイ面積コン
デンサを構成するためにＩＣ装置の付加的な表面積を割
当てることの必要性なしに、十分の容量を与えることが
可能である。ＥＳＤが発生した場合に経験する高い電流
において、該トランジスタのベータ（ＨFE）は比較的低
く、従ってトランジスタ６６をオン状態に維持するため
に十分なるベース駆動を与えるためにコンデンサ７２が
十分なものであることが重要である。コンデンサ７２の
値は、好適には、１００×１００ミルＭＯＳ集積回路装
置の場合少なくとも３３０ｐＦであり、且つ該集積回路
装置の核におけるトランジスタの数に依存する。
【００３２】図３に示した三端子接続の場合、ＥＳＤ発
生期間中に発生される電流のかなりの量は、クランプ３
２及びそれと関連する電圧降下をバイパスすることが可
能である。図４に示した如く、パッド１２において発生
する正のＥＳＤはエミッタ５４とベース５６との接合を
順方向バイアスさせ、従って経路７４により示した如
く、電流がパッド１２からベース５６を介してＶＣＣリ
ング１８へ流れる。電流は、更に、エミッタ５４及びコ
レクタ５８を介してパッド１２から経路７６に沿って流
れる。しかしながら、アバランシェ領域に到達するまで
受動的クランプを介して全部の電流が強制的に流される
図２の実施例の場合と異なり、本実施例の電流は、主に
ＶＣＣリング１８上を、順方向バイアスされたトランジ
スタ５２の低抵抗コレクタ６２−エミッタ６０経路を介
して直接的にパッド１４へ流れる。トランジスタ５０
は、トランジスタ５２を順方向バイアス状態に維持する
ために経路７６に沿って十分な電流を導通させる。経路
７６からの余分な電流は、ＭＯＳクランプ３２の現在順
方向バイアスされているＮＰＮトランジスタ６６を介し
てＶＣＣリング１８へシャントして帰還される。しかし
ながら、経路８０に沿ってクランプ３２を介しての電流
は図２の従来の実施例における場合よりも、本実施例に
おいてはかなり低いものである。クランプ３２はＶＳＳ
リング２２からの余分のベース駆動電流をＶＣＣバス１
８へ放電させる経路を与えねばならない。この態様にお
いて、余分のベース駆動電流はＶＳＳリング２２からＶ
ＣＣバス１８へシャントされ、且つトランジスタ５２の
順方向バイアスされたコレクタ６２−エミッタ６０接合
を介してパッド１４へ安全にダンプされる。
生期間中に発生される電流のかなりの量は、クランプ３
２及びそれと関連する電圧降下をバイパスすることが可
能である。図４に示した如く、パッド１２において発生
する正のＥＳＤはエミッタ５４とベース５６との接合を
順方向バイアスさせ、従って経路７４により示した如
く、電流がパッド１２からベース５６を介してＶＣＣリ
ング１８へ流れる。電流は、更に、エミッタ５４及びコ
レクタ５８を介してパッド１２から経路７６に沿って流
れる。しかしながら、アバランシェ領域に到達するまで
受動的クランプを介して全部の電流が強制的に流される
図２の実施例の場合と異なり、本実施例の電流は、主に
ＶＣＣリング１８上を、順方向バイアスされたトランジ
スタ５２の低抵抗コレクタ６２−エミッタ６０経路を介
して直接的にパッド１４へ流れる。トランジスタ５０
は、トランジスタ５２を順方向バイアス状態に維持する
ために経路７６に沿って十分な電流を導通させる。経路
７６からの余分な電流は、ＭＯＳクランプ３２の現在順
方向バイアスされているＮＰＮトランジスタ６６を介し
てＶＣＣリング１８へシャントして帰還される。しかし
ながら、経路８０に沿ってクランプ３２を介しての電流
は図２の従来の実施例における場合よりも、本実施例に
おいてはかなり低いものである。クランプ３２はＶＳＳ
リング２２からの余分のベース駆動電流をＶＣＣバス１
８へ放電させる経路を与えねばならない。この態様にお
いて、余分のベース駆動電流はＶＳＳリング２２からＶ
ＣＣバス１８へシャントされ、且つトランジスタ５２の
順方向バイアスされたコレクタ６２−エミッタ６０接合
を介してパッド１４へ安全にダンプされる。
【００３３】本発明の三端子形態を使用する一つの利点
は、ＶＣＣリング１８及びＶＳＳリング２２に対して必
要とされる面積が最小であるという点である。例えば、
図３の三端子形態の場合には、ＶＳＳリング２２はＥＳ
Ｄ電流の約２５％を取扱うものであり、従ってそうでな
い場合に必要とされる場合よりもより低い電流担持能力
を有するように構成することが可能である。
は、ＶＣＣリング１８及びＶＳＳリング２２に対して必
要とされる面積が最小であるという点である。例えば、
図３の三端子形態の場合には、ＶＳＳリング２２はＥＳ
Ｄ電流の約２５％を取扱うものであり、従ってそうでな
い場合に必要とされる場合よりもより低い電流担持能力
を有するように構成することが可能である。
【００３４】次に、図５を参照すると、クランプ８２の
一つの好適な受動的実施例をより詳細に示してある。ト
ランジスタ３２に加えて、キックスタート（動作開始）
コンデンサ８４が、トランジスタ３２のゲートをＶＣＣ
及びトランジスタ３２のドレインへ接続している。コン
デンサ８４は、逆バイアスモードにある場合に、トラン
ジスタ３２をキックスタート即ち動作を開始させる。受
動的クランプの場合に一般的であるように、抵抗８６
は、トランジスタ３２のゲートをＶＳＳ及びトランジス
タ３２のソースへ結合する。
一つの好適な受動的実施例をより詳細に示してある。ト
ランジスタ３２に加えて、キックスタート（動作開始）
コンデンサ８４が、トランジスタ３２のゲートをＶＣＣ
及びトランジスタ３２のドレインへ接続している。コン
デンサ８４は、逆バイアスモードにある場合に、トラン
ジスタ３２をキックスタート即ち動作を開始させる。受
動的クランプの場合に一般的であるように、抵抗８６
は、トランジスタ３２のゲートをＶＳＳ及びトランジス
タ３２のソースへ結合する。
【００３５】ＩＣ装置の通常動作期間中、トランジスタ
３２のゲート−ソース電圧は０Ｖである。しかしなが
ら、ＥＳＤパルスが発生すると、電圧上昇がコンデンサ
８４によりゲートへ供給され、ゲート−ソース電圧を約
１乃至５ナノ秒で約１乃至２Ｖへ迅速に増加させる。コ
ンデンサ８４は、瞬間的に、トランジスタ３２をキック
スタート即ち動作状態とさせ、図６に示した如く、１０
Ｖ逆ブレークダウン状態へスイッチさせる。
３２のゲート−ソース電圧は０Ｖである。しかしなが
ら、ＥＳＤパルスが発生すると、電圧上昇がコンデンサ
８４によりゲートへ供給され、ゲート−ソース電圧を約
１乃至５ナノ秒で約１乃至２Ｖへ迅速に増加させる。コ
ンデンサ８４は、瞬間的に、トランジスタ３２をキック
スタート即ち動作状態とさせ、図６に示した如く、１０
Ｖ逆ブレークダウン状態へスイッチさせる。
【００３６】図６において、キックスタートコンデンサ
８４がない場合には、トランジスタ６６のベース・コレ
クタ領域を横断しての電圧は、導通が発生する前に約１
５Ｖへ上昇せねばならない。電流が流れ始めるや否や、
電荷の迅速な増加が、曲線７９の屈曲部７７により表わ
される如く、電圧において迅速な減少を発生させる傾向
となる。この屈曲部７７は、ベース・コレクタアバラン
シェ領域を表わしており、その場合、ホールがベース領
域を介して横断して移動し且つ電子がコレクタ内に流れ
込む。電圧は、トランジスタ６６の利得がより高い電流
レベルにおいて降下するまで減少し続ける。参照番号８
１で示した曲線の部分は、コンデンサ８４の値が不十分
なものである場合の導通モードを表わしている。図６に
示した如く、非常に低いＶｄｓ電圧において小さな量の
電流の流れがあるが、電圧が１２Ｖを超えて増加するま
で屈曲部７７Ａが発生することはない。
８４がない場合には、トランジスタ６６のベース・コレ
クタ領域を横断しての電圧は、導通が発生する前に約１
５Ｖへ上昇せねばならない。電流が流れ始めるや否や、
電荷の迅速な増加が、曲線７９の屈曲部７７により表わ
される如く、電圧において迅速な減少を発生させる傾向
となる。この屈曲部７７は、ベース・コレクタアバラン
シェ領域を表わしており、その場合、ホールがベース領
域を介して横断して移動し且つ電子がコレクタ内に流れ
込む。電圧は、トランジスタ６６の利得がより高い電流
レベルにおいて降下するまで減少し続ける。参照番号８
１で示した曲線の部分は、コンデンサ８４の値が不十分
なものである場合の導通モードを表わしている。図６に
示した如く、非常に低いＶｄｓ電圧において小さな量の
電流の流れがあるが、電圧が１２Ｖを超えて増加するま
で屈曲部７７Ａが発生することはない。
【００３７】コンデンサ８４が適切な寸法を有している
場合には、ＭＯＳ装置が導通領域にスイッチされ且つ１
ｍＡ以下のソース電流を導通させる。このソース電流
は、バイポーラトランジスタに対するベース駆動を与え
る。このバイポーラトランジスタのエミッタ電流は、参
照番号８３で示した曲線の部分により示される如く、高
々１乃至２Ａへ迅速に増加することが可能である（即
ち、１乃至２ナノ秒以内）。好適実施例においては、コ
ンデンサ８４は、トランジスタ３２のゲート上に１乃至
２Ｖのゲート駆動電圧を与え且つ約１乃至２ｍＡのドレ
イン電流を与えるのに十分なものである。
場合には、ＭＯＳ装置が導通領域にスイッチされ且つ１
ｍＡ以下のソース電流を導通させる。このソース電流
は、バイポーラトランジスタに対するベース駆動を与え
る。このバイポーラトランジスタのエミッタ電流は、参
照番号８３で示した曲線の部分により示される如く、高
々１乃至２Ａへ迅速に増加することが可能である（即
ち、１乃至２ナノ秒以内）。好適実施例においては、コ
ンデンサ８４は、トランジスタ３２のゲート上に１乃至
２Ｖのゲート駆動電圧を与え且つ約１乃至２ｍＡのドレ
イン電流を与えるのに十分なものである。
【００３８】コンデンサ８４は、必要なキックスタート
機能を与えるために小さな面積内に構成することが可能
である。更に、好適実施例においては、トランジスタ３
２は、コンデンサ８４により与えられる迅速なキックス
タート機能のために、１５０μｍの幅及び１．５μｍの
長さを有することが必要であるに過ぎない。
機能を与えるために小さな面積内に構成することが可能
である。更に、好適実施例においては、トランジスタ３
２は、コンデンサ８４により与えられる迅速なキックス
タート機能のために、１５０μｍの幅及び１．５μｍの
長さを有することが必要であるに過ぎない。
【００３９】図７に示した如く、抵抗８６は拡散抵抗で
あり、好適には約１０ＫΩであり、トランジスタ３２の
ソースを接地すべく接続されている。コンデンサ８４
は、トランジスタ３２のＮ＋ソース拡散とオーバーラッ
プする第一導電性プレート８５、及び第一導電性プレー
ト８５とオーバーラップする第二導電性プレート８７か
ら構成されるスタックトコンデンサ即ち積層コンデンサ
である。第一酸化物層乃至は絶縁膜（不図示）が拡散領
域と第一プレート８５との間に配設されており、且つ第
二酸化物層はプレート８５及び８７により形成されるコ
ンデンサの一部に対する絶縁膜として作用する。第二導
電性プレート８７及びトランジスタ３２のＮ＋領域は、
一連のビア（貫通導体）８９及びコンタクト９１による
ドレイン相互接続の一部として共通接続されている。ト
ランジスタ３２をキックスタート即ち動作開始させるた
めに必要とされる容量値は１００ｆＦ（フェムトファラ
ッド）以下であり、且つ好適には、約２５ｆＦである。
あり、好適には約１０ＫΩであり、トランジスタ３２の
ソースを接地すべく接続されている。コンデンサ８４
は、トランジスタ３２のＮ＋ソース拡散とオーバーラッ
プする第一導電性プレート８５、及び第一導電性プレー
ト８５とオーバーラップする第二導電性プレート８７か
ら構成されるスタックトコンデンサ即ち積層コンデンサ
である。第一酸化物層乃至は絶縁膜（不図示）が拡散領
域と第一プレート８５との間に配設されており、且つ第
二酸化物層はプレート８５及び８７により形成されるコ
ンデンサの一部に対する絶縁膜として作用する。第二導
電性プレート８７及びトランジスタ３２のＮ＋領域は、
一連のビア（貫通導体）８９及びコンタクト９１による
ドレイン相互接続の一部として共通接続されている。ト
ランジスタ３２をキックスタート即ち動作開始させるた
めに必要とされる容量値は１００ｆＦ（フェムトファラ
ッド）以下であり、且つ好適には、約２５ｆＦである。
【００４０】これは、Ｎチャンネルの内在する寄生ＮＰ
Ｎバイポーラ装置に対するキックスタートを与え（ホッ
トエレクトロンチャンネル電流により発生されるホール
からのベース電流）、それはこのＥＳＤ装置の逆バイア
スターンオン電圧を１５Ｖから１０Ｖへ低下させてい
る。更に、Ｎチャンネルトランジスタのゲートは短時間
の間のみオン状態に維持されるものであるから、ゲート
酸化膜はホットエレクトロン注入により悪影響、例えば
破壊されることはない。
Ｎバイポーラ装置に対するキックスタートを与え（ホッ
トエレクトロンチャンネル電流により発生されるホール
からのベース電流）、それはこのＥＳＤ装置の逆バイア
スターンオン電圧を１５Ｖから１０Ｖへ低下させてい
る。更に、Ｎチャンネルトランジスタのゲートは短時間
の間のみオン状態に維持されるものであるから、ゲート
酸化膜はホットエレクトロン注入により悪影響、例えば
破壊されることはない。
【００４１】コンデンサ８４が付加されているので、ト
ランジスタ３２と関連する寄生トランジスタ６６（図
３）のバイポーラ動作はより低い電圧において開始され
る。キックスタートコンデンサ８４がない場合には、１
５Ｖが他のＥＳＤ電圧降下へ付加されることを防止する
ことは不可能である。クランプのみを横断しての電圧降
下はゲート酸化膜の破壊を発生させるのに十分なもので
ある。本発明の１０Ｖのブレークダウンの場合、ゲート
酸化膜上のストレスは、面積の小さな寄生クランプ構成
及び３００Å以下のゲート酸化膜の場合であっても約５
Ｖだけ減少されている。コンデンサ８４がない場合に
は、能動的クランプは、ＥＳＤ保護のために専用の面積
において著しい犠牲を払うことが必要となる。この様な
一つの能動的クランプは、本願出願人に譲渡されている
１９８９年１２月１９日付で出願された米国特許出願第
０７／４５２，８７９号に記載されている。
ランジスタ３２と関連する寄生トランジスタ６６（図
３）のバイポーラ動作はより低い電圧において開始され
る。キックスタートコンデンサ８４がない場合には、１
５Ｖが他のＥＳＤ電圧降下へ付加されることを防止する
ことは不可能である。クランプのみを横断しての電圧降
下はゲート酸化膜の破壊を発生させるのに十分なもので
ある。本発明の１０Ｖのブレークダウンの場合、ゲート
酸化膜上のストレスは、面積の小さな寄生クランプ構成
及び３００Å以下のゲート酸化膜の場合であっても約５
Ｖだけ減少されている。コンデンサ８４がない場合に
は、能動的クランプは、ＥＳＤ保護のために専用の面積
において著しい犠牲を払うことが必要となる。この様な
一つの能動的クランプは、本願出願人に譲渡されている
１９８９年１２月１９日付で出願された米国特許出願第
０７／４５２，８７９号に記載されている。
【００４２】バイポーラトランジスタ動作がより低い電
圧で開始するということは、ＣＭＯＳ装置の寸法が縮小
される場合に特に重要である。なぜならば、電界密度が
各ゲートの端部において増加するからである。更に、ゲ
ート酸化膜がより薄くなる場合には、ゲート酸化膜は、
比較的厚いゲート酸化膜の場合よりもより低い電圧にお
いてブレークダウン乃至は破壊する。
圧で開始するということは、ＣＭＯＳ装置の寸法が縮小
される場合に特に重要である。なぜならば、電界密度が
各ゲートの端部において増加するからである。更に、ゲ
ート酸化膜がより薄くなる場合には、ゲート酸化膜は、
比較的厚いゲート酸化膜の場合よりもより低い電圧にお
いてブレークダウン乃至は破壊する。
【００４３】最近のＣＭＯＳ集積回路装置の多くのもの
において、比較的小さな量の電流をスイッチ動作する回
路論理から大きな量の電流をスイッチ動作させる回路論
理を分離させるために多数のＶＣＣリング１８及びＶＳ
Ｓリング２２が設けられている。従って、核パワーバス
ＶＣＣ １８Ａ及びドライバパワーバスＤＶＣＣリング
１８Ｂを設けることが極めて一般的である。同様に、Ｖ
ＳＳリング２２は核ＶＳＳリング２２ＡとドライバＤＶ
ＳＳリング２２Ｂとに分割されている。電圧リング１８
Ｂ，２２Ａ，２２Ｂは、好適には、通常上部メタル層で
ある最も厚い金属層上に設けられる。ＶＣＣバス１８Ａ
はリングの形態である必要はなく、従って、例えば第一
メタル層などのより薄い金属層上に設けることが可能で
ある。
において、比較的小さな量の電流をスイッチ動作する回
路論理から大きな量の電流をスイッチ動作させる回路論
理を分離させるために多数のＶＣＣリング１８及びＶＳ
Ｓリング２２が設けられている。従って、核パワーバス
ＶＣＣ １８Ａ及びドライバパワーバスＤＶＣＣリング
１８Ｂを設けることが極めて一般的である。同様に、Ｖ
ＳＳリング２２は核ＶＳＳリング２２ＡとドライバＤＶ
ＳＳリング２２Ｂとに分割されている。電圧リング１８
Ｂ，２２Ａ，２２Ｂは、好適には、通常上部メタル層で
ある最も厚い金属層上に設けられる。ＶＣＣバス１８Ａ
はリングの形態である必要はなく、従って、例えば第一
メタル層などのより薄い金属層上に設けることが可能で
ある。
【００４４】図８は複数個のパワー経路及び接地経路を
有する本発明の別の実施例を示している。ＤＶＳＳ電圧
バウンス即ち跳ね返り（Ｌｄｉ／ｄｔ＝ｉＲにより発生
される）がＶＳＳパッドへ供給されることを防止するた
めには、ＤＶＳＳリングとＶＳＳリングとの間の単純な
順方向ダイオードはＥＳＤ保護のためには十分なもので
はない。又、Ｉ／Ｏパッドの保護は、Ｎチャンネルのソ
ースがもはやその本体へ接続されていないことによって
複雑化されており、従って、その寄生ＮＰＮはＥＳＤの
発生により順方向導通動作を与えるために十分なベース
駆動を有するものではない。
有する本発明の別の実施例を示している。ＤＶＳＳ電圧
バウンス即ち跳ね返り（Ｌｄｉ／ｄｔ＝ｉＲにより発生
される）がＶＳＳパッドへ供給されることを防止するた
めには、ＤＶＳＳリングとＶＳＳリングとの間の単純な
順方向ダイオードはＥＳＤ保護のためには十分なもので
はない。又、Ｉ／Ｏパッドの保護は、Ｎチャンネルのソ
ースがもはやその本体へ接続されていないことによって
複雑化されており、従って、その寄生ＮＰＮはＥＳＤの
発生により順方向導通動作を与えるために十分なベース
駆動を有するものではない。
【００４５】これらの問題は、そのベースをＶＣＣへ接
続した状態で、ＤＶＳＳとＶＳＳとの間に横方向ＰＮＰ
装置（トランジスタ１１２）を接続することにより解決
される。通常動作条件下においては、トランジスタ１１
２はオフ状態にあり且つＤＶＳＳをＶＳＳと結合させる
ことはない。しかしながら、ＥＳＤが発生すると、トラ
ンジスタ１１２はオン状態へスイッチする。なぜなら
ば、それは、そのベースに接続されているチップの核容
量７２から十分なベース駆動が与えられるからである。
続した状態で、ＤＶＳＳとＶＳＳとの間に横方向ＰＮＰ
装置（トランジスタ１１２）を接続することにより解決
される。通常動作条件下においては、トランジスタ１１
２はオフ状態にあり且つＤＶＳＳをＶＳＳと結合させる
ことはない。しかしながら、ＥＳＤが発生すると、トラ
ンジスタ１１２はオン状態へスイッチする。なぜなら
ば、それは、そのベースに接続されているチップの核容
量７２から十分なベース駆動が与えられるからである。
【００４６】図８において、図３の実施例における如
く、ＶＣＣ１８Ａがコンデンサ７２及びクランプ３２に
よりＶＳＳ２２Ａへ結合される。当業者により理解され
る如く、各寄生バイポーラトランジスタは関連するＭＯ
Ｓ装置と連動しており、該ＭＯＳ装置は、図面にエミッ
タ矢印で示したものと反対の方向に電流が流れねばなら
ない場合に容量的キックスタートを与える。更に、当業
者により理解される如く、横方向寄生トランジスタは対
称的装置であり、従ってエミッタ及びコレクタの命名方
法は便宜的なものであるに過ぎない。
く、ＶＣＣ１８Ａがコンデンサ７２及びクランプ３２に
よりＶＳＳ２２Ａへ結合される。当業者により理解され
る如く、各寄生バイポーラトランジスタは関連するＭＯ
Ｓ装置と連動しており、該ＭＯＳ装置は、図面にエミッ
タ矢印で示したものと反対の方向に電流が流れねばなら
ない場合に容量的キックスタートを与える。更に、当業
者により理解される如く、横方向寄生トランジスタは対
称的装置であり、従ってエミッタ及びコレクタの命名方
法は便宜的なものであるに過ぎない。
【００４７】図８の実施例においては、各パワーパッド
８８，９０，９２，９４がＥＳＤ保護を有している。例
えば、ＶＣＣリング１８Ａ上でのＥＳＤの発生は、ＮＰ
Ｎトランジスタ９６によりＤＶＣＣリング１８Ｂを介し
て放電させることが可能であり、該トランジスタ９６の
エミッタ９８はパッド８８においてＤＶＣＣリング１８
Ｂへ接続されており、そのコレクタ１００はパッド９０
においてＶＣＣリング１８Ａへ接続されており、且つそ
のベース１０２はパッド９２においてＶＳＳリング２２
Ａへ接続されている。
８８，９０，９２，９４がＥＳＤ保護を有している。例
えば、ＶＣＣリング１８Ａ上でのＥＳＤの発生は、ＮＰ
Ｎトランジスタ９６によりＤＶＣＣリング１８Ｂを介し
て放電させることが可能であり、該トランジスタ９６の
エミッタ９８はパッド８８においてＤＶＣＣリング１８
Ｂへ接続されており、そのコレクタ１００はパッド９０
においてＶＣＣリング１８Ａへ接続されており、且つそ
のベース１０２はパッド９２においてＶＳＳリング２２
Ａへ接続されている。
【００４８】同様に、三端子ＥＳＤ回路は、好適にはＮ
ＰＮトランジスタである寄生トランジスタ１０４により
ＶＣＣリング１８ＡをＶＳＳ及びＤＶＳＳリング２２Ａ
及び２２Ｂへ結合させる。特に、トランジスタ１０４の
エミッタ１０６はパッド９０においてＶＣＣリング１８
Ａへ結合され、コレクタ１０８はパッド９４においてＤ
ＶＳＳリング２２Ｂへ結合され、ベース１１０はＶＳＳ
２２Ａへ結合される。同様に、ＥＳＤ装置であるトラン
ジスタ１１２（好適には、横方向ＰＮＰトランジスタで
あり、そのベースがエミッタとコレクタとの間において
フィールド酸化膜を有するＮウエルである）が、ＶＳＳ
リング２２ＡとＤＶＳＳリング２２Ｂとを結合させる。
特に、トランジスタ１１２のコレクタ１１４、エミッタ
１１６、ベース１１８が、それぞれ、ＶＳＳリング２２
Ａ、ＤＶＳＳリング２２Ｂ、ＶＣＣリング１８Ａへ接続
する。
ＰＮトランジスタである寄生トランジスタ１０４により
ＶＣＣリング１８ＡをＶＳＳ及びＤＶＳＳリング２２Ａ
及び２２Ｂへ結合させる。特に、トランジスタ１０４の
エミッタ１０６はパッド９０においてＶＣＣリング１８
Ａへ結合され、コレクタ１０８はパッド９４においてＤ
ＶＳＳリング２２Ｂへ結合され、ベース１１０はＶＳＳ
２２Ａへ結合される。同様に、ＥＳＤ装置であるトラン
ジスタ１１２（好適には、横方向ＰＮＰトランジスタで
あり、そのベースがエミッタとコレクタとの間において
フィールド酸化膜を有するＮウエルである）が、ＶＳＳ
リング２２ＡとＤＶＳＳリング２２Ｂとを結合させる。
特に、トランジスタ１１２のコレクタ１１４、エミッタ
１１６、ベース１１８が、それぞれ、ＶＳＳリング２２
Ａ、ＤＶＳＳリング２２Ｂ、ＶＣＣリング１８Ａへ接続
する。
【００４９】トランジスタ６６，９６，１０４，１１２
はパッド９０に隣接して位置されている。なぜならば、
ＶＣＣバスはリング形態とすることが必要ではないから
である。しかしながら、当業者にとって明らかな如く、
各リング１８Ｂ，２２Ａ，２２Ｂは、リードフレームへ
のボンドを形成される一つを超えたパッドを有すること
が可能であり、その場合には、ＶＣＣリング１８Ａの各
パッドに隣接した複数個のより小さな面積のトランジス
タを接続することが望ましい場合がある。
はパッド９０に隣接して位置されている。なぜならば、
ＶＣＣバスはリング形態とすることが必要ではないから
である。しかしながら、当業者にとって明らかな如く、
各リング１８Ｂ，２２Ａ，２２Ｂは、リードフレームへ
のボンドを形成される一つを超えたパッドを有すること
が可能であり、その場合には、ＶＣＣリング１８Ａの各
パッドに隣接した複数個のより小さな面積のトランジス
タを接続することが望ましい場合がある。
【００５０】付加的なＥＳＤ保護は、トランジスタ１２
０，１２２，１２３により与えられ、それらの全ては、
好適には、ＮＰＮキックスタート寄生トランジスタであ
る。Ｐ型基板及びＮ型ウエルを使用する典型的なＣＭＯ
Ｓプロセスにおいては、全てのＮＰＮトランジスタが、
通常の動作条件下において接合分離を確保するために最
も低い電圧即ちＶＳＳに通常維持される基板へ接続され
たベースを有することが必要とされる。
０，１２２，１２３により与えられ、それらの全ては、
好適には、ＮＰＮキックスタート寄生トランジスタであ
る。Ｐ型基板及びＮ型ウエルを使用する典型的なＣＭＯ
Ｓプロセスにおいては、全てのＮＰＮトランジスタが、
通常の動作条件下において接合分離を確保するために最
も低い電圧即ちＶＳＳに通常維持される基板へ接続され
たベースを有することが必要とされる。
【００５１】図８において、トランジスタ１２２及び１
２３のベース及びコレクタは、ＶＳＳリング２２Ａに対
応するノード１２６においてトランジスタ１２０のベー
スへ接続されている。トランジスタ１２０及び１２２の
それぞれのエミッタ１２８及び１３０は、各々、ＤＶＣ
Ｃリング１８Ｂへ結合されており、一方トランジスタ１
２０のコレクタ１３２及びトランジスタ１２３のエミッ
タ１３４はＤＶＳＳ２２Ｂへ結合されている。好適に
は、トランジスタ１２０，１２２，１２３は、好適に
は、ＩＣ装置の周辺部周りに分散されている。
２３のベース及びコレクタは、ＶＳＳリング２２Ａに対
応するノード１２６においてトランジスタ１２０のベー
スへ接続されている。トランジスタ１２０及び１２２の
それぞれのエミッタ１２８及び１３０は、各々、ＤＶＣ
Ｃリング１８Ｂへ結合されており、一方トランジスタ１
２０のコレクタ１３２及びトランジスタ１２３のエミッ
タ１３４はＤＶＳＳ２２Ｂへ結合されている。好適に
は、トランジスタ１２０，１２２，１２３は、好適に
は、ＩＣ装置の周辺部周りに分散されている。
【００５２】最後に、付加的なＥＳＤ保護が、キックス
タートトランジスタの代わりにドレイン抵抗及びガード
リングダイオードを有する出力パッドとして図示されて
いるトランジスタ１３６及び１３８によりＩ／Ｏパッド
１２又は１４において与えられている。トランジスタ１
３６及び１３８は、付加的な特別の三端子ＮＰＮ装置及
びＰＮＰ装置を形成する必要性を取除いているＭＯＳ出
力装置と関連する寄生バイポーラトランジスタである。
タートトランジスタの代わりにドレイン抵抗及びガード
リングダイオードを有する出力パッドとして図示されて
いるトランジスタ１３６及び１３８によりＩ／Ｏパッド
１２又は１４において与えられている。トランジスタ１
３６及び１３８は、付加的な特別の三端子ＮＰＮ装置及
びＰＮＰ装置を形成する必要性を取除いているＭＯＳ出
力装置と関連する寄生バイポーラトランジスタである。
【００５３】この実施例においては、ＭＯＳ出力ドライ
バの寄生バイポーラトランジスタが使用される。トラン
ジスタ１１２及び核容量７２を介してトランジスタ１３
６へベース駆動を与えるために特別の構成がなされてい
る。トランジスタ１３８はＤＶＣＣリング１８Ｂに対す
るダイオードとして構成されており、且つ好適には、Ｐ
ＭＯＳプルアップドライバである。トランジスタ１３６
はドレイン抵抗１４０を有するＮＭＯＳプルダウンドラ
イバに対して示してある。寄生ダイオード１４２は、ト
ランジスタ１３６のベースをＩ／Ｏパッドへ結合し、且
つ実効的に、抵抗１４０を使用するＮチャンネル出力ド
ライバを保護する。
バの寄生バイポーラトランジスタが使用される。トラン
ジスタ１１２及び核容量７２を介してトランジスタ１３
６へベース駆動を与えるために特別の構成がなされてい
る。トランジスタ１３８はＤＶＣＣリング１８Ｂに対す
るダイオードとして構成されており、且つ好適には、Ｐ
ＭＯＳプルアップドライバである。トランジスタ１３６
はドレイン抵抗１４０を有するＮＭＯＳプルダウンドラ
イバに対して示してある。寄生ダイオード１４２は、ト
ランジスタ１３６のベースをＩ／Ｏパッドへ結合し、且
つ実効的に、抵抗１４０を使用するＮチャンネル出力ド
ライバを保護する。
【００５４】トランジスタ６６，９６，１０４，１１
２，１１４，１２０，１２２，１２３の相互作用は、図
９を参照することによりよりよく理解することが可能で
ある。ＥＳＤが例えばＶＣＣリング１８Ａなどの一つの
リングにおいて発生すると、ＤＶＣＣリング１８Ｂ、Ｖ
ＳＳ２２Ａ又はＤＶＳＳ２２Ｂの何れかを介して電流を
シャントさせることが望ましい。例えば、パッド９０に
おいてＶＣＣへ正のＥＳＤパルスが付与される期間中Ｖ
ＣＣ１８ＡからＤＶＣＣリング１８Ｂへ電流をシャント
させるためには、トランジスタ９６がコンデンサ７２
（図８）により与えられるベース電流へ順方向バイアス
され、且つ電流が経路１５０に沿ってパッド８８へ流れ
る。ＥＳＤパルスが負である場合には、電流が、トラン
ジスタ９６のエミッタを示す矢印に関して反対方向にト
ランジスタ９６を介して経路１５２に沿って流れ、従っ
てトランジスタ９６、キックスタートコンデンサが使用
される。
２，１１４，１２０，１２２，１２３の相互作用は、図
９を参照することによりよりよく理解することが可能で
ある。ＥＳＤが例えばＶＣＣリング１８Ａなどの一つの
リングにおいて発生すると、ＤＶＣＣリング１８Ｂ、Ｖ
ＳＳ２２Ａ又はＤＶＳＳ２２Ｂの何れかを介して電流を
シャントさせることが望ましい。例えば、パッド９０に
おいてＶＣＣへ正のＥＳＤパルスが付与される期間中Ｖ
ＣＣ１８ＡからＤＶＣＣリング１８Ｂへ電流をシャント
させるためには、トランジスタ９６がコンデンサ７２
（図８）により与えられるベース電流へ順方向バイアス
され、且つ電流が経路１５０に沿ってパッド８８へ流れ
る。ＥＳＤパルスが負である場合には、電流が、トラン
ジスタ９６のエミッタを示す矢印に関して反対方向にト
ランジスタ９６を介して経路１５２に沿って流れ、従っ
てトランジスタ９６、キックスタートコンデンサが使用
される。
【００５５】トランジスタ６６をその導通モードへキッ
クスタート即ち動作開始状態とさせることにより経路１
５４に沿って正のＥＳＤパルスをＶＣＣからＶＳＳリン
グ２２Ａ（パッド９２）へシャントさせることも可能で
ある。一方、そのパルスは、トランジスタ１０４をキッ
クスタート即ち動作可能状態とさせることにより経路１
５６に沿ってＤＶＳＳリング２２Ｂ（パッド９４）へシ
ャントさせることが可能である。負のＥＳＤパルスは、
経路１５８及び１６０に沿ってＶＳＳリング２２Ａへシ
ャントさせることが可能である。このモードにおいて
は、トランジスタ６６は経路１５８に沿って順方向バイ
アスされ、且つトランジスタ１１２及び１０４は経路１
６０に沿って順方向バイアスされ、装置１１２は装置１
０４に対してベース駆動を与え且つコンデンサ７２は装
置１１４に対してベース駆動を与える。
クスタート即ち動作開始状態とさせることにより経路１
５４に沿って正のＥＳＤパルスをＶＣＣからＶＳＳリン
グ２２Ａ（パッド９２）へシャントさせることも可能で
ある。一方、そのパルスは、トランジスタ１０４をキッ
クスタート即ち動作可能状態とさせることにより経路１
５６に沿ってＤＶＳＳリング２２Ｂ（パッド９４）へシ
ャントさせることが可能である。負のＥＳＤパルスは、
経路１５８及び１６０に沿ってＶＳＳリング２２Ａへシ
ャントさせることが可能である。このモードにおいて
は、トランジスタ６６は経路１５８に沿って順方向バイ
アスされ、且つトランジスタ１１２及び１０４は経路１
６０に沿って順方向バイアスされ、装置１１２は装置１
０４に対してベース駆動を与え且つコンデンサ７２は装
置１１４に対してベース駆動を与える。
【００５６】正のＥＳＤがＤＶＣＣリング１８Ｂへ付与
される場合には、トランジスタ１２２は経路１６２によ
り示した如く逆キックスタートされる。トランジスタ１
２０も、経路１６４により示した如く、逆キックバイア
スされる。負のパルスの場合には、トランジスタ１２２
は、経路１６８により示した如くトランジスタ９６及び
１１２と同様に、経路１６６により示した如く順方向バ
イアスされる。
される場合には、トランジスタ１２２は経路１６２によ
り示した如く逆キックスタートされる。トランジスタ１
２０も、経路１６４により示した如く、逆キックバイア
スされる。負のパルスの場合には、トランジスタ１２２
は、経路１６８により示した如くトランジスタ９６及び
１１２と同様に、経路１６６により示した如く順方向バ
イアスされる。
【００５７】最後に、ＥＳＤがＶＳＳリング２２Ａか又
はＤＶＳＳリング２２Ｂの何れかへ付与される可能性が
ある。パッド９２がパッド９４と相対的に正である場合
には、トランジスタ１２３が経路１７２により示した如
く順方向バイアスされる。しかしながら、パッド９４が
より高い場合には、トランジスタ１１２は順方向バイア
スされ、且つトランジスタ１２３は経路１７０で示した
如く逆方向バイアスされる。順方向バイアスされたトラ
ンジスタ１１２へのベース電流はコンデンサ７２により
与えられる。
はＤＶＳＳリング２２Ｂの何れかへ付与される可能性が
ある。パッド９２がパッド９４と相対的に正である場合
には、トランジスタ１２３が経路１７２により示した如
く順方向バイアスされる。しかしながら、パッド９４が
より高い場合には、トランジスタ１１２は順方向バイア
スされ、且つトランジスタ１２３は経路１７０で示した
如く逆方向バイアスされる。順方向バイアスされたトラ
ンジスタ１１２へのベース電流はコンデンサ７２により
与えられる。
【００５８】コンデンサ８４のキックスタート能力は、
ＥＳＤ保護装置が１５Ｖではなく１０Ｖにおいて逆ブレ
ークダウン状態へスイッチし損傷を発生させるような電
流を別の適切にバイアスされたバスへシャントさせるこ
とを確保している。コンデンサ８４を使用することは、
低下された電圧ストレス条件において（図６）、バイポ
ーラＥＳＤ保護トランジスタのスナップバック逆ブレー
クダウンをキックスタート即ちトリガする。コンデンサ
８４の場合、ＩＣ回路の保護トランジスタ及び回路に対
する実際のストレスは制限されている。
ＥＳＤ保護装置が１５Ｖではなく１０Ｖにおいて逆ブレ
ークダウン状態へスイッチし損傷を発生させるような電
流を別の適切にバイアスされたバスへシャントさせるこ
とを確保している。コンデンサ８４を使用することは、
低下された電圧ストレス条件において（図６）、バイポ
ーラＥＳＤ保護トランジスタのスナップバック逆ブレー
クダウンをキックスタート即ちトリガする。コンデンサ
８４の場合、ＩＣ回路の保護トランジスタ及び回路に対
する実際のストレスは制限されている。
【００５９】各ＭＯＳ装置は、それと関連するバイポー
ラ寄生装置に対し容量的キックスタートを与える。この
容量的キックスタートは、逆方向におけるストレスが発
生すると、該バイポーラ装置が迅速にその逆導通領域へ
スナップバックすることを確保している。
ラ寄生装置に対し容量的キックスタートを与える。この
容量的キックスタートは、逆方向におけるストレスが発
生すると、該バイポーラ装置が迅速にその逆導通領域へ
スナップバックすることを確保している。
【００６０】典型的に、Ｎ＋拡散に対する第一メタルと
メタル２により付加される付加的なゲート・ドレイン容
量Ｃgdは約１０−４０フェムトファラッドであり、一方
ゲート・ソース抵抗Ｒgsは、典型的に、５−２０ＫΩの
範囲内である。
メタル２により付加される付加的なゲート・ドレイン容
量Ｃgdは約１０−４０フェムトファラッドであり、一方
ゲート・ソース抵抗Ｒgsは、典型的に、５−２０ＫΩの
範囲内である。
【００６１】幅対長さ比が約１１２対１．５であり且つ
ゲート酸化膜厚さが３００Å以下のＣＭＯＳプロセスの
場合には、Ｃgdはゲート・ソース容量Ｃgsの約１／１０
であり、従って、該容量は電源電圧の約２倍においてバ
イポーラＥＳＤ保護トランジスタのスナップバック逆ブ
レークダウンをトリガする。なぜならば、典型的なＣＭ
ＯＳ集積回路装置のパワーリングＶＣＣ１８Ａ及びＤＶ
ＣＣ１８Ｂは約５．０Ｖだからである。典型的なＣＭＯ
Ｓ集積回路装置用のＲＣ時定数は、約２ナノ秒の時定数
を与え、それはゲート酸化膜損傷乃至はストレスを回避
するのに必要とされる１０ナノ秒よりも十分に低いもの
である。
ゲート酸化膜厚さが３００Å以下のＣＭＯＳプロセスの
場合には、Ｃgdはゲート・ソース容量Ｃgsの約１／１０
であり、従って、該容量は電源電圧の約２倍においてバ
イポーラＥＳＤ保護トランジスタのスナップバック逆ブ
レークダウンをトリガする。なぜならば、典型的なＣＭ
ＯＳ集積回路装置のパワーリングＶＣＣ１８Ａ及びＤＶ
ＣＣ１８Ｂは約５．０Ｖだからである。典型的なＣＭＯ
Ｓ集積回路装置用のＲＣ時定数は、約２ナノ秒の時定数
を与え、それはゲート酸化膜損傷乃至はストレスを回避
するのに必要とされる１０ナノ秒よりも十分に低いもの
である。
【００６２】コンデンサ７２は、核論理と関連するゲー
ト酸化膜容量の約半分に加えて、Ｎウエル拡散対基板ダ
イオード容量を有している。該核論理と関連する容量
は、通常予測される値の半分である。なぜならば、論理
装置がオフである場合には、何ら容量が与えられないか
らである。しかしながら、核論理装置の半分はオン状態
にあり且つオンしている装置を介しての電流の流れはそ
れらのゲートと関連する容量を充電する。典型的な適用
例においては、コンデンサ７２は３００ピコファラッド
よりも大きいが、５００ピコファラッドを超えた範囲の
ものとなる場合がある。
ト酸化膜容量の約半分に加えて、Ｎウエル拡散対基板ダ
イオード容量を有している。該核論理と関連する容量
は、通常予測される値の半分である。なぜならば、論理
装置がオフである場合には、何ら容量が与えられないか
らである。しかしながら、核論理装置の半分はオン状態
にあり且つオンしている装置を介しての電流の流れはそ
れらのゲートと関連する容量を充電する。典型的な適用
例においては、コンデンサ７２は３００ピコファラッド
よりも大きいが、５００ピコファラッドを超えた範囲の
ものとなる場合がある。
【００６３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 公知のＥＳＤ保護回路を示した概略図。
【図２】 図１の回路の簡単化した概略図。
【図３】 本発明の第一実施例を示した概略図。
【図４】 図３に示した回路を介してのＥＳＤ電流の流
れ経路を示した概略図。
れ経路を示した概略図。
【図５】 逆ターンオン電圧レベルを低下させる改良し
た受動的クランプ回路の一実施例を示した概略図。
た受動的クランプ回路の一実施例を示した概略図。
【図６】 ＥＳＤ発生期間中にＮチャンネルＮＰＮトラ
ンジスタ動作の応答を示した概略図。
ンジスタ動作の応答を示した概略図。
【図７】 図５の受動的クランプの構成を示した概略
図。
図。
【図８】 本発明の第二実施例を示した概略図。
【図９】 図７に示した本発明の実施例に対するＥＳＤ
発生期間中の可能な電流経路を示した説明図。
発生期間中の可能な電流経路を示した説明図。
１２，１４ パッド １８ ＶＣＣリング ２２ ＶＳＳリング ３２ クランプトランジスタ
Claims (36)
- 【請求項１】 静電放電から損傷を受けることを防止す
る回路を有するＣＭＯＳ半導体装置において、第一導電
型の半導体基板が設けられており、前記半導体基板の上
表面上に配設して第一及び第二の離隔した導電性リング
が設けられており、前記第一及び第二リングはコンデン
サにより電気的に結合されており、信号パッドが設けら
れており、前記第一導電性リングから前記パッドへ静電
放電電流を通過させる三端子ＮＰＮトランジスタが設け
られており、前記ＮＰＮトランジスタは前記パッドへ接
続したエミッタと、前記第一導電性リングへ接続したコ
レクタと、前記第二導電性リングへ接続したベースとを
有しており、前記パッドから前記第二導電性リングへ静
電放電電流を通過させる三端子ＰＮＰトランジスタが設
けられており、前記ＰＮＰトランジスタは、前記パッド
へ接続したエミッタと、前記第二導電性リングへ接続し
たコレクタと、前記第一導電性リングへ接続したベース
とを有しており、前記ＮＰＮトランジスタ及びＰＮＰト
ランジスタのベース及びコレクタが前記結合用コンデン
サと並列して接続されていることを特徴とする半導体装
置。 - 【請求項２】 請求項１において、前記第一及び第二リ
ングが前記半導体基板の周辺部に実質的に近接して配置
されていることを特徴とする半導体装置。 - 【請求項３】 請求項１において、前記コンデンサが、
静電放電が発生する場合に前記トランジスタへのベース
駆動を与えることを特徴とする半導体装置。 - 【請求項４】 請求項３において、前記ＮＰＮ及びＰＮ
Ｐトランジスタが、静電放電期間中に、電圧上昇を８Ｖ
と１２Ｖとの間へ制限することを特徴とする半導体装
置。 - 【請求項５】 請求項３において、前記ＮＰＮ及びＰＮ
Ｐトランジスタが、静電放電期間中に、電圧上昇を約１
０Ｖへ制限することを特徴とする半導体装置。 - 【請求項６】 請求項１において、前記ＮＰＮトランジ
スタが横方向寄生ＮＰＮトランジスタを有しており、且
つ前記ＰＮＰトランジスタが横方向寄生ＰＮＰトランジ
スタを有していることを特徴とする半導体装置。 - 【請求項７】 請求項１において、更に、前記第一及び
第二リングを電気的に結合するクランプ回路が設けられ
ていることを特徴とする半導体装置。 - 【請求項８】 請求項７において、静電放電検知器が設
けられており、前記第一リングへ結合したドレインと前
記第二リングへ結合したソースとを具備する第二導電型
のＭＯＳトランジスタが設けられており、前記ＭＯＳト
ランジスタは、前記ソースと前記ドレインとを結合する
第一導電型のベースを有する寄生バイポーラトランジス
タを有していることを特徴とする半導体装置。 - 【請求項９】 請求項７において、前記基板がＰ型であ
り、前記ＭＯＳトランジスタがエンハンスメントモード
ＭＯＳＦＥＴであり、且つ前記バイポーラトランジスタ
が横方向寄生ＮＰＮトランジスタであって、前記ＭＯＳ
トランジスタと関連しており、且つそのベース及びコレ
クタを前記ソース及び前記第二リングへ電気的に接続し
ており且つそのエミッタを前記ドレイン及び前記第一リ
ングへ電気的に接続していることを特徴とする半導体装
置。 - 【請求項１０】 請求項８において、前記コンデンサが
前記ＭＯＳトランジスタのソース拡散とオーバーラップ
する第一導電性プレートと、前記第一導電性プレートと
オーバーラップする第二導電性プレートと、前記第一導
電性プレートと前記拡散との間の第一絶縁層と、前記第
一及び第二導電性プレートの間の第二絶縁層とを有して
おり、その際に積層したコンデンサを形成していること
を特徴とする半導体装置。 - 【請求項１１】 請求項１０において、複数個のコンタ
クト及びビアが前記第二導電性プレートと前記拡散領域
とを接続していることを特徴とする半導体装置。 - 【請求項１２】 請求項１１において、前記コンデンサ
が、前記ＭＯＳトランジスタと関連する前記バイポーラ
トランジスタの動作を開始させるのに十分な値を有する
ことを特徴とする半導体装置。 - 【請求項１３】 請求項１２において、前記コンデンサ
が約２５フェムトファラッドの値を有することを特徴と
する半導体装置。 - 【請求項１４】 ＣＭＯＳ半導体装置において、第一導
電型の半導体基板が設けられており、前記半導体基板の
上表面上に配設して第一及び第二の離隔した導電性リン
グが設けられており、前記第一及び第二リングは内在的
なコンデンサにより電気的に結合されており、信号パッ
ドが設けられており、第一及び第二の三端子装置を有し
ており前記信号パッドへの静電放電損傷を防止する回路
手段が設けられており、各三端子装置は三つの端子のう
ちの一つのみによって前記パッドへ接続されており、前
記第一リングへ結合したソースと第二リングへ結合した
ドレインとを有する第二導電型（Ｎチャンネル）のＭＯ
Ｓトランジスタが設けられており、前記ＭＯＳトランジ
スタは、前記第一及び第二リングをクランプするために
前記ソース及びドレインを結合する寄生バイポーラトラ
ンジスタを有していることを特徴とする半導体装置。 - 【請求項１５】 請求項１４において、前記回路手段
が、前記パッドから前記第一導電性リングへ静電放電電
流を通過させる三端子ＮＰＮトランジスタと、前記パッ
ドから前記第二導電性リングへ静電放電電流を通過させ
る三端子ＰＮＰトランジスタとを有しており、前記ＮＰ
Ｎトランジスタは、前記パッドへ結合したエミッタと、
前記第一導電性リングへ結合したコレクタと、前記第二
導電性リングへ結合したベースとを有しており、且つ前
記ＰＮＰトランジスタは、前記パッドへ接続したエミッ
タと、前記第二導電性リングへ接続したコレクタと、前
記第一導電性リングへ接続したベースとを有しているこ
とを特徴とする半導体装置。 - 【請求項１６】 請求項１５において、前記ＮＰＮトラ
ンジスタが２００乃至５００ミクロンの間のベース幅を
有していることを特徴とする半導体装置。 - 【請求項１７】 請求項１５において、前記ＮＰＮトラ
ンジスタが約２６０ミクロンのベース幅を有しているこ
とを特徴とする半導体装置。 - 【請求項１８】 請求項１４において、前記ＰＮＰトラ
ンジスタが２００乃至１０００ミクロンの間のベース幅
を有していることを特徴とする半導体装置。 - 【請求項１９】 請求項１４において、前記ＰＮＰトラ
ンジスタが約４００ミクロンのベース幅を有しているこ
とを特徴とする半導体装置。 - 【請求項２０】 請求項１４において、前記ＮＰＮトラ
ンジスタ及びＰＮＰトランジスタの各々が８平方ミル以
下の面積を有していることを特徴とする半導体装置。 - 【請求項２１】 薄いゲート酸化膜と、静電放電により
信号入力端及び出力端へ発生される損傷を防止する回路
とを有するＣＭＯＳ半導体装置において、半導体基板の
上表面上に配設して第一（ＤＶＳＳ）、第二（ＶＳＳ）
及び第三（ＤＶＣＣ）導電性リング及び少なくとも１個
の導電性バスが設けられており、前記各リング及び前記
バスは複数個のパワーパッドを有しており、前記バスは
コンデンサにより前記第二リングへ電気的に結合されて
おり、信号パッドが設けられており、前記パッドから前
記第一導電性リングへ静電放電電流を通過させる三端子
ＮＰＮトランジスタが設けられており、前記ＮＰＮトラ
ンジスタは前記パッドへ接続したエミッタと、前記第一
導電性リングへ接続したコレクタと、前記第二導電性リ
ングへ接続したベースとを有しており、前記パッドから
前記第三導電性リングへ静電放電電流を通過させる三端
子ＰＮＰトランジスタが設けられており、前記ＰＮＰト
ランジスタは前記パッドへ接続したエミッタと、前記第
三導電性リングへ接続したコレクタと、前記第三導電性
リングへ接続したベースとを有しており、任意のパッド
における電圧上昇を防止するために前記第一、第二及び
第三リング及び前記バスへの及びそれからの電流を迅速
にシャントする回路手段が設けられており、その際にゲ
ート酸化膜の破壊を防止することを特徴とする半導体装
置。 - 【請求項２２】 第一導電型の半導体基板上に形成した
ＣＭＯＳ回路において、前記回路は第一パワーリングと
第二パワーリングとを有しており、前記パワーリング間
の高電流をシャントする回路手段が設けられており、前
記第一パワーリングへ結合したドレインと、前記第二パ
ワーリングへ結合したソースと寄生横方向バイポーラト
ランジスタ６６とを有するＭＯＳトランジスタが設けら
れており、前記寄生横方向バイポーラトランジスタは、
そのベース及びコレクタを前記ＭＯＳトランジスタのソ
ースへ結合すると共にそのエミッタを前記ＭＯＳトラン
ジスタのドレインへ結合しており、前記ＭＯＳトランジ
スタのゲートと前記第二パワーリングとの間に結合して
抵抗が設けられており、前記ＭＯＳトランジスタのゲー
トと前記第一パワーリングとの間に結合してコンデンサ
が設けられていることを特徴とするＣＭＯＳ回路。 - 【請求項２３】 請求項２２において、前記コンデンサ
が、前記ＭＯＳトランジスタのソース拡散とオーバーラ
ップする第一導電性プレートと、前記第一導電性プレー
トとオーバーラップする第二導電性プレートと、前記第
一導電性プレートと前記拡散との間の第一絶縁層と、前
記第一及び第二導電性プレートの間の第二絶縁層とを有
しており、その際に積層されたコンデンサを形成してい
ることを特徴とするＣＭＯＳ回路。 - 【請求項２４】 請求項２３において、前記コンデンサ
が１００フェムトファラッド以下の容量を有することを
特徴とするＣＭＯＳ回路。 - 【請求項２５】 静電放電保護回路において、パッド上
の静電電荷により誘起される電流をパワーバス及び第一
パワーリング（三端子トランジスタ形態）へ通過させる
入力手段が設けられており、静電放電の発生に応答して
逆バイアスされた動作導通領域に前記入力手段をバイア
スさせるように前記入力手段の動作を開始させる手段が
設けられており、前記第一及び第二パワーリングへ及び
それからの電流を通過させるクランプ手段が設けられて
いることを特徴とする静電放電保護回路。 - 【請求項２６】 請求項２５において、前記クランプ手
段が、低い非破壊的ブレークダウン電圧において前記電
流を導通させるべく前記クランプ手段の条件付けを行な
うための動作開始用コンデンサを有することを特徴とす
る静電放電保護回路。 - 【請求項２７】 請求項２５において、前記クランプ手
段が、活性検知器回路を有すると共に、ＶＣＣへ接続し
たドレインとＶＳＳへ接続したソースとを具備するＭＯ
Ｓトランジスタを有することを特徴とする静電放電保護
回路。 - 【請求項２８】 請求項２７において、前記活性クラン
プ手段が、抵抗によりＶＣＣへ結合され且つコンデンサ
によりＶＳＳへ結合された入力端を具備するインバータ
を有しており、前記インバータがＭＯＳトランジスタの
ゲートへ接続された単一の出力端を有することを特徴と
する静電放電保護回路。 - 【請求項２９】 半導体装置において、静電放電が発生
する場合にＶＣＣリング及びＶＳＳリングを結合させる
クランプが設けられており、抵抗とコンデンサとが設け
られており、ＶＣＣへ接続した第一端子とＶＳＳへ接続
した第二端子と基板へ結合したベースとを有する横方向
バイポーラトランジスタが設けられており、ＶＣＣへ結
合したドレインとＶＳＳへ結合したソースと本体及びゲ
ートとを有するＭＯＳトランジスタが設けられており、
前記ゲートは前記コンデンサによりＶＣＣへ結合されて
おり且つ前記抵抗によりＶＳＳへ結合されており、その
際に前記ＭＯＳトランジスタの本体は前記バイポーラト
ランジスタのベースへの低抵抗接続部を有しており、且
つ前記静電放電が発生した場合に低い非破壊的ブレーク
ダウン電圧において前記コンデンサが前記バイポーラト
ランジスタの動作を開始させて電流を導通させることを
特徴とする半導体装置。 - 【請求項３０】 請求項２９において、前記コンデンサ
が前記ＭＯＳトランジスタのドレイン拡散とオーバーラ
ップする第一導電性プレートと、前記第一導電性プレー
トとオーバーラップする第二導電性プレートと、前記第
一導電性プレートと前記拡散との間の第一絶縁層と、前
記第一及び第二導電性プレートの間の第二絶縁層とを有
しており、その際に積層したコンデンサを形成している
ことを特徴とする半導体装置。 - 【請求項３１】 請求項２９において、前記抵抗が約１
０ＫΩの値を有していることを特徴とする半導体装置。 - 【請求項３２】 静電放電が発生する場合に半導体装置
に損傷が発生することを防止する回路を有するＣＭＯＳ
半導体装置において、第一導電型の半導体基板が設けら
れており、パワーバス（ＶＣＣ）が設けられており、前
記半導体基板の上表面上に配設して第一（ＶＳＳ）、第
二（ＤＶＣＣ）及び第三（ＤＶＳＳ）の離隔した導電性
リングが設けられており、前記バス及び前記第一リング
はコンデンサ（７２）及び第一クランプ手段（６６）に
より電気的に結合されており、前記第一及び第二リング
は第二クランプ手段（１２２）により結合されており、
前記第一及び第三リングは第四クランプ手段（１２３）
により結合されており、前記バスは、更に、第二導電型
の第一横方向トランジスタ（１０４）により前記第一及
び第三リングへ結合されており、前記横方向トランジス
タは前記第三リングへ接続したコレクタと、前記第一リ
ングへ接続したベースと、前記バスへ接続したエミッタ
とを有しており、前記第一リングは、更に、前記第二導
電型の第二横方向トランジスタ（１２０）により前記第
二及び第三リングへ結合されており、前記第二横方向ト
ランジスタは前記第三リングへ接続したコレクタと、前
記第一リングへ接続したベースと、前記第二リングへ接
続したエミッタとを有しており、前記第三リングへ接続
したエミッタと、前記第一リングへ接続したコレクタ
と、前記バスへ接続したベースとを有する第一導電型の
第一横方向トランジスタ（１１２）が設けられており、
前記第二リングへ接続したエミッタと、前記バスへ接続
したコレクタと、前記第一リングへ接続したベースとを
有している第二導電型の第三横方向トランジスタ（９
６）が設けられており、前記コンデンサは、静電放電が
発生している期間中に、前記第一、第二、第三及び第二
クランプ手段と、第二導電型の前記第一、第二及び第三
横方向トランジスタと、第一導電型の前記第一横方向ト
ランジスタとを順方向バイアスさせるためのベース電流
を供給すべく適合されており、その場合に、各クランプ
及びトランジスタが、前記静電放電の発生開始と共に実
質的に導通状態となりその際に前記第一導電型の第一横
方向トランジスタが前記基板を介して前記第二導電型の
横方向トランジスタへベース駆動を供給する順方向導通
モードか、又は実質的に前記静電放電の発生開始時に前
記トランジスタが逆ブレークダウン領域において導通状
態となる逆キックスタートモードへスイッチすることを
確保することを特徴とする半導体装置。 - 【請求項３３】 請求項３２において、更に、前記第二
リングへ接続されており前記入力パッドにおける正の静
電放電に対して保護するための第一静電保護回路を有す
る入力パッドが設けられており、且つ前記入力パッドへ
接続したエミッタと、前記第三リングへ接続したコレク
タと、前記第一リングへ接続したベースとを有する第二
導電型の第四横方向トランジスタが設けられており、前
記第二リングへ接続されており出力パッドにおける正の
静電放電に対する保護を与えるための第二静電保護回路
を有する出力パッドが設けられており、且つ前記出力パ
ッドへ抵抗を介して結合されたエミッタと、前記第一リ
ングへ接続したベースと、前記第三リングへ接続したコ
レクタと、前記第一リングを前記出力パッドへ接続する
ダイオードとを有する第二導電型の第五横方向トランジ
スタが設けられていることを特徴とする半導体措置。 - 【請求項３４】 請求項３２において、前記第二導電型
の横方向トランジスタが、第二導電型のチャンネルを有
するＭＯＳトランジスタと関係しており、且つ前記ＭＯ
Ｓトランジスタが、それと関連する横方向トランジスタ
のコレクタへ接続したソースと、それと関連する横方向
トランジスタのエミッタへ接続したドレインと、コンデ
ンサによりそのドレインへ接続されており且つ抵抗によ
りそのソースへ接続されているゲートとを有しており、
前記コンデンサは、その内在的なゲート対ドレイン容量
よりも大きな値を有しており、その際に各関連するトラ
ンジスタが、静電放電発生期間中に、逆バイアスされた
導電領域に動作状態とされることを特徴とする半導体装
置。 - 【請求項３５】 請求項３３において、前記第一及び第
二静電放電回路手段が、前記パッドから前記第二及び第
三導電性リングへ静電放電電流を通過させるための三端
子ＰＮＰトランジスタを有しており、前記ＰＮＰトラン
ジスタが、前記パッドへ接続したエミッタと、前記第三
導電性リングへ接続したコレクタと、前記第二導電性リ
ングへ接続したベースとを有していることを特徴とする
半導体装置。 - 【請求項３６】 請求項３５において、前記第二導電型
の第四及び第五横方向トランジスタの各々が、前記入力
及び出力パッドへ結合したエミッタと、前記第二導電性
リングへ接続したコレクタと、前記第一導電性リングへ
接続したベースとを有しており、且つ、更に、前記第一
リングへ接続したコレクタと、第三リングへ接続したエ
ミッタと、前記コンデンサにより前記第一リングへ結合
したベースとを有する第一導電型の横方向トランジスタ
が設けられていることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US748119 | 1985-06-24 | ||
| US07/748,119 US5301084A (en) | 1991-08-21 | 1991-08-21 | Electrostatic discharge protection for CMOS integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283618A true JPH05283618A (ja) | 1993-10-29 |
| JP3174636B2 JP3174636B2 (ja) | 2001-06-11 |
Family
ID=25008109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22297292A Expired - Lifetime JP3174636B2 (ja) | 1991-08-21 | 1992-08-21 | Ｃｍｏｓ集積回路用静電放電保護 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5301084A (ja) |
| JP (1) | JP3174636B2 (ja) |
| KR (1) | KR100260960B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470183B1 (ko) * | 1997-08-30 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의정전기보호회로 |
| JP2010525575A (ja) * | 2007-04-19 | 2010-07-22 | クゥアルコム・インコーポレイテッド | 低下したトリガ電圧を有するｅｓｄ保護回路 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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