JPH07105472B2 - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH07105472B2 JPH07105472B2 JP63190251A JP19025188A JPH07105472B2 JP H07105472 B2 JPH07105472 B2 JP H07105472B2 JP 63190251 A JP63190251 A JP 63190251A JP 19025188 A JP19025188 A JP 19025188A JP H07105472 B2 JPH07105472 B2 JP H07105472B2
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- parasitic bipolar
- resistor
- parasitic
- control electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003071 parasitic effect Effects 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に用いられる入力保護回路に関す
る。
る。
（従来の技術） MOSデバイスのゲートは、ゲート・基板間のキャパシタ
の誘電体を形成するSiO2層（酸化膜）によって、デバイ
スの残りの部分と隔てられている。酸化膜は寸法が小さ
く、品質が高いため、他の誘電体材料と同じように、あ
まりにも高い電圧がゲートに加えられると、ゲートと基
板が短絡してデバイスは永久に破壊される。したがっ
て、ゲートが静電荷にさらされないように特別な注意を
しなくてはならない。
の誘電体を形成するSiO2層（酸化膜）によって、デバイ
スの残りの部分と隔てられている。酸化膜は寸法が小さ
く、品質が高いため、他の誘電体材料と同じように、あ
まりにも高い電圧がゲートに加えられると、ゲートと基
板が短絡してデバイスは永久に破壊される。したがっ
て、ゲートが静電荷にさらされないように特別な注意を
しなくてはならない。
従来の保護デバイス構造である入力保護回路を第２図に
示す。入力パッド１と、拡散層あるいはポリシリコンで
生成された抵抗（Ｒ）２の一端が接続され、この抵抗２
の他端と寄生バイポーラ・トランジスタ３のエミッタが
接続され、この寄生バイポーラ・トランジスタ３のコレ
クタはVSS（接地電位）に、ベースはVBB（基板電位）に
それぞれ接続されている。抵抗２の他端は入力バッファ
回路４内のゲートに接続されている。５は配線の寄生容
量（Ｃ）である。
示す。入力パッド１と、拡散層あるいはポリシリコンで
生成された抵抗（Ｒ）２の一端が接続され、この抵抗２
の他端と寄生バイポーラ・トランジスタ３のエミッタが
接続され、この寄生バイポーラ・トランジスタ３のコレ
クタはVSS（接地電位）に、ベースはVBB（基板電位）に
それぞれ接続されている。抵抗２の他端は入力バッファ
回路４内のゲートに接続されている。５は配線の寄生容
量（Ｃ）である。
（発明が解決しようとする課題） このような、従来の回路構成で、静電荷や偶発的に加わ
る電圧によるMOSデバイスのゲート酸化膜の損傷を防ぐ
には、能力不足の場合がある。第２図で説明すると、寄
生バイポーラ・トランジスタ３は、入力パッド１の近く
にあり、入力バッファ回路４までの配線は長い。したが
って、この配線の寄生容量（Ｃ）５は大きい。寄生容量
（Ｃ）５が大きいため、波形形成の面から抵抗（Ｒ）２
はあまり大きくできない（RCにより波形がなまる）。し
たがって、寄生バイポーラ・トランジスタ３を大きくし
なくてはならない。
る電圧によるMOSデバイスのゲート酸化膜の損傷を防ぐ
には、能力不足の場合がある。第２図で説明すると、寄
生バイポーラ・トランジスタ３は、入力パッド１の近く
にあり、入力バッファ回路４までの配線は長い。したが
って、この配線の寄生容量（Ｃ）５は大きい。寄生容量
（Ｃ）５が大きいため、波形形成の面から抵抗（Ｒ）２
はあまり大きくできない（RCにより波形がなまる）。し
たがって、寄生バイポーラ・トランジスタ３を大きくし
なくてはならない。
上記したように、能力不足を解消するためには、寄生バ
イポーラ・トランジスタのパターンを大きくしなくては
ならないという問題があった。
イポーラ・トランジスタのパターンを大きくしなくては
ならないという問題があった。
本発明は上記の事情に鑑みてなされたもので、従来の寄
生バイポーラ・トランジスタのパターンを大きくするこ
となく、静電荷や偶発的に加わる電圧によるMOSデバイ
スのゲート酸化膜の損傷を防ぐ能力を向上し得る入力保
護回路を提供することを目的とする。
生バイポーラ・トランジスタのパターンを大きくするこ
となく、静電荷や偶発的に加わる電圧によるMOSデバイ
スのゲート酸化膜の損傷を防ぐ能力を向上し得る入力保
護回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は上記目的を達成するために、入力パッドに一端
が接続された第１の抵抗と、この第１の抵抗の他端にエ
ミッタが接続されコレクタが接地電位に接続されると共
にベースが基板電位に接続された第１の寄生バイポーラ
・トランジスタと、この第１の寄生バイポーラ・トラジ
スタのエミッタに一端が接続された第２の抵抗と、この
第２の抵抗の他端にエミッタが接続されコレクタが接地
電位に接続されると共にベースが基板電位に接続された
第２の寄生バイポーラ・トランジスタと、この第２の寄
生バイポーラ・トランジスタのエミッタに接続された入
力バッファ回路とを具備することを特徴とするもので、
来の回路構成に抵抗と小さな寄生パイポーラ・トランジ
スタを付加することにより従来の寄生バイポーラ・トラ
ンジスタのパターンを大きくせず能力を上げることがで
きる。
が接続された第１の抵抗と、この第１の抵抗の他端にエ
ミッタが接続されコレクタが接地電位に接続されると共
にベースが基板電位に接続された第１の寄生バイポーラ
・トランジスタと、この第１の寄生バイポーラ・トラジ
スタのエミッタに一端が接続された第２の抵抗と、この
第２の抵抗の他端にエミッタが接続されコレクタが接地
電位に接続されると共にベースが基板電位に接続された
第２の寄生バイポーラ・トランジスタと、この第２の寄
生バイポーラ・トランジスタのエミッタに接続された入
力バッファ回路とを具備することを特徴とするもので、
来の回路構成に抵抗と小さな寄生パイポーラ・トランジ
スタを付加することにより従来の寄生バイポーラ・トラ
ンジスタのパターンを大きくせず能力を上げることがで
きる。
（実施例） 以下、本発明の一実施例を第１図を参照して詳細に説明
する。即ち、入力パッド11には拡散層やポリシリコンあ
るいは種々の配線等の材料から生成された例えば100Ω
等の第１の抵抗（R1）12の一端が接続され、第１の抵抗
12の他端は第１の寄生バイポーラ・トランジスタ13のエ
ミッタと接続されている。第１の寄生バイポーラ・トラ
ンジスタ13は、コレクタがVSS（接地電位）とベースがV
BB（基板電位）とそれぞれ接続されている。上記第１の
抵抗12の他端は拡散層やポリシリコンあるいは種々の配
線等の材料から生成された例えば1kΩ等の第２の抵抗
（R2）16の一端と接続され、この第２の抵抗16の他端は
第２の寄生バイポーラ・トランジスタ17のエミッタと接
続され、第２の寄生バイポーラ・トランジスタ17は、コ
レクタがVSSに、ベースがVBBにそれぞれ接続される。上
記第２の抵抗16の他端は入力バッファ回路14に接続され
ている。15は例えば2PF等の配線の寄生容量（C1）であ
り、18は例えば200fF等の配線の寄生容量（C2）であ
る。しかして、本発明の目的である偶発的に発生してス
トレスのかかる電圧に対して、第１の寄生バイポーラ・
トランジスタ13のパターンを大きくせずに能力をアップ
したい。そこで、入力バッファ回路14の直前にもう１つ
の拡散層やポリシリコンあるいは、種々の配線等の材料
から生成された例えば1kΩ等の第２の抵抗（R2）16と小
さな第２の寄生バイポーラ・トランジスタ17を入れる。
この第２の寄生バイポーラ・トランジスタ17を導入する
にあたり、第２の抵抗16を用いるが、第２の寄生バイポ
ーラ・トランジスタ17から入力バッファ回路14までの配
線の寄生容量（C2＝200fF）18は第１の寄生バイポーラ
・トランジスタ13から第２の寄生バイポーラ・トランジ
スタ17までの配線の寄生容量（C1＝2PF）15に比べ、１
桁小さい。そのため第２の抵抗（R2＝1kΩ）16は大きく
できる。したがって第２の寄生バイポーラ・トランジス
タ17は第１の寄生バイポーラ・トランジスタ13ほど電流
を流せる必要がなくなり、第２の寄生バイポーラ・トラ
ンジスタ17は小さなパターンで実現できる。
する。即ち、入力パッド11には拡散層やポリシリコンあ
るいは種々の配線等の材料から生成された例えば100Ω
等の第１の抵抗（R1）12の一端が接続され、第１の抵抗
12の他端は第１の寄生バイポーラ・トランジスタ13のエ
ミッタと接続されている。第１の寄生バイポーラ・トラ
ンジスタ13は、コレクタがVSS（接地電位）とベースがV
BB（基板電位）とそれぞれ接続されている。上記第１の
抵抗12の他端は拡散層やポリシリコンあるいは種々の配
線等の材料から生成された例えば1kΩ等の第２の抵抗
（R2）16の一端と接続され、この第２の抵抗16の他端は
第２の寄生バイポーラ・トランジスタ17のエミッタと接
続され、第２の寄生バイポーラ・トランジスタ17は、コ
レクタがVSSに、ベースがVBBにそれぞれ接続される。上
記第２の抵抗16の他端は入力バッファ回路14に接続され
ている。15は例えば2PF等の配線の寄生容量（C1）であ
り、18は例えば200fF等の配線の寄生容量（C2）であ
る。しかして、本発明の目的である偶発的に発生してス
トレスのかかる電圧に対して、第１の寄生バイポーラ・
トランジスタ13のパターンを大きくせずに能力をアップ
したい。そこで、入力バッファ回路14の直前にもう１つ
の拡散層やポリシリコンあるいは、種々の配線等の材料
から生成された例えば1kΩ等の第２の抵抗（R2）16と小
さな第２の寄生バイポーラ・トランジスタ17を入れる。
この第２の寄生バイポーラ・トランジスタ17を導入する
にあたり、第２の抵抗16を用いるが、第２の寄生バイポ
ーラ・トランジスタ17から入力バッファ回路14までの配
線の寄生容量（C2＝200fF）18は第１の寄生バイポーラ
・トランジスタ13から第２の寄生バイポーラ・トランジ
スタ17までの配線の寄生容量（C1＝2PF）15に比べ、１
桁小さい。そのため第２の抵抗（R2＝1kΩ）16は大きく
できる。したがって第２の寄生バイポーラ・トランジス
タ17は第１の寄生バイポーラ・トランジスタ13ほど電流
を流せる必要がなくなり、第２の寄生バイポーラ・トラ
ンジスタ17は小さなパターンで実現できる。
［発明の効果］ 以上説明したように、この発明によれば、従来の回路構
成において偶発的に発生してストレスのかかる電圧に対
して、寄生バイポーラ・トランジスタのパターンを大き
くしなくてはならないというものを入力バッファ回路の
直前に抵抗と小さな寄生バイポーラ・トランジスタを介
在することにより、従来の寄生バイポーラ・トランジス
タを大きくせずにMOSデバイスのゲート酸化膜の損傷を
防ぐ能力をアップすることができる。
成において偶発的に発生してストレスのかかる電圧に対
して、寄生バイポーラ・トランジスタのパターンを大き
くしなくてはならないというものを入力バッファ回路の
直前に抵抗と小さな寄生バイポーラ・トランジスタを介
在することにより、従来の寄生バイポーラ・トランジス
タを大きくせずにMOSデバイスのゲート酸化膜の損傷を
防ぐ能力をアップすることができる。
【図面の簡単な説明】 第１図は本発明の一実施例を示す構成説明図、第２図は
従来の入力保護回路を示す構成説明図である。 11……入力パッド、12……第１の抵抗、13……第１の寄
生バイポーラ・トランジスタ、14……入力バッファ回
路、15,18……配線の寄生容量、16……第２の抵抗、17
……第２の寄生バイポーラ・トランジスタ。
従来の入力保護回路を示す構成説明図である。 11……入力パッド、12……第１の抵抗、13……第１の寄
生バイポーラ・トランジスタ、14……入力バッファ回
路、15,18……配線の寄生容量、16……第２の抵抗、17
……第２の寄生バイポーラ・トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 芳夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭57−152160（ＪＰ，Ａ) 特開 昭55−91171（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力パッドに一端が接続された第１の抵抗
と、 この第１の抵抗の他端に第１の非制御電極が接続され、
第２の非制御電極が接地電位に接続され、制御電極が基
板電位に接続された第１の寄生バイポーラ・トランジス
タと、 この第１の寄生バイポーラ・トランジスタの第１の非制
御電極に一端が接続された第２の抵抗と、 この第２の抵抗の他端に第１の非制御電極が接続され、
第２の非制御電極が接地電位に接続され、制御電極が基
板電位に接続された第２の寄生バイポーラ・トランジス
タと、 この第２の寄生バイポーラ・トランジスタの第１の非制
御電極に接続された入力バッファ回路と を具備し、前記第１の寄生バイポーラ・トランジスタが
前記入力パッドの近くに接続され、前記第２の寄生バイ
ポーラ・トランジスタが前記入力バッファ回路の近くに
接続され、前記第２の寄生バイポーラ・トランジスタか
ら前記入力バッファ回路までの配線の寄生容量の容量値
が前記第１の寄生バイポーラ・トランジスタから前記第
２の寄生バイポーラ・トランジスタまでの配線の寄生容
量の容量値より小さく、前記第２の抵抗の抵抗値が前記
第１の抵抗の抵抗値より大きくなるように構成したこと
を特徴とする入力保護回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190251A JPH07105472B2 (ja) | 1988-07-29 | 1988-07-29 | 入力保護回路 |
| US07/379,279 US4962320A (en) | 1988-07-29 | 1989-07-13 | Input protection circuit for MOS device |
| EP89113789A EP0352769B1 (en) | 1988-07-29 | 1989-07-26 | Input protection circuit for MOS device |
| DE68927452T DE68927452T2 (de) | 1988-07-29 | 1989-07-26 | Eingangsschutzschaltung für MOS-Vorrichtung |
| KR1019890010803A KR920005357B1 (ko) | 1988-07-29 | 1989-07-29 | 입력보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190251A JPH07105472B2 (ja) | 1988-07-29 | 1988-07-29 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239570A JPH0239570A (ja) | 1990-02-08 |
| JPH07105472B2 true JPH07105472B2 (ja) | 1995-11-13 |
Family
ID=16255026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190251A Expired - Lifetime JPH07105472B2 (ja) | 1988-07-29 | 1988-07-29 | 入力保護回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4962320A (ja) |
| EP (1) | EP0352769B1 (ja) |
| JP (1) | JPH07105472B2 (ja) |
| KR (1) | KR920005357B1 (ja) |
| DE (1) | DE68927452T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189638A (en) * | 1990-04-26 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Portable semiconductor memory device |
| US5301084A (en) * | 1991-08-21 | 1994-04-05 | National Semiconductor Corporation | Electrostatic discharge protection for CMOS integrated circuits |
| JP2958202B2 (ja) * | 1992-12-01 | 1999-10-06 | シャープ株式会社 | 半導体装置 |
| JPH06235347A (ja) * | 1993-01-05 | 1994-08-23 | Unisia Jecs Corp | 内燃機関の燃料性状検出装置 |
| US5594611A (en) * | 1994-01-12 | 1997-01-14 | Lsi Logic Corporation | Integrated circuit input/output ESD protection circuit with gate voltage regulation and parasitic zener and junction diode |
| JP2822915B2 (ja) * | 1995-04-03 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| EP1851671A2 (en) * | 2005-01-28 | 2007-11-07 | Nxp B.V. | Voltage integrator and transformer provided with such an integrator |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4066918A (en) * | 1976-09-30 | 1978-01-03 | Rca Corporation | Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits |
| JPS5591171A (en) * | 1978-12-28 | 1980-07-10 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS57152160A (en) * | 1981-03-13 | 1982-09-20 | Mitsubishi Electric Corp | Protective circuit for input |
| US4586104A (en) * | 1983-12-12 | 1986-04-29 | Rit Research Corp. | Passive overvoltage protection devices, especially for protection of computer equipment connected to data lines |
| US4745450A (en) * | 1984-03-02 | 1988-05-17 | Zilog, Inc. | Integrated circuit high voltage protection |
| US4605980A (en) * | 1984-03-02 | 1986-08-12 | Zilog, Inc. | Integrated circuit high voltage protection |
| JPS60257576A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | Ｍｉｓ形電界効果半導体装置の入力保護回路 |
| US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| JPS6266656A (ja) * | 1985-09-19 | 1987-03-26 | Toshiba Corp | 基板電位生成回路 |
| IT1186227B (it) * | 1985-12-03 | 1987-11-18 | Sgs Microelettronica Spa | Dispositivo di protezione contro le sovratensioni in ingresso per un circuito integrato di tipo mos |
| JPS63233560A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | 入力保護回路を備えた半導体集積回路 |
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| US4807080A (en) * | 1987-06-15 | 1989-02-21 | Zilog, Inc. | Integrated circuit electrostatic discharge input protection |
-
1988
- 1988-07-29 JP JP63190251A patent/JPH07105472B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-13 US US07/379,279 patent/US4962320A/en not_active Expired - Lifetime
- 1989-07-26 DE DE68927452T patent/DE68927452T2/de not_active Expired - Fee Related
- 1989-07-26 EP EP89113789A patent/EP0352769B1/en not_active Expired - Lifetime
- 1989-07-29 KR KR1019890010803A patent/KR920005357B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920005357B1 (ko) | 1992-07-02 |
| KR900002467A (ko) | 1990-02-28 |
| DE68927452D1 (de) | 1996-12-19 |
| DE68927452T2 (de) | 1997-04-17 |
| EP0352769B1 (en) | 1996-11-13 |
| EP0352769A2 (en) | 1990-01-31 |
| JPH0239570A (ja) | 1990-02-08 |
| EP0352769A3 (en) | 1991-03-20 |
| US4962320A (en) | 1990-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4086642A (en) | Protective circuit and device for metal-oxide-semiconductor field effect transistor and method for fabricating the device | |
| JPH061802B2 (ja) | 半導体装置 | |
| JPH07105472B2 (ja) | 入力保護回路 | |
| US5072271A (en) | Protection circuit for use in semiconductor integrated circuit device | |
| JPH0577340B2 (ja) | ||
| JPS62245661A (ja) | 半導体記憶装置 | |
| JPH0936357A (ja) | 半導体装置 | |
| US4654865A (en) | CCD device with electrostatic protective means | |
| JP2587754B2 (ja) | マトリックスアレー基板 | |
| JPH0465877A (ja) | 半導体装置 | |
| JPH0228266B2 (ja) | ||
| JPS599959A (ja) | マトリツクスアレ−基板 | |
| JP3157614B2 (ja) | 半導体集積回路 | |
| JPS6328500B2 (ja) | ||
| KR970053847A (ko) | 반도체 장치용 정전기 방지회로 및 그 제조방법 | |
| JPS63108763A (ja) | 半導体集積回路 | |
| JPH0566741B2 (ja) | ||
| JPS6024591B2 (ja) | 静電誘導トランジスタ読み出し専用記憶装置 | |
| JPS5914351U (ja) | 半導体装置に於ける静電破壊防止構造 | |
| JP2557980B2 (ja) | 半導体入力保護装置 | |
| JP2509300B2 (ja) | 半導体装置の入力回路 | |
| JP3006627B2 (ja) | 過電圧保護回路 | |
| JPH07249742A (ja) | 半導体装置 | |
| JPS6110989B2 (ja) | ||
| JPH0345547B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071113 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 13 |