JPH0566741B2 - - Google Patents
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- JPH0566741B2 JPH0566741B2 JP60030393A JP3039385A JPH0566741B2 JP H0566741 B2 JPH0566741 B2 JP H0566741B2 JP 60030393 A JP60030393 A JP 60030393A JP 3039385 A JP3039385 A JP 3039385A JP H0566741 B2 JPH0566741 B2 JP H0566741B2
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- Japan
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- island
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- electrostatic breakdown
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Links
- 230000002265 prevention Effects 0.000 claims description 21
- 230000015556 catabolic process Effects 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 description 13
- 230000006378 damage Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、静電破壊防止素子技術さらには微
細加工された半導体集積回路装置に適用して特に
有効な技術に関するもので、例えばＣ−MOS型
あるいは高速シヨツトキー型半導体集積回路装置
に利用して有効な技術に関するものである。
細加工された半導体集積回路装置に適用して特に
有効な技術に関するもので、例えばＣ−MOS型
あるいは高速シヨツトキー型半導体集積回路装置
に利用して有効な技術に関するものである。
例えば微細加工されたＣ−MOS型あるいは高
速シヨツトキー型の半導体集積回路装置では、そ
の内部回路を静電気などの高電圧パルスから保護
するために、いわゆる静電破壊防止素子が必要と
なつてくる。
速シヨツトキー型の半導体集積回路装置では、そ
の内部回路を静電気などの高電圧パルスから保護
するために、いわゆる静電破壊防止素子が必要と
なつてくる。
この静電破壊防止素子については、例えばコロ
ナ社発行「集積回路工業(2)」柳井久義、永田穰共
著、147、148頁などに記載されている。
ナ社発行「集積回路工業(2)」柳井久義、永田穰共
著、147、148頁などに記載されている。
しかしながら、この種の静電破壊防止素子は、
そのサイズが概して大きいために、微細化された
半導体集積回路では、その静電破壊素子が限られ
たレイアウト面積を不当に大きく占領し、さらに
はその静電破壊防止素子が例えば入力容量を大幅
に増大させたりするなどの不都合を生じさせるよ
うになる、という問題点のあることが本発明者に
よつて明らかとされた。
そのサイズが概して大きいために、微細化された
半導体集積回路では、その静電破壊素子が限られ
たレイアウト面積を不当に大きく占領し、さらに
はその静電破壊防止素子が例えば入力容量を大幅
に増大させたりするなどの不都合を生じさせるよ
うになる、という問題点のあることが本発明者に
よつて明らかとされた。
この発明の目的は、比較的小さなレイアウト面
積でもつて確実かつ高速に動作できるとともに、
入力容量を増大を最小限に押さえることができる
ようにした静電破壊防止素子技術を提供すること
にある。
積でもつて確実かつ高速に動作できるとともに、
入力容量を増大を最小限に押さえることができる
ようにした静電破壊防止素子技術を提供すること
にある。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添付図
面から明らかになるであろう。
な特徴については、本明細書の記述および添付図
面から明らかになるであろう。
本願において開示される発明のうち代表的なも
のを簡単に説明すれば、下記のとおりである。
のを簡単に説明すれば、下記のとおりである。
すなわち、同一の半導体の島内にコレクタ領域
を共有する２つのバイポーラ・トランジスタ部を
形成することにより、比歓的小さなレイアウト面
積でもつて確実かつ高速に動作できるとともに、
入力容量の増大を最小限に押さえることができる
ようにする、という目的を達成するものである。
を共有する２つのバイポーラ・トランジスタ部を
形成することにより、比歓的小さなレイアウト面
積でもつて確実かつ高速に動作できるとともに、
入力容量の増大を最小限に押さえることができる
ようにする、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照
しながら説明する。
しながら説明する。
なお、図面において同一符号は同一あるいは相
当部分を示す。
当部分を示す。
第１図はこの発明による静電破壊防止素子の一
実施例を示す。
実施例を示す。
また、第２図は第１図の静電破壊防止素子の平
面レイアウト状態を示す。
面レイアウト状態を示す。
第１図および第２図に示す静電破壊防止素子は
半導体集積回路装置の外部入力端子ピンPinと内
部回路１０の間に介在することにより、その内部
回路１０の静電気などによる高電圧パルスから保
護する。先ず、この静電破壊防止素子が形成され
る半導体集積回路装置には、第２導電型である
p-型半導体基板１に第１導電型であるn-型シリ
コンエピタキシヤル層２を形成してなる半導体基
体が使われている。p-型半導体基板１とn-型シ
リコンエピタキシヤル層２の間にはn+型埋込層
３が形成されている。静電破壊防止素子は、同一
のｐ型半導体の島すなわち分離領域（図示省略）
で囲まれたn-型シリコンエピタキシヤル層２の
島内に２つのｐ型ベース拡散層４ａ，４ｂの島を
形成し、さらに各ｐ型ベース拡散層４ａ，４ｂの
島内にそれぞれn+型エミツタ拡散層５ａ，５ｂ
の島を形成する。そして、一方のｐ型ベース拡散
層４ａの島とこのｐ型ベース拡散層４ａ内に形成
されたn+型エミツタ拡散層５ａの島とを互いに
共通接続して外部入力端子ピンPinと内部回路１
０の間に並列に接続するとともに、他方のｐ型ベ
ース拡散層４ｂの島とこのｐ型ベース拡散層４ｂ
内に形成されたn+型エミツタ拡散層５ｂの島と
を互いに共通接続して定電位（接地電位GND）
に接続することにより構成されている。
半導体集積回路装置の外部入力端子ピンPinと内
部回路１０の間に介在することにより、その内部
回路１０の静電気などによる高電圧パルスから保
護する。先ず、この静電破壊防止素子が形成され
る半導体集積回路装置には、第２導電型である
p-型半導体基板１に第１導電型であるn-型シリ
コンエピタキシヤル層２を形成してなる半導体基
体が使われている。p-型半導体基板１とn-型シ
リコンエピタキシヤル層２の間にはn+型埋込層
３が形成されている。静電破壊防止素子は、同一
のｐ型半導体の島すなわち分離領域（図示省略）
で囲まれたn-型シリコンエピタキシヤル層２の
島内に２つのｐ型ベース拡散層４ａ，４ｂの島を
形成し、さらに各ｐ型ベース拡散層４ａ，４ｂの
島内にそれぞれn+型エミツタ拡散層５ａ，５ｂ
の島を形成する。そして、一方のｐ型ベース拡散
層４ａの島とこのｐ型ベース拡散層４ａ内に形成
されたn+型エミツタ拡散層５ａの島とを互いに
共通接続して外部入力端子ピンPinと内部回路１
０の間に並列に接続するとともに、他方のｐ型ベ
ース拡散層４ｂの島とこのｐ型ベース拡散層４ｂ
内に形成されたn+型エミツタ拡散層５ｂの島と
を互いに共通接続して定電位（接地電位GND）
に接続することにより構成されている。
ここで、内部回路１０には、例えば最小寸法１
−3μｍといつたような高度に微細化されたMOS
あるいはバイポーラ素子による回路が高密度に形
成されている。
−3μｍといつたような高度に微細化されたMOS
あるいはバイポーラ素子による回路が高密度に形
成されている。
また、７ａ，７ｂ，８ａ，８ｂ，９ａ，９ｂは
それぞれ電極を示すが、９ａ，９ｂの電極は、何
も接続されておらず、開放となつている。６は表
面の参加膜を示す。
それぞれ電極を示すが、９ａ，９ｂの電極は、何
も接続されておらず、開放となつている。６は表
面の参加膜を示す。
なおVccは電源電位を示す。
以上のようにして、あたかも、同一の半導体の
島内にコレクタ領域を共有する２つのバイポー
ラ・トランジスタによつて、後述するような作用
効果を有する静電破壊防止素子が形成されてい
る。
島内にコレクタ領域を共有する２つのバイポー
ラ・トランジスタによつて、後述するような作用
効果を有する静電破壊防止素子が形成されてい
る。
第３図および第４図は第１図と第２図とで示し
た静電破壊防止素子の等回路を示す。
た静電破壊防止素子の等回路を示す。
先ず、外部入力端子ピンPinにプラス極性の高
電圧ピンPinにプラス極性の高電圧パルス＋Vpが
印加された場合は、第３図に示すように、２つの
バイポーラ・トランジスタＱ１とＱ２によるサイ
リスタが等価的に形成される。そして、その高電
圧パルス＋Vpが所定のしきい値（＋数百Ｖ）を
越えると、この高電圧パルス＋Vpによる＋Icが
ベースピンチ抵抗Ｒ１，Ｒ２を流れることによ
り、Ｑ２のベース・エミツタ間に電位差が生じ、
これによりＱ１とＱ２の間に正帰還が生じて上記
サイリスタがトリガーされる。この結果、外部入
力端子ピンPinに印加された高電圧パルス＋Vpが
クランプされて、内部回路１０が破壊から保護さ
れるようになる。この後、Vpが十分に安全な電
圧にまで低下すると、Ｑ２のベース・エミツタ間
の電位差が低下してＱ１，Ｑ２の正帰還状態が解
除され、これにより外部入力端子ピンPinおよび
内部回路１０が静電破壊防止素子から実質的に切
り離されるようになる。
電圧ピンPinにプラス極性の高電圧パルス＋Vpが
印加された場合は、第３図に示すように、２つの
バイポーラ・トランジスタＱ１とＱ２によるサイ
リスタが等価的に形成される。そして、その高電
圧パルス＋Vpが所定のしきい値（＋数百Ｖ）を
越えると、この高電圧パルス＋Vpによる＋Icが
ベースピンチ抵抗Ｒ１，Ｒ２を流れることによ
り、Ｑ２のベース・エミツタ間に電位差が生じ、
これによりＱ１とＱ２の間に正帰還が生じて上記
サイリスタがトリガーされる。この結果、外部入
力端子ピンPinに印加された高電圧パルス＋Vpが
クランプされて、内部回路１０が破壊から保護さ
れるようになる。この後、Vpが十分に安全な電
圧にまで低下すると、Ｑ２のベース・エミツタ間
の電位差が低下してＱ１，Ｑ２の正帰還状態が解
除され、これにより外部入力端子ピンPinおよび
内部回路１０が静電破壊防止素子から実質的に切
り離されるようになる。
なお、Ｒ３はn-型シリコンエピタキシヤル層
２とn+型埋込層３による抵抗を示す。
２とn+型埋込層３による抵抗を示す。
次に、外部入力端子ピンPinにマイナス極性の
高電圧パルス−Vpが印加された場合は、第４図
に示すように、２つのバイポーラ・トランジスタ
Ｑ１とＱ３によるサイリスタが等価的に形成され
る。そしてこの場合も、この高電圧パルス−Vp
が所定のしきい値（−数百Ｖ）を越えると、この
高電圧パルス−Vpによる−Icがベースピンチ抵
抗Ｒ２，Ｒ１を流れることにより、Ｑ３のベー
ス・エミツタ間に電圧差が生じ、これによりＱ１
とＱ３の間に正帰還が生じて上記サイリスタがト
リガーされる。この結果、外部入力端子ピンPin
に印加された高電圧パルス−Vpがクランプされ
て、内部回路１０が破壊から保護されるようにな
る。この後、上記の場合と同様にVpが安全な電
圧まで低下すると、Ｑ３のベース・エミツタ間の
電位差が低下してＱ１，Ｑ３の正帰還状態が解除
され、これにより外部入力端子ピンPinおよび内
部回路１０が静電破壊防止素子から実質的に切り
離されるようになる。
高電圧パルス−Vpが印加された場合は、第４図
に示すように、２つのバイポーラ・トランジスタ
Ｑ１とＱ３によるサイリスタが等価的に形成され
る。そしてこの場合も、この高電圧パルス−Vp
が所定のしきい値（−数百Ｖ）を越えると、この
高電圧パルス−Vpによる−Icがベースピンチ抵
抗Ｒ２，Ｒ１を流れることにより、Ｑ３のベー
ス・エミツタ間に電圧差が生じ、これによりＱ１
とＱ３の間に正帰還が生じて上記サイリスタがト
リガーされる。この結果、外部入力端子ピンPin
に印加された高電圧パルス−Vpがクランプされ
て、内部回路１０が破壊から保護されるようにな
る。この後、上記の場合と同様にVpが安全な電
圧まで低下すると、Ｑ３のベース・エミツタ間の
電位差が低下してＱ１，Ｑ３の正帰還状態が解除
され、これにより外部入力端子ピンPinおよび内
部回路１０が静電破壊防止素子から実質的に切り
離されるようになる。
以上のようにして、同一の半導体の島内にコレ
クタ領域を共有する２つのバイポーラ・トランジ
スタ部を形成するのと同様の構成により、内部回
路１０を正負両極性の高電圧パルス＋Vp，−Vp
から確実に保護することのできるようになつてい
る。このように、実質的に２つのバイペーラ・ト
ランジスタ部を形成するだけの構成であるから、
微細加工を行うには非常に適している。これにと
もない、外部入力端子ピンPinに寄生する入力容
量の増大も最小限に押えることができる。さら
に、２つのバイポーラ・トランジスタＱ１，Ｑ２
あるいはＱ１，Ｑ３の相互の正帰還動作により、
十分に速い動作速度を得ることができる。
クタ領域を共有する２つのバイポーラ・トランジ
スタ部を形成するのと同様の構成により、内部回
路１０を正負両極性の高電圧パルス＋Vp，−Vp
から確実に保護することのできるようになつてい
る。このように、実質的に２つのバイペーラ・ト
ランジスタ部を形成するだけの構成であるから、
微細加工を行うには非常に適している。これにと
もない、外部入力端子ピンPinに寄生する入力容
量の増大も最小限に押えることができる。さら
に、２つのバイポーラ・トランジスタＱ１，Ｑ２
あるいはＱ１，Ｑ３の相互の正帰還動作により、
十分に速い動作速度を得ることができる。
また、第１図と第２図に示した実施例では、
n+型エミツタ拡散層５ａ，５ｂの互いに内側同
士で対抗する部分にそれぞれ、何も接続されてい
ない開放電極９ａ，９ｂを設けているが、これに
よつてｐ型ベース拡散層４ａと４ｂ間の電流の分
布を平均化させて、ラテラル方向に形成されるＱ
１の許容電流容量を大幅に増大させ、高電圧パル
スのエネルギー吸収容量を大きく得ることができ
るようになつている。
n+型エミツタ拡散層５ａ，５ｂの互いに内側同
士で対抗する部分にそれぞれ、何も接続されてい
ない開放電極９ａ，９ｂを設けているが、これに
よつてｐ型ベース拡散層４ａと４ｂ間の電流の分
布を平均化させて、ラテラル方向に形成されるＱ
１の許容電流容量を大幅に増大させ、高電圧パル
スのエネルギー吸収容量を大きく得ることができ
るようになつている。
第５図はこの発明の別の実施例を示す。
同図に示す実施例では、上述した静電破壊防止
素子を２組用い、その一方の静電破壊防止素子２
０の定電位源を定電位Vccに求めるとともに、そ
の他方の静電破壊防止素子３０の定電位源を接地
電位GNDに求めるようにしている。これにより、
プラス・マイナス何れ極性の高電圧パルスに対し
て対称性に一層すぐれた保護特性が得られるよう
になつている。
素子を２組用い、その一方の静電破壊防止素子２
０の定電位源を定電位Vccに求めるとともに、そ
の他方の静電破壊防止素子３０の定電位源を接地
電位GNDに求めるようにしている。これにより、
プラス・マイナス何れ極性の高電圧パルスに対し
て対称性に一層すぐれた保護特性が得られるよう
になつている。
(1) 同一の半導体の島内にコレクタ領域を共有す
る２つのバイポーラ・トランジスタ部を形成す
るのと同様の構成により、内部回路を静電気な
どによる高電圧パルスから確実に保護すること
ができる、という効果が得られる。
る２つのバイポーラ・トランジスタ部を形成す
るのと同様の構成により、内部回路を静電気な
どによる高電圧パルスから確実に保護すること
ができる、という効果が得られる。
(2) また、実質的に２つのバイポーラ・トランジ
スタ部を形成するだけの構成であるから、微細
加工を行うには非常に都合が良い、という効果
が得られる。
スタ部を形成するだけの構成であるから、微細
加工を行うには非常に都合が良い、という効果
が得られる。
(3) さらに、微細化によつて、外部入力端子ピン
に寄生する入力容量の増大を最小限に押さえる
ことができる、という効果が得られる。
に寄生する入力容量の増大を最小限に押さえる
ことができる、という効果が得られる。
(4) さらにまた、その動作が２つのバイポーラ・
トランジスタの相互の正帰還動作により行われ
るので、十分に速い動作速度を得ることができ
る、という効果が得られる。
トランジスタの相互の正帰還動作により行われ
るので、十分に速い動作速度を得ることができ
る、という効果が得られる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。
以上、本発明者によつてなされた本発明をその
背景となつた利用分野である半導体集積回路装置
の入力保護技術に適用した場合については説明し
たが、それに限定されるものではなく、例えば出
力側の保護技術などにも適用できる。
背景となつた利用分野である半導体集積回路装置
の入力保護技術に適用した場合については説明し
たが、それに限定されるものではなく、例えば出
力側の保護技術などにも適用できる。
第１図はこの発明による静電破壊防止素子の一
実施例を示す断面図、第２図は第１図の平面レイ
アウト状態を示す図、第３図はプラスの高電圧パ
ルスが印加されたときの等価回路図、第４図はマ
イナスの高電圧パルスが印加されたときの等価回
路図、第５図はこの本発明の別の実施例を示す等
価回路図である。 Pin……外部入力端子ピン、１０……内部回
路、４ａ，４ｂ……ｐ型ベース拡散層、５ａ，５
ｂ……n+型エミツタ拡散層、＋Vp，−Vp……静電
気などによる高電圧パルス、１……p-型半導体
基板１、２……n-型シリコンエピタキシヤル層
２、３……n+型埋込層３、Ｑ１，Ｑ２，Ｑ３…
…サイリスタを構成するバイポーラ・トランジス
タ。
実施例を示す断面図、第２図は第１図の平面レイ
アウト状態を示す図、第３図はプラスの高電圧パ
ルスが印加されたときの等価回路図、第４図はマ
イナスの高電圧パルスが印加されたときの等価回
路図、第５図はこの本発明の別の実施例を示す等
価回路図である。 Pin……外部入力端子ピン、１０……内部回
路、４ａ，４ｂ……ｐ型ベース拡散層、５ａ，５
ｂ……n+型エミツタ拡散層、＋Vp，−Vp……静電
気などによる高電圧パルス、１……p-型半導体
基板１、２……n-型シリコンエピタキシヤル層
２、３……n+型埋込層３、Ｑ１，Ｑ２，Ｑ３…
…サイリスタを構成するバイポーラ・トランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路装置の外部端子ピンと内部回
路との間に介在する静電破壊防止素子であつて、
第１導電型半導体の島内に２つの第２導電型の島
が形成され、さらに各第２導電型の島内にそれぞ
れ第１導電型の島が形成され、一方の第２導電型
の島とこの島内に形成された第１導電型の島とを
互いに共通接続して外部端子ピンと内部回路の間
に並列に接続するとともに、他方の第２導電型の
島とこの島内に形成された第１導電型の島とを互
いに共通接続して定電位に接続したことを特徴と
する静電破壊防止素子。 ２ 上記定電位が接地電位または電源電位である
ことを特徴とする特許請求の範囲第１項記載の静
電破壊防止素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030393A JPS61190973A (ja) | 1985-02-20 | 1985-02-20 | 静電破壊防止素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030393A JPS61190973A (ja) | 1985-02-20 | 1985-02-20 | 静電破壊防止素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190973A JPS61190973A (ja) | 1986-08-25 |
| JPH0566741B2 true JPH0566741B2 (ja) | 1993-09-22 |
Family
ID=12302678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030393A Granted JPS61190973A (ja) | 1985-02-20 | 1985-02-20 | 静電破壊防止素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190973A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167563A (ja) * | 1990-10-31 | 1992-06-15 | Nec Corp | 半導体装置の保護回路 |
| KR100374898B1 (ko) * | 1997-09-30 | 2003-03-06 | 인피니언 테크놀로지스 아게 | 정전기 방전에 대비한 보호 구조물을 가지는 반도체 집적회로 |
| JP5022013B2 (ja) * | 2006-12-12 | 2012-09-12 | 株式会社豊田中央研究所 | 静電気保護用半導体装置および自動車用複合ｉｃ |
-
1985
- 1985-02-20 JP JP60030393A patent/JPS61190973A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61190973A (ja) | 1986-08-25 |
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