JPH04167563A - 半導体装置の保護回路 - Google Patents
半導体装置の保護回路Info
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- JPH04167563A JPH04167563A JP2296082A JP29608290A JPH04167563A JP H04167563 A JPH04167563 A JP H04167563A JP 2296082 A JP2296082 A JP 2296082A JP 29608290 A JP29608290 A JP 29608290A JP H04167563 A JPH04167563 A JP H04167563A
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- Japan
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- type well
- impurity diffusion
- bonding pad
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000001681 protective effect Effects 0.000 title abstract 2
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 13
- 239000002184 metal Substances 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 239000002784 hot electron Substances 0.000 abstract description 4
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装Ｗの保護回路に間し、特にＭＯＳ型半
導体装置の入出力端子に加えられる静電気等の外部サー
ジから内部回路を保護するための入出力保護回路に関す
る。
導体装置の入出力端子に加えられる静電気等の外部サー
ジから内部回路を保護するための入出力保護回路に関す
る。
第２図（ａ）は従来の半導体装１の入力保護回路の平面
図、第２図（ｂ）は第２図（ａ）のＸ−Ｘ線断面図、第
２図（ｃ）は従来例の回路図である。
図、第２図（ｂ）は第２図（ａ）のＸ−Ｘ線断面図、第
２図（ｃ）は従来例の回路図である。
この半導体装置の入力保護回路は、多結晶シリコン膜抵
抗体あるいはＮ型不純物拡散層抵抗体ｌａ（入力抵抗）
とＭＯＳ）−ランジスタＴＲ，から構成されている。入
力端子であるボンディングパッド５ａはパッシベーショ
ン膜１２にあけたスルーホール６を経て入力ワイヤがボ
ンディングされている。Ｎ型不純物拡散層抵抗体１ａは
、コンタクト３ａｐ介してホンディングパッド５ａに接
続されている。Ｎ型不純物拡散層抵抗体１ａの他端は、
コンタクト３ｂを介してＭＯＳ）ランジスタＴＲ，のド
レイン８および内部回路の入力トランジスタＴＲのゲー
トに接続されている。ＭＯＳトランジスタＴＲ，の多結
晶シリコンゲート２はコンタクト４を介して接地電位の
金属配線層５Ｃと接続され、またＭＯＳ）−ランジスタ
ＴＲ，のソース７も金属配線層５Ｃに接続されている。
抗体あるいはＮ型不純物拡散層抵抗体ｌａ（入力抵抗）
とＭＯＳ）−ランジスタＴＲ，から構成されている。入
力端子であるボンディングパッド５ａはパッシベーショ
ン膜１２にあけたスルーホール６を経て入力ワイヤがボ
ンディングされている。Ｎ型不純物拡散層抵抗体１ａは
、コンタクト３ａｐ介してホンディングパッド５ａに接
続されている。Ｎ型不純物拡散層抵抗体１ａの他端は、
コンタクト３ｂを介してＭＯＳ）ランジスタＴＲ，のド
レイン８および内部回路の入力トランジスタＴＲのゲー
トに接続されている。ＭＯＳトランジスタＴＲ，の多結
晶シリコンゲート２はコンタクト４を介して接地電位の
金属配線層５Ｃと接続され、またＭＯＳ）−ランジスタ
ＴＲ，のソース７も金属配線層５Ｃに接続されている。
節点Ａ（金属配線層５ｂ）に存在する寄生容量Ｃｓｔと
Ｎ型不純物拡散層抵抗体１ａの抵抗値Ｒで決まる時定数
τ＝Ｃ５ｔ・Ｒにより入力端子から印加される外部サー
ジのピーク電圧を下げると共に、ＭＯＳ）ランジスタＴ
Ｒ，のパンチスルーを利用してサージ電荷を逃し、節点
Ａにおける電圧を低下させることになり、入力トランジ
スタＴＲのゲートと基板間にかかる電界強度を小さくし
てゲート酸化膜の破壊などを防止するものである。
Ｎ型不純物拡散層抵抗体１ａの抵抗値Ｒで決まる時定数
τ＝Ｃ５ｔ・Ｒにより入力端子から印加される外部サー
ジのピーク電圧を下げると共に、ＭＯＳ）ランジスタＴ
Ｒ，のパンチスルーを利用してサージ電荷を逃し、節点
Ａにおける電圧を低下させることになり、入力トランジ
スタＴＲのゲートと基板間にかかる電界強度を小さくし
てゲート酸化膜の破壊などを防止するものである。
なお、Ｎ型不純物拡散層抵抗体１ａとＰ型半導体基板間
のＮ”Ｐダイオードは入力端子からの外部サージ電圧に
よってブレイクダウンし、ブレイクダウンを流がＮ”Ｐ
ダイオードの逆方向特性により基板へ流れ、入力サージ
が緩和される。
のＮ”Ｐダイオードは入力端子からの外部サージ電圧に
よってブレイクダウンし、ブレイクダウンを流がＮ”Ｐ
ダイオードの逆方向特性により基板へ流れ、入力サージ
が緩和される。
上述した従来の半導体装置の入力保護回路ではボンディ
ングパッド５ａと入力抵抗（ｌａ）間には何らの保護機
能が無いため、外部サージ印加によってボンディングパ
ッド５ａとＮ型不純物拡散層抵抗体１ａとを接続するコ
ンタクト３ａ部分′の接合がブレイクダウンし、第３図
に示すようにその時発生したホットエレクトロンの一部
がフィールド酸化膜１１に注入され、その結果Ｎ型不純
物拡散層抵抗体１ａとフィールド酸化膜１１との境界の
空乏層１３が挟まりボンディングパッド５ａとＰ型シリ
コン基板９との耐圧が下がり、ボンディングパッド５ａ
にバイアス電圧が印加されると漏れ電流が発生するとい
う欠点がある。
ングパッド５ａと入力抵抗（ｌａ）間には何らの保護機
能が無いため、外部サージ印加によってボンディングパ
ッド５ａとＮ型不純物拡散層抵抗体１ａとを接続するコ
ンタクト３ａ部分′の接合がブレイクダウンし、第３図
に示すようにその時発生したホットエレクトロンの一部
がフィールド酸化膜１１に注入され、その結果Ｎ型不純
物拡散層抵抗体１ａとフィールド酸化膜１１との境界の
空乏層１３が挟まりボンディングパッド５ａとＰ型シリ
コン基板９との耐圧が下がり、ボンディングパッド５ａ
にバイアス電圧が印加されると漏れ電流が発生するとい
う欠点がある。
本発明は、第１導電型半導体基板に選択的に形成された
第２導電型不純物拡散層抵抗体が入出力端子と内部回路
との間に挿入された半導体装置の保護回路において、前
記入出力端子をなすボンディングパッドの周辺部に第１
の第２導電型ウェルが設けられ、前記第１の第２導電型
ウェルに第１導電型不純物拡散層が前記ボンディングパ
ッドに接続されて設けられ、前記第１の第２導電型ウェ
ルと所定間隔をおいて第２の第２導電型ウェルが固定電
位端に接続されて設けられているというものである。
第２導電型不純物拡散層抵抗体が入出力端子と内部回路
との間に挿入された半導体装置の保護回路において、前
記入出力端子をなすボンディングパッドの周辺部に第１
の第２導電型ウェルが設けられ、前記第１の第２導電型
ウェルに第１導電型不純物拡散層が前記ボンディングパ
ッドに接続されて設けられ、前記第１の第２導電型ウェ
ルと所定間隔をおいて第２の第２導電型ウェルが固定電
位端に接続されて設けられているというものである。
次に本発明についつ図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示す平面図、第１図
（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第２図はその
等価回路をそれぞれ示す。
（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第２図はその
等価回路をそれぞれ示す。
この実施例はＰ型シリコン基板９に選択的に形成された
Ｎ型不純物拡散抵抗体１ａ（入力抵抗）が入力端子と内
部回路との間に挿入された半導体装置の保護回路におい
て、前述の入力端子をなすボンディングパッド５ａの周
辺部に第１のＮ型ウェル１４が設けられ、第１のＮ型ウ
ェル１４にＰ＋型不純物拡散層１７がボンディングパッ
ド５ａに金属配像層５ｄで接続されて設けられ、第１の
Ｐ型ウェルと所定間隔をおいて第２のＰ型ウェル１５が
固定電位端（接地電位の金属配線５（）に金属配線５ｅ
て接続されて設けられているというものである。
Ｎ型不純物拡散抵抗体１ａ（入力抵抗）が入力端子と内
部回路との間に挿入された半導体装置の保護回路におい
て、前述の入力端子をなすボンディングパッド５ａの周
辺部に第１のＮ型ウェル１４が設けられ、第１のＮ型ウ
ェル１４にＰ＋型不純物拡散層１７がボンディングパッ
ド５ａに金属配像層５ｄで接続されて設けられ、第１の
Ｐ型ウェルと所定間隔をおいて第２のＰ型ウェル１５が
固定電位端（接地電位の金属配線５（）に金属配線５ｅ
て接続されて設けられているというものである。
この実施例の半導体装置の保護回路は公知のＣＭＯ３製
造プロセスにおいて容易に達成できることは明らかであ
る。
造プロセスにおいて容易に達成できることは明らかであ
る。
またこの実施例は入力ボンディングバッド５ａに接続さ
れたＰ１型不純物拡散層１７−第１のウェル１４−Ｐ型
シリコン基板９−接地電位に接続された第２のＮ型ウェ
ル１５で構成されたＰ１ＮＰＮサイリスタ構造を実現し
ている。
れたＰ１型不純物拡散層１７−第１のウェル１４−Ｐ型
シリコン基板９−接地電位に接続された第２のＮ型ウェ
ル１５で構成されたＰ１ＮＰＮサイリスタ構造を実現し
ている。
次に二の実施例の動作について説明する。
ボンディングパッド５ａに異常電圧が印加されると、ま
ずその異常電圧はボンディングパッド５ａのアルミニウ
ム膜からＰ゛型不純物拡散層１７に印加され、同時にＮ
゛型不純物拡散層１６から第１のＮ型ウェル１４に印加
されることによってＰ“ＮＰトランジスタが導通し、こ
れによる電流がＰ型シリコン基板９へ流れ込み、これに
よってＮＰＮ” ）−ランジスタが導通し異常電圧は電
流部力のあるＰ” ＮＰＮサイリスタによって十分に緩
和される。さらにボンディングパッド５ａに接続されて
いるＰ１型不純物拡散層１７とＮ＋型不純物拡散層１７
、接地電位に接続されているＮ１型不純物拡散層１８は
ともに接合の深い第１のＮ型ウェル層１４内に位置して
いるためホットエレクトロンのフィールド酸化膜注入が
起こらず漏れ電流の発生が無い。したがって静電気等の
外部サージに対して強いデバイスを提供でき、信頼性の
向上に大きく貢献することができる。尚、本発明の実施
例として入力保護回路について説明したが、出力回路に
ついても適用できることはいうまでもない。
ずその異常電圧はボンディングパッド５ａのアルミニウ
ム膜からＰ゛型不純物拡散層１７に印加され、同時にＮ
゛型不純物拡散層１６から第１のＮ型ウェル１４に印加
されることによってＰ“ＮＰトランジスタが導通し、こ
れによる電流がＰ型シリコン基板９へ流れ込み、これに
よってＮＰＮ” ）−ランジスタが導通し異常電圧は電
流部力のあるＰ” ＮＰＮサイリスタによって十分に緩
和される。さらにボンディングパッド５ａに接続されて
いるＰ１型不純物拡散層１７とＮ＋型不純物拡散層１７
、接地電位に接続されているＮ１型不純物拡散層１８は
ともに接合の深い第１のＮ型ウェル層１４内に位置して
いるためホットエレクトロンのフィールド酸化膜注入が
起こらず漏れ電流の発生が無い。したがって静電気等の
外部サージに対して強いデバイスを提供でき、信頼性の
向上に大きく貢献することができる。尚、本発明の実施
例として入力保護回路について説明したが、出力回路に
ついても適用できることはいうまでもない。
以上説明したように本発明は、サイリスタ構造を有する
素子をボンディングパッドと固定電位端との間に設ける
ことにより入出力端子に印加された静電気等の外部サー
ジのピーク値を根元で抑え、入出力端子と内部回路間に
挿入された入力抵抗である不純物拡散層抵抗体にがかる
電圧を緩和でき、ホットエレクトロンのフィールド絶縁
膜注入による漏れ電流を防止できる効果がある。
素子をボンディングパッドと固定電位端との間に設ける
ことにより入出力端子に印加された静電気等の外部サー
ジのピーク値を根元で抑え、入出力端子と内部回路間に
挿入された入力抵抗である不純物拡散層抵抗体にがかる
電圧を緩和でき、ホットエレクトロンのフィールド絶縁
膜注入による漏れ電流を防止できる効果がある。
第１図（ａ）は本発明の一実施例を示す平面図、第１図
（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第１図（ｃ）
は一実施例の回路図、第２図（ａ＞は従来例を示す平面
図、第２図（ｂ）は第２図（ａ）のＸ−Ｘ線断面図、第
２図（Ｃ）は従来の回路図、第３図は外部サージ印加時
の不具合を説明するための断面模式図である。 １ａ・・・Ｎ型不純物拡散層抵抗体、２・・・多結晶シ
リコンゲート、３ａ・・・ボンディングパッドとＮ型不
純物拡散層抵抗体とを接続するコンタクト、３ｂ・・・
ＭＯＳトランジスタＴＲＩのドレインと金属配線層とを
接続するコンタクト、３Ｃ・・・接地電位に接続された
金属配線層とＭＯＳトランジスタＴＲＩのソースとを接
続するコンタクト、４・・・接地電位に接続された金属
配線層と多結晶シリコンゲートとを接続するコンタクト
、５ａ・・・ボンディングパッドの金属配線層、５ｂ・
・・内部ＭＯ３）ランジスタＴＲへ接続される金属配線
層、６・・・スルーホール、７・・・接地電位に接続さ
れたＮ型不純物拡散層（ソース）、８・・・ＭＯＳトラ
ンジスタＴＲ，のドレイン、９・・・Ｐ型シリコン基板
、１０・・・チャネルストッパー層、１１・・・フィー
ルド酸化膜、１２・・・パッシベーション膜、１３・・
・空乏層、１４・・・第１のＮ型ウェル、１５・・・第
２のＮ型ウェル、１６・・・Ｎ＋型不純物拡散層、１７
・・・Ｐ＋型不純物拡散層、１８・・・Ｎ１型不純物拡
散層。
（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第１図（ｃ）
は一実施例の回路図、第２図（ａ＞は従来例を示す平面
図、第２図（ｂ）は第２図（ａ）のＸ−Ｘ線断面図、第
２図（Ｃ）は従来の回路図、第３図は外部サージ印加時
の不具合を説明するための断面模式図である。 １ａ・・・Ｎ型不純物拡散層抵抗体、２・・・多結晶シ
リコンゲート、３ａ・・・ボンディングパッドとＮ型不
純物拡散層抵抗体とを接続するコンタクト、３ｂ・・・
ＭＯＳトランジスタＴＲＩのドレインと金属配線層とを
接続するコンタクト、３Ｃ・・・接地電位に接続された
金属配線層とＭＯＳトランジスタＴＲＩのソースとを接
続するコンタクト、４・・・接地電位に接続された金属
配線層と多結晶シリコンゲートとを接続するコンタクト
、５ａ・・・ボンディングパッドの金属配線層、５ｂ・
・・内部ＭＯ３）ランジスタＴＲへ接続される金属配線
層、６・・・スルーホール、７・・・接地電位に接続さ
れたＮ型不純物拡散層（ソース）、８・・・ＭＯＳトラ
ンジスタＴＲ，のドレイン、９・・・Ｐ型シリコン基板
、１０・・・チャネルストッパー層、１１・・・フィー
ルド酸化膜、１２・・・パッシベーション膜、１３・・
・空乏層、１４・・・第１のＮ型ウェル、１５・・・第
２のＮ型ウェル、１６・・・Ｎ＋型不純物拡散層、１７
・・・Ｐ＋型不純物拡散層、１８・・・Ｎ１型不純物拡
散層。
Claims (1)
- 第１導電型半導体基板に選択的に形成された第２導電
型不純物拡散層抵抗体が入出力端子と内部回路との間に
挿入された半導体装置の保護回路において、前記入出力
端子をなすボンディングパッドの周辺部に第１の第２導
電型ウェルが設けられ、前記第１の第２導電型ウェルに
第１導電型不純物拡散層が前記ボンディングパッドに接
続されて設けられ、前記第１の第２導電型ウェルと所定
間隔をおいて第２の第２導電型ウェルが固定電位端に接
続されて設けられていることを特徴とする半導体装置の
保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296082A JPH04167563A (ja) | 1990-10-31 | 1990-10-31 | 半導体装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296082A JPH04167563A (ja) | 1990-10-31 | 1990-10-31 | 半導体装置の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167563A true JPH04167563A (ja) | 1992-06-15 |
Family
ID=17828887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296082A Pending JPH04167563A (ja) | 1990-10-31 | 1990-10-31 | 半導体装置の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167563A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190973A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Micro Comput Eng Ltd | 静電破壊防止素子 |
| JPS62295448A (ja) * | 1986-04-11 | 1987-12-22 | テキサス インスツルメンツ インコ−ポレイテツド | 静電気に対する保護装置を備えた集積回路 |
-
1990
- 1990-10-31 JP JP2296082A patent/JPH04167563A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190973A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Micro Comput Eng Ltd | 静電破壊防止素子 |
| JPS62295448A (ja) * | 1986-04-11 | 1987-12-22 | テキサス インスツルメンツ インコ−ポレイテツド | 静電気に対する保護装置を備えた集積回路 |
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