KR920700477A - Mos 소자용 과전압에 대한 보호회로 - Google Patents
Mos 소자용 과전압에 대한 보호회로Info
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 기본적인 접속이 본 발명에 따른 보호회로에 기초가 되는, 선행기술에 따른 과전압에 대한 보호회로이며,
제2도는 과전압에 의한 열적손상("spiking")이 발생된 MOS 소자의 일부를 나타낸 횡단면도이고,
제3도는 열적손상을 예방하기 위해 부가의 확산장벽이 형성된 MOS 소자의 일부를 나타낸 횡단면도임.
Claims (6)
- 보호소자, 얇은 산화물 트랜지스터(DOX)및 저항(R)을 포함하고, 제1확산영역(n-Diff'")은 보호소자의 제1단자와 접속되며 제2확산영역(n-Diff'")은 보호소자의 제2단자와 접속되고, 절연층(LOC'")은 제1확산영역(n-Diff'")및 제2확산영역(n-Diff'")을 서로 분리시키며, 보호소자의 제1단자, 얇은 산화물 트랜지스터(DOX)의 제1단자 및 게이트단자는 공통의 기준전위에 접속되고, 저항(R)이 제1단자 및 보호소자의 제2단자는 MOS소자의 한 단자(P)와 접속되며, 저항(R)의 보호소자의 제2단자는 얇은 산화물 트랜지스터(DOX)의 제2단자 및 보호회로의 한 접점(A)에 접속되는 MOS 소자용 과전압에 대한 보호회로에 있어서, 보호소자가 절연층(LOC'")의 하부 및 제1확산영역(n-Diff'")및 제2확산영역(n_Diff'")의 하부에 배치되고, 상기 보호소자가 펀치스루 소자인 것을 특징으로 하는 MOS 소자용 과전압에 대한 보호회로.
- 제1항에 있어서, 제1확산영역(n-Diff'")의 하부에는 제1도전타입의 제1웰형 반도체영역(n-W)이 배열되며, 제2확산영역(n-Diff'")의 하부에는 제1도전타입의 제2웰형 반도체영역(n-W')이 배열되고, 절연층(LOC')의 하부에는 제2도전타입의 반도체영역(PZ)이 배열되며, 제1도전타입의 제1웰형 반도체영역(n-W)과 제2도전타입의 반도체영역(PZ)사이의 제1pn접합 및, 제1도전타입의 제2웰형 반도체영역(n-W'0과 제2도전타입의 반도체영역(PZ)사이의 제2pn접합은 펀치스푸소자를 형성하는 것을 특징으로 하는 MOS 소자용 과전압에 대한 보호회로.
- 제1항 또는 2항에 있어서, 보호회로가 n웰 기술로 형성되며, 제1 및 제2웰형 반도체영역(n-2, n-W'), 제1 및 제2확산영역(n-Diff'", n-Diff'")은 p도핑되고, 제2도전타입의 반도체영역(PZ)및 반도체기판(p-Sub")은 p도핑되는 것을 특징으로 하는 MOS 소자용 과전압에 대한 보호회로.
- 제1항 또는 2항에 있어서, 보호회로가 p웰 기술로 형성되며, 제1 및 제2웰형 반도체영역(n-2, n-W'), 제1 및 제2확산영역(n-Diff'", n-Diff'")은 p도핑되고, 제2도전타입의 반도체영역(PZ)및 반도체기판(p-Sub")은 p도핑되는 것을 특징으로 하는 MOS 소자용 과전압에 대한 보호회로.
- 제1항 내지 4항중 어느 한항에 있어서, 저항(R)은 저항을 가진 확산 스트립으로 구현되는 것을 특징으로 하는 MOS 소자용 과전압에 대한 보호회로.
- 제1항 내지 5항중 어느 한항에 있어서, 보호되어야 할 MOS 소자를 가진 보호회로가 반도체 기판상에 집적되는 것을 특징으로 하는 MOS 소자용 과전압에 대한 보호회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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