JP2925315B2 - Ｍｏｓデバイスに対する過電圧保護回路 - Google Patents
Ｍｏｓデバイスに対する過電圧保護回路Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【発明の詳細な説明】 本発明は請求項１の前文によるMOSデバイスに対する
過電圧保護回路に関する。
過電圧保護回路に関する。
現在のMOSデバイスは製造の際および取扱の際に人お
よび機械の静電放電に起因する高い故障率を有する。こ
れらの静電放電（短縮してESDとも呼ばれる）の不利な
作用を減ずるため、原理的に２つの可能性がある。一つ
はたとえば特別なフォームプラスチック体に入れてMOS
デバイスを輸送することによりMOSデバイスの無電位の
環境に留意することであり、またはMOSデバイス上への
集積も可能である特別な回路を開発することである。こ
のような回路はMOSデバイスの敏感なゲートを危険な過
電圧から保護する。このようなモジュール保護なしでは
既に20V以上の電圧がMOSデバイスの損傷に通じるのに対
し、他方ではモジュール保護により数1000Vがこのため
に必要になる。
よび機械の静電放電に起因する高い故障率を有する。こ
れらの静電放電（短縮してESDとも呼ばれる）の不利な
作用を減ずるため、原理的に２つの可能性がある。一つ
はたとえば特別なフォームプラスチック体に入れてMOS
デバイスを輸送することによりMOSデバイスの無電位の
環境に留意することであり、またはMOSデバイス上への
集積も可能である特別な回路を開発することである。こ
のような回路はMOSデバイスの敏感なゲートを危険な過
電圧から保護する。このようなモジュール保護なしでは
既に20V以上の電圧がMOSデバイスの損傷に通じるのに対
し、他方ではモジュール保護により数1000Vがこのため
に必要になる。
刊行物シー・ダバリーほか著「１μmCMOSテクノロジ
ーにおけるESD保護の信頼性」アニュアル、プロシーデ
ィングス・リライアビリティ・フィジクス第24巻、1986
年から、基板バイアス電圧を有するNMOSおよびCMOSデバ
イスに対する薄膜酸化物、フィールド酸化物トランジス
タおよび抵抗から構成された保護回路が知られている。
上記刊行物の第４図の説明からわかるように、フィール
ド酸化物トランジスタがこの際に一次的な保護機能を負
わされており、他方において薄膜酸化物トランジスタお
よび抵抗は二次的な保護機能を満足する。フィールド酸
化物トランジスタはESD負荷の際に電子雪崩降伏で作動
する寄生的バイポーラトランジスタとして動作し、また
ESDパルスのエネルギーを接地点に導き出す。高いエネ
ルギーまたは電流密度の際に、この場合、アルミニウム
およびシリコンの共晶温度（577℃）程度の温度が生じ
得る。その際にアルミニウムの融点は675℃、またシリ
コンの融点は1415℃である。導体帯のアルミニウムがそ
の際にMOS回路の半導体基板のシリコン中に合金し、ま
たn+p-接合における短絡を惹起する。これらの“スパイ
キング”と呼ばれる損傷は次いでMOSデバイスの故障に
通ずる。この熱的損傷の不利な作用は水平な“スパイキ
ング”に対してはフィールド酸化物トランジスタの接触
孔の間隔の増大により減ぜられ得る。間隔の増大により
この際にMOSデバイスのESD挙動が改善される。しかし、
このことは（たとえば２μmNMOSプロセスにおける）緩
和された製造プロセスに対してのみ当てはまる。アルミ
ニウム帯と拡散領域との間の拡散バリアの挿入により、
MOSモジュールの垂直な“スパイキング”に関するESD敏
感性が減ぜられ得る。これらの拡散バリアに対する材料
としてはたとえばタングステン、ケイ化タンタルまたは
ポリシリコンが利用され得る。このことは刊行物エル・
エフ・デチアロ著「ストレシング波形の細線NMOS効果に
対する入力ESD保護回路網および回路レイアウト」アニ
ュアル・プロシーディングス・リライアビリティ・フィ
ジクス第24巻、1986年の第１図およびその説明にも示さ
れている。しかし、この措置を実施するためには占有場
所の増大が必要であり、このことはMOSモジュールの集
積度の増大の際に不利であることが判明している。
ーにおけるESD保護の信頼性」アニュアル、プロシーデ
ィングス・リライアビリティ・フィジクス第24巻、1986
年から、基板バイアス電圧を有するNMOSおよびCMOSデバ
イスに対する薄膜酸化物、フィールド酸化物トランジス
タおよび抵抗から構成された保護回路が知られている。
上記刊行物の第４図の説明からわかるように、フィール
ド酸化物トランジスタがこの際に一次的な保護機能を負
わされており、他方において薄膜酸化物トランジスタお
よび抵抗は二次的な保護機能を満足する。フィールド酸
化物トランジスタはESD負荷の際に電子雪崩降伏で作動
する寄生的バイポーラトランジスタとして動作し、また
ESDパルスのエネルギーを接地点に導き出す。高いエネ
ルギーまたは電流密度の際に、この場合、アルミニウム
およびシリコンの共晶温度（577℃）程度の温度が生じ
得る。その際にアルミニウムの融点は675℃、またシリ
コンの融点は1415℃である。導体帯のアルミニウムがそ
の際にMOS回路の半導体基板のシリコン中に合金し、ま
たn+p-接合における短絡を惹起する。これらの“スパイ
キング”と呼ばれる損傷は次いでMOSデバイスの故障に
通ずる。この熱的損傷の不利な作用は水平な“スパイキ
ング”に対してはフィールド酸化物トランジスタの接触
孔の間隔の増大により減ぜられ得る。間隔の増大により
この際にMOSデバイスのESD挙動が改善される。しかし、
このことは（たとえば２μmNMOSプロセスにおける）緩
和された製造プロセスに対してのみ当てはまる。アルミ
ニウム帯と拡散領域との間の拡散バリアの挿入により、
MOSモジュールの垂直な“スパイキング”に関するESD敏
感性が減ぜられ得る。これらの拡散バリアに対する材料
としてはたとえばタングステン、ケイ化タンタルまたは
ポリシリコンが利用され得る。このことは刊行物エル・
エフ・デチアロ著「ストレシング波形の細線NMOS効果に
対する入力ESD保護回路網および回路レイアウト」アニ
ュアル・プロシーディングス・リライアビリティ・フィ
ジクス第24巻、1986年の第１図およびその説明にも示さ
れている。しかし、この措置を実施するためには占有場
所の増大が必要であり、このことはMOSモジュールの集
積度の増大の際に不利であることが判明している。
本発明の課題は、できるかぎり占有場所が少なくてす
み、また過電圧を確実に基準電位に導き出すMOSデバイ
スに対する改良された過電圧保護回路を提供することで
ある。さらに本発明によりMOSデバイスにおけるESD負荷
による故障の問題が減ぜられるべきである。
み、また過電圧を確実に基準電位に導き出すMOSデバイ
スに対する改良された過電圧保護回路を提供することで
ある。さらに本発明によりMOSデバイスにおけるESD負荷
による故障の問題が減ぜられるべきである。
この課題は、本発明によれば、請求項１の特徴部分に
あげられている特徴により解決される。
あげられている特徴により解決される。
従来の保護回路にくらべてパンチスルー要素を有する
本発明による保護回路の利点は特に、それがパンチスル
ー電圧の到達により直ちに能動的になり、従ってまた遅
れなしに応答することにある。それによって保護作用が
まさに非常に急峻なESDパルスに対して改善される。基
板電圧を有するモジュールにおいては追加的に基板制御
の効果を利用することができ、従ってまたモジュールの
取扱の間の個々の入力ピンの充電が回避され得る。
本発明による保護回路の利点は特に、それがパンチスル
ー電圧の到達により直ちに能動的になり、従ってまた遅
れなしに応答することにある。それによって保護作用が
まさに非常に急峻なESDパルスに対して改善される。基
板電圧を有するモジュールにおいては追加的に基板制御
の効果を利用することができ、従ってまたモジュールの
取扱の間の個々の入力ピンの充電が回避され得る。
接触孔の下のウェルにより同時に熱的損傷の問題が緩
和される。フィールド酸化物経路に対してｎウェルを非
対称に配置すれば、短い経路長さにおいてドイツ連邦共
和国特許出願第3907523号に記載されている寄生的バイ
ポーラトランジスタの最適化が利用され得る。
和される。フィールド酸化物経路に対してｎウェルを非
対称に配置すれば、短い経路長さにおいてドイツ連邦共
和国特許出願第3907523号に記載されている寄生的バイ
ポーラトランジスタの最適化が利用され得る。
請求項２ないし７はそこに詳細に説明されている保護
回路の好ましい実施態様に関するものである。
回路の好ましい実施態様に関するものである。
以下、図面により本発明を一層詳細に説明する。
第１図は従来の技術による過電圧保護回路であり、そ
の原理的接続を本発明による保護回路も基礎としてい
る。
の原理的接続を本発明による保護回路も基礎としてい
る。
第２図は過電圧により熱的損傷（“スパイキング”）
が生じているMOSデバイスの一部分の断面図である。
が生じているMOSデバイスの一部分の断面図である。
第３図は熱的損傷を防止するため追加的な拡散バリア
が設けられているMOSデバイスの一部分の断面図であ
る。
が設けられているMOSデバイスの一部分の断面図であ
る。
第４図は本発明による保護回路におけるパンチスルー
要素の概要図である。
要素の概要図である。
第５図はパンチスルー要素を有する本発明による保護
回路およびパラメータとしての基板電圧のアンダースレ
ッシュホールド挙動である。
回路およびパラメータとしての基板電圧のアンダースレ
ッシュホールド挙動である。
第１図には従来の技術による過電圧保護回路であり、
その原理的接続は本発明による保護回路にも利用されて
いる。それはフィールド酸化物トランジスタFOX、薄膜
酸化物トランジスタDOXならびに抵抗Ｒを含んでいる。
この構成要素の接続はその際に、フィールド酸化物トラ
ンジスタFOXのソース端子、薄膜酸化物トランジスタDOX
のソース端子ならびに薄膜酸化物トランジスタのゲート
端子がそれぞれ基準電位と接続されているように行われ
ていなければならない。基準電位としてこの場合には接
地電位Vssが選ばれている。フィールド酸化物トランジ
スタFOXのゲート端子ならびにドレイン端子は抵抗Ｒの
一方の端子ともMOSデバイスの入力パッドＰとも接続さ
れている。抵抗Ｒの他方の端子は薄膜酸化物トランジス
タDOXのドレイン端子にも保護回路の接続点Ａにも接続
されている。この接続点Ａに別のMOSデバイスが接続さ
れ得る。接続点自体は保護すべきMOSデバイスに対する
入力端または出力端としての役割をする。
その原理的接続は本発明による保護回路にも利用されて
いる。それはフィールド酸化物トランジスタFOX、薄膜
酸化物トランジスタDOXならびに抵抗Ｒを含んでいる。
この構成要素の接続はその際に、フィールド酸化物トラ
ンジスタFOXのソース端子、薄膜酸化物トランジスタDOX
のソース端子ならびに薄膜酸化物トランジスタのゲート
端子がそれぞれ基準電位と接続されているように行われ
ていなければならない。基準電位としてこの場合には接
地電位Vssが選ばれている。フィールド酸化物トランジ
スタFOXのゲート端子ならびにドレイン端子は抵抗Ｒの
一方の端子ともMOSデバイスの入力パッドＰとも接続さ
れている。抵抗Ｒの他方の端子は薄膜酸化物トランジス
タDOXのドレイン端子にも保護回路の接続点Ａにも接続
されている。この接続点Ａに別のMOSデバイスが接続さ
れ得る。接続点自体は保護すべきMOSデバイスに対する
入力端または出力端としての役割をする。
半導体シリコン中の抵抗を有する拡散帯として構成可
能な抵抗Ｒは、電界制御されるダイオードとして接続さ
れている薄膜酸化物トランジスタDOXと共通に、RC低域
通過フィルタを形成する。RC低域通過フィルタの抵抗Ｒ
は過電圧の生起の際に電流制限の役割をする。なぜなら
ば、薄膜酸化物トランジスタDOXは過電圧の際の高いエ
ネルギーを基準電位Vssへ導き出し得ないからである。
このために、ESD負荷の際に電子雪崩降伏で作動する寄
生的バイポーラトランジスタとして動作し、またESDパ
ルスのエネルギーを基準電位へ導き出すフィールド酸化
物トランジスタFOXが使用される。
能な抵抗Ｒは、電界制御されるダイオードとして接続さ
れている薄膜酸化物トランジスタDOXと共通に、RC低域
通過フィルタを形成する。RC低域通過フィルタの抵抗Ｒ
は過電圧の生起の際に電流制限の役割をする。なぜなら
ば、薄膜酸化物トランジスタDOXは過電圧の際の高いエ
ネルギーを基準電位Vssへ導き出し得ないからである。
このために、ESD負荷の際に電子雪崩降伏で作動する寄
生的バイポーラトランジスタとして動作し、またESDパ
ルスのエネルギーを基準電位へ導き出すフィールド酸化
物トランジスタFOXが使用される。
過電圧に起因する高いエネルギーまたは電流密度の際
には、MOSデバイスの内部にアルミニウムおよびシリコ
ンの融点程度の温度が生じ得る。第２図には過電圧に起
因する熱的損傷（“スパイキング”とも呼ばれる）が生
じているMOSデバイスの一部分の断面図が示されてい
る。これらの温度により半導体基板のシリコンが導体帯
のアルミニウムに拡散し、同時にアルミニウムが半導体
基板のシリコンに合金化する。その結果、MOSデバイス
の永久的故障に通じ得るn+p-接合における短絡が生ず
る。第２図によればｐ伝導性の半導体基板ｐ−Subのな
かにn+ドープされた拡散領域ｎ−Diffが合金化されてい
る。その後の能動的な領域を互いに電気的に隔離するた
め、LOCOS法（シリコンの局部的酸化）による場所的に
意図された局部的酸化により絶縁層Locが作られ、その
際にそれらのうちの一つが第２図中に示されている。こ
の絶縁層Locおよびn+ドープされた拡散領域ｎ−Diffの
上側に、接触領域Ｋの内部でのみ中断されている酸化層
Oxが配置されている。この酸化層Oxの上側に、アルミニ
ウム層Alが取付けられており、このアルミニウム層Alは
導体帯として使用され、また接触領域Ｋのなかでn+ドー
プされた拡散領域ｎ−Diffへの導伝性の接続を形成す
る。さらに第２図には、過電圧の際の高いエネルギーま
たは電流密度に起因して生ずる熱的損傷（“スパイキン
グ”）が記入されている。導体帯Alのアルミニウムはｐ
伝導性の半導体基板ｐ−Subに合金化し、またn+p-接合
における短絡を惹起する。この経路は最終的にMOSデバ
イスの故障に通ずる。その際極大は接触領域Ｋの下側お
よび隣接する絶縁領域Locの範囲内に生ずることは明ら
かである。第１の場合はいわゆる垂直“スパイキング”
であり、また第２の熱的損傷は水平“スパイキング”と
呼ばれる。
には、MOSデバイスの内部にアルミニウムおよびシリコ
ンの融点程度の温度が生じ得る。第２図には過電圧に起
因する熱的損傷（“スパイキング”とも呼ばれる）が生
じているMOSデバイスの一部分の断面図が示されてい
る。これらの温度により半導体基板のシリコンが導体帯
のアルミニウムに拡散し、同時にアルミニウムが半導体
基板のシリコンに合金化する。その結果、MOSデバイス
の永久的故障に通じ得るn+p-接合における短絡が生ず
る。第２図によればｐ伝導性の半導体基板ｐ−Subのな
かにn+ドープされた拡散領域ｎ−Diffが合金化されてい
る。その後の能動的な領域を互いに電気的に隔離するた
め、LOCOS法（シリコンの局部的酸化）による場所的に
意図された局部的酸化により絶縁層Locが作られ、その
際にそれらのうちの一つが第２図中に示されている。こ
の絶縁層Locおよびn+ドープされた拡散領域ｎ−Diffの
上側に、接触領域Ｋの内部でのみ中断されている酸化層
Oxが配置されている。この酸化層Oxの上側に、アルミニ
ウム層Alが取付けられており、このアルミニウム層Alは
導体帯として使用され、また接触領域Ｋのなかでn+ドー
プされた拡散領域ｎ−Diffへの導伝性の接続を形成す
る。さらに第２図には、過電圧の際の高いエネルギーま
たは電流密度に起因して生ずる熱的損傷（“スパイキン
グ”）が記入されている。導体帯Alのアルミニウムはｐ
伝導性の半導体基板ｐ−Subに合金化し、またn+p-接合
における短絡を惹起する。この経路は最終的にMOSデバ
イスの故障に通ずる。その際極大は接触領域Ｋの下側お
よび隣接する絶縁領域Locの範囲内に生ずることは明ら
かである。第１の場合はいわゆる垂直“スパイキング”
であり、また第２の熱的損傷は水平“スパイキング”と
呼ばれる。
水平“スパイキング”を減ずるためには、接触領域Ｋ
と絶縁層Locとの間に増大された間隔Ｘを設けることが
可能である。間隔Ｘの増大によりMOSデバイスのESD挙動
は改善される。しかし、このことはたとえば２μmNMOS
プロセスに対する緩和された製造プロセスに対してのみ
当てはまり、その際に回路の内部の最小のチャネル長さ
は２μｍ幅である。しかし、MOSデバイスに対する将来
の開発の目標は、回路をより速くかつ小さく形成するた
め、できるかぎり小さいチャネル長さを達成することで
ある。たとえば４−Ｍメモリモジュールでは1.0μｍの
プロセスが使用される。
と絶縁層Locとの間に増大された間隔Ｘを設けることが
可能である。間隔Ｘの増大によりMOSデバイスのESD挙動
は改善される。しかし、このことはたとえば２μmNMOS
プロセスに対する緩和された製造プロセスに対してのみ
当てはまり、その際に回路の内部の最小のチャネル長さ
は２μｍ幅である。しかし、MOSデバイスに対する将来
の開発の目標は、回路をより速くかつ小さく形成するた
め、できるかぎり小さいチャネル長さを達成することで
ある。たとえば４−Ｍメモリモジュールでは1.0μｍの
プロセスが使用される。
第３図には、熱的損傷を防止するため追加的な拡散バ
リアが設けられているMOSデバイスの一部分の断面図が
示されている。第３図から明らかなように、ｐ伝導性の
半導体基板ｐ−Sub′の内部にn+ドープされた半導体領
域ｎ−Diff′が埋込まれている。このn+ドープされた半
導体領域の両側に、同様に以後の能動的領域を互いに電
気的に隔離する絶縁層Loc′、Loc″が配置されている。
酸化層Ox′が同様に絶縁層Loc′、Loc″ならびにn+ドー
プされた半導体領域ｎ−Diff′の一部を覆っている。こ
の酸化層は拡散バリアDiffbにより満たされる接触範囲
Ｋ′の内部でのみ中断される。最後に、拡散バリアDiff
bならびに酸化層Ox′を均等に覆うアルミニウム層Al′
がデバイス全体の終端を形成する。拡散バリアに対する
材料としてはたとえばタングステン、ケイ化タンタルま
たはポリシリコンが使用され得る。材料は導伝性かつ低
抵抗であり、また接合部におけるショットキ接触を可能
にしないものでなければならない。この措置により特に
垂直“スパイキング”に関するMOSデバイスのESD敏感性
が減ずる。しかし、この場合の欠点は、アルミニウム層
Al′とn+ドープされた半導体領域ｎ−Diff′との間の拡
散バリアDiffbが製造プロセスに含まれていない物質に
より構成されるべきときには常に追加的プロセスが必要
であることである。
リアが設けられているMOSデバイスの一部分の断面図が
示されている。第３図から明らかなように、ｐ伝導性の
半導体基板ｐ−Sub′の内部にn+ドープされた半導体領
域ｎ−Diff′が埋込まれている。このn+ドープされた半
導体領域の両側に、同様に以後の能動的領域を互いに電
気的に隔離する絶縁層Loc′、Loc″が配置されている。
酸化層Ox′が同様に絶縁層Loc′、Loc″ならびにn+ドー
プされた半導体領域ｎ−Diff′の一部を覆っている。こ
の酸化層は拡散バリアDiffbにより満たされる接触範囲
Ｋ′の内部でのみ中断される。最後に、拡散バリアDiff
bならびに酸化層Ox′を均等に覆うアルミニウム層Al′
がデバイス全体の終端を形成する。拡散バリアに対する
材料としてはたとえばタングステン、ケイ化タンタルま
たはポリシリコンが使用され得る。材料は導伝性かつ低
抵抗であり、また接合部におけるショットキ接触を可能
にしないものでなければならない。この措置により特に
垂直“スパイキング”に関するMOSデバイスのESD敏感性
が減ずる。しかし、この場合の欠点は、アルミニウム層
Al′とn+ドープされた半導体領域ｎ−Diff′との間の拡
散バリアDiffbが製造プロセスに含まれていない物質に
より構成されるべきときには常に追加的プロセスが必要
であることである。
第４図には過電圧保護回路の本発明にとって主要な部
分が示されており、これは基本的に第１図のように構成
されている。それはパンチスルー要素、抵抗ならびに薄
膜酸化物トランジスタを含んでいる。ESD放電による集
積回路の故障を減ずるため、本発明による保護回路では
第１図中の従来の技術による保護回路にくらべてフィー
ルド酸化物トランジスタがパンチスルー要素により置換
される。それにより保護回路の遅らされた応答の問題お
よびそれと結び付けられる過電圧による損傷が緩和され
る。第４図はその際に、絶縁層LOCおよび両n+拡散領
域ｎ−Diff″、ｎ−Diffの下側に配置されているパン
チスルー要素の範囲を示している。パンチスルー要素に
対して両n+拡散領域ｎ−Diff″およびｎ−Diffの下側
に各１つのｎウェル状の半導体領域ｎ−ｗ、ｎ−ｗ′
が、また絶縁層LOCの下側にｐ伝導性の半導体領域pz
が埋込まれている。パンチスルー要素自体は２つのpn接
合により構成されており、その際に第１のpn接合はｎウ
ェル状の半導体領域ｎ−ｗとｐ伝導性の半導体領域pzと
の間の境界面から、また第２のpn接合はｐ伝導性の半導
体領域pzとｎウェル状の半導体領域ｎ−ｗ′との間の境
界面から生ずる。ウェル状の両半導体領域ｎ−ｗおよび
ｎ−ｗ′は両拡散領域ｎ−Diffおよびｎ−Diff″より
も弱くドープされている。デバイス全体はp+ドープされ
た半導体基板ｐ−Sub″の上に配置されており、その際
にこれはｐ伝導性の半導体領域pzよりも弱くドープされ
ている。絶縁層LOCおよび拡散領域ｎ−Diff″、ｎ−D
iffの上側に位置している酸化層OX″は、アルミニウ
ム層Al″またはAlにn+ドープされた拡散領域への接触
可能性を与えるため、それぞれ接触範囲Ｋ″およびＫ
の内部で中断されている。アルミニウム層Al″はその際
に接触範囲Ｋ″を介してn+ドープされた拡散領域ｎ−Di
ffへの接触を有し、他方においてアルミニウム層Al
は接触範囲Ｋを介してn+ドープされた拡散領域ｎ−Di
ff″と接触させられている。パンチスルー電圧は接触範
囲Ｋ″およびＫの下に配置されている両ｎウェル状の
半導体領域の間隔によっても、入力パッドＰにおける印
加される阻止電圧および基板電圧によっても決定されて
いる。両ｎウェル状の半導体領域の間隔の適当な設定に
より、保護回路が既に望ましくない高い降伏電圧の生起
の前に能動化されることが達成され得る。しかし、正常
作動中は空間電荷領域の接触が行われてはならない。第
１図中のようにパンチスルー要素はそのドレイン端子
（パンチスルー要素のｎウェル状の半導体領域ｎ−ｗ）
で保護すべきMOSデバイスの入力パッドＰと接続されて
おり、他方においてソース端子（パンチスルー要素のｎ
ウェル状の半導体領域ｎ−ｗ′）は基準電位、この場合
には接地電位Vssに接続すべきである。従って、アルミ
ニウム層Al″はVssと、またアルミニウム層AlはMOSデ
バイスの端子Ｐと接続すべきである。なお、拡散領域ｎ
−Diffとｐ伝導形式の半導体領域pzとの間に第３のpn
接合が設けられ、拡散領域ｎ−Diff″とｐ伝導形式の半
導体領域pzとの間に第４のpn接合が設けられている。
分が示されており、これは基本的に第１図のように構成
されている。それはパンチスルー要素、抵抗ならびに薄
膜酸化物トランジスタを含んでいる。ESD放電による集
積回路の故障を減ずるため、本発明による保護回路では
第１図中の従来の技術による保護回路にくらべてフィー
ルド酸化物トランジスタがパンチスルー要素により置換
される。それにより保護回路の遅らされた応答の問題お
よびそれと結び付けられる過電圧による損傷が緩和され
る。第４図はその際に、絶縁層LOCおよび両n+拡散領
域ｎ−Diff″、ｎ−Diffの下側に配置されているパン
チスルー要素の範囲を示している。パンチスルー要素に
対して両n+拡散領域ｎ−Diff″およびｎ−Diffの下側
に各１つのｎウェル状の半導体領域ｎ−ｗ、ｎ−ｗ′
が、また絶縁層LOCの下側にｐ伝導性の半導体領域pz
が埋込まれている。パンチスルー要素自体は２つのpn接
合により構成されており、その際に第１のpn接合はｎウ
ェル状の半導体領域ｎ−ｗとｐ伝導性の半導体領域pzと
の間の境界面から、また第２のpn接合はｐ伝導性の半導
体領域pzとｎウェル状の半導体領域ｎ−ｗ′との間の境
界面から生ずる。ウェル状の両半導体領域ｎ−ｗおよび
ｎ−ｗ′は両拡散領域ｎ−Diffおよびｎ−Diff″より
も弱くドープされている。デバイス全体はp+ドープされ
た半導体基板ｐ−Sub″の上に配置されており、その際
にこれはｐ伝導性の半導体領域pzよりも弱くドープされ
ている。絶縁層LOCおよび拡散領域ｎ−Diff″、ｎ−D
iffの上側に位置している酸化層OX″は、アルミニウ
ム層Al″またはAlにn+ドープされた拡散領域への接触
可能性を与えるため、それぞれ接触範囲Ｋ″およびＫ
の内部で中断されている。アルミニウム層Al″はその際
に接触範囲Ｋ″を介してn+ドープされた拡散領域ｎ−Di
ffへの接触を有し、他方においてアルミニウム層Al
は接触範囲Ｋを介してn+ドープされた拡散領域ｎ−Di
ff″と接触させられている。パンチスルー電圧は接触範
囲Ｋ″およびＫの下に配置されている両ｎウェル状の
半導体領域の間隔によっても、入力パッドＰにおける印
加される阻止電圧および基板電圧によっても決定されて
いる。両ｎウェル状の半導体領域の間隔の適当な設定に
より、保護回路が既に望ましくない高い降伏電圧の生起
の前に能動化されることが達成され得る。しかし、正常
作動中は空間電荷領域の接触が行われてはならない。第
１図中のようにパンチスルー要素はそのドレイン端子
（パンチスルー要素のｎウェル状の半導体領域ｎ−ｗ）
で保護すべきMOSデバイスの入力パッドＰと接続されて
おり、他方においてソース端子（パンチスルー要素のｎ
ウェル状の半導体領域ｎ−ｗ′）は基準電位、この場合
には接地電位Vssに接続すべきである。従って、アルミ
ニウム層Al″はVssと、またアルミニウム層AlはMOSデ
バイスの端子Ｐと接続すべきである。なお、拡散領域ｎ
−Diffとｐ伝導形式の半導体領域pzとの間に第３のpn
接合が設けられ、拡散領域ｎ−Diff″とｐ伝導形式の半
導体領域pzとの間に第４のpn接合が設けられている。
以下の実施例は、パンチスルー要素を有する本発明に
よる保護回路を一層理解しやすくするのに寄与するもの
である。ESD放電パルスの電圧ランプにより阻止方向の
極性のドレイン側のpn接合の空間電荷領域が、ｎウェル
状の半導体領域の両空間電荷領域が接触するまで広が
る。このことは第４図中にESD放電パルスの上昇する電
圧に対する符号RLZを有する矢印により明らかにされ
る。空間電荷領域の広がり線を有する0V、5V、10V、15V
および20VのESD放電パルスの電圧に関する記入はESD放
電パルスの上昇する電圧の際の空間電荷領域の変化を示
す役割をする。さらに図から明らかなように、ｎウェル
状の両半導体領域ｎ−ｗおよびｎ−ｗ′は小さいESD放
電パルス（空間電荷領域の0V広がり線）の際にも各１つ
の空間電荷領域により囲まれている。空間電荷領域の広
がりは時間的遅れなしにESD電圧の上昇と平行して行わ
れる。両空間電荷領域が接触すると直ちに、ソース側の
阻止層の内部電界が外部から印加される電圧により弱め
られ、それによってVss（等しい接地）から入力パッド
Ｐへの自由電荷キャリアの輸送が開始される。空間電荷
領域の接触およびそれによって開始される電流の流れは
“パンチスルー”と呼ばれている。電流は次いで指数関
数的に上昇する。パンチスルー電圧に達すると直ちに、
本発明による保護回路の入力抵抗が減じ、それによって
ESD放電パルスがその上昇を減速される。しかし、入力
抵抗は、ESD電圧のその後の上昇が阻止されるほどに低
抵抗ではない。入力パッドＰにおける電圧は、阻止方向
に作動するpn接合の電子雪崩崩壊が開始し、またパンチ
スルー要素の規制的なnpnバイポーラトランジスタがい
わゆる“スナップバック”状態に移行するまで、引き続
き上昇する。これについては刊行物ティー・トヤブル著
「MOSFET内の電子雪崩崩壊の数値モデル」エレクトロン
・デバイイセス、第ED−25巻、第７号、1978年、第825
〜832頁も参照されたい。これにより初めて、ESD放電パ
ルスのエネルギーを導き出す接地電位（Vss）への電圧
経路が生ずる。
よる保護回路を一層理解しやすくするのに寄与するもの
である。ESD放電パルスの電圧ランプにより阻止方向の
極性のドレイン側のpn接合の空間電荷領域が、ｎウェル
状の半導体領域の両空間電荷領域が接触するまで広が
る。このことは第４図中にESD放電パルスの上昇する電
圧に対する符号RLZを有する矢印により明らかにされ
る。空間電荷領域の広がり線を有する0V、5V、10V、15V
および20VのESD放電パルスの電圧に関する記入はESD放
電パルスの上昇する電圧の際の空間電荷領域の変化を示
す役割をする。さらに図から明らかなように、ｎウェル
状の両半導体領域ｎ−ｗおよびｎ−ｗ′は小さいESD放
電パルス（空間電荷領域の0V広がり線）の際にも各１つ
の空間電荷領域により囲まれている。空間電荷領域の広
がりは時間的遅れなしにESD電圧の上昇と平行して行わ
れる。両空間電荷領域が接触すると直ちに、ソース側の
阻止層の内部電界が外部から印加される電圧により弱め
られ、それによってVss（等しい接地）から入力パッド
Ｐへの自由電荷キャリアの輸送が開始される。空間電荷
領域の接触およびそれによって開始される電流の流れは
“パンチスルー”と呼ばれている。電流は次いで指数関
数的に上昇する。パンチスルー電圧に達すると直ちに、
本発明による保護回路の入力抵抗が減じ、それによって
ESD放電パルスがその上昇を減速される。しかし、入力
抵抗は、ESD電圧のその後の上昇が阻止されるほどに低
抵抗ではない。入力パッドＰにおける電圧は、阻止方向
に作動するpn接合の電子雪崩崩壊が開始し、またパンチ
スルー要素の規制的なnpnバイポーラトランジスタがい
わゆる“スナップバック”状態に移行するまで、引き続
き上昇する。これについては刊行物ティー・トヤブル著
「MOSFET内の電子雪崩崩壊の数値モデル」エレクトロン
・デバイイセス、第ED−25巻、第７号、1978年、第825
〜832頁も参照されたい。これにより初めて、ESD放電パ
ルスのエネルギーを導き出す接地電位（Vss）への電圧
経路が生ずる。
この本発明による回路は特に、ダイナミックメモリの
場合のように、基板電圧を作動中に必要とするモジュー
ルに適している。基板電圧によりソース側のpn接合の電
界の強さが高められる。この電界の強さの上昇は、パン
チスルー電圧が作動中により高い値へシフトされるよう
にする。この“基板制御”の効果を利用すれば、パンチ
スルー電圧が基板電圧なしではほぼ0Vにあり、また基板
電圧により作動電圧の上側の値にシフトされるように、
ｎウェルを配置することができる。それによって回路の
すべての入力端は開かれた作動状態で接地接続を介して
“低抵抗”で互いに接続されている。
場合のように、基板電圧を作動中に必要とするモジュー
ルに適している。基板電圧によりソース側のpn接合の電
界の強さが高められる。この電界の強さの上昇は、パン
チスルー電圧が作動中により高い値へシフトされるよう
にする。この“基板制御”の効果を利用すれば、パンチ
スルー電圧が基板電圧なしではほぼ0Vにあり、また基板
電圧により作動電圧の上側の値にシフトされるように、
ｎウェルを配置することができる。それによって回路の
すべての入力端は開かれた作動状態で接地接続を介して
“低抵抗”で互いに接続されている。
モジュールの接触の間の個々の入力ピンの静電的充電
はもはや可能でない。場合によってはこの際に、ESDの
恐れのあるモジュールの輸送のために必要な大形かつ高
価な伝導性のフォームプラスチックが節約され得る。
はもはや可能でない。場合によってはこの際に、ESDの
恐れのあるモジュールの輸送のために必要な大形かつ高
価な伝導性のフォームプラスチックが節約され得る。
次にドーピング濃度および寸法の設定の例を示す。n+
拡散領域ｎ−Diff″ならびにｎ−Diffは1020cm-3より
も大きいドーピング濃度を、また低濃度にドープされた
ｎウェルｎ−ｗおよびｎ−ｗ′は４ないし５・1016cm-3
のドーピング濃度を有するべきであろう。半導体基板の
ｐ伝導性の基板ｐ−Sub″は２ないし３・1015cm-3のド
ーピング濃度を有してよく、またｐ伝導性の半導体領域
pzは１・1017cm-3のドーピング濃度を有してよいであろ
う。第４図によるｎウェルは４μｍの深さに構成されて
いる。第１図中に示されているように接続される抵抗Ｒ
ならびに薄膜酸化物トランジスタDOXのような保護回路
のその他の構成要素の寸法設定は下記のように行われ
る。拡散抵抗は1kΩの値を超過してはならず、また電界
制御されるダイオードとして接続されている薄膜酸化物
トランジスタDOXは使用されるプロセスの最小チャネル
長さよりも約0.2倍だけ大きく選定されているチャネル
長さを有するようにする。こうしてたとえば１μｍのプ
ロセスではチャネル長さは1.2μｍに選定すべきであ
る。このトランジスタのチャネル幅は40μｍと60μｍと
の間にするべきである。
拡散領域ｎ−Diff″ならびにｎ−Diffは1020cm-3より
も大きいドーピング濃度を、また低濃度にドープされた
ｎウェルｎ−ｗおよびｎ−ｗ′は４ないし５・1016cm-3
のドーピング濃度を有するべきであろう。半導体基板の
ｐ伝導性の基板ｐ−Sub″は２ないし３・1015cm-3のド
ーピング濃度を有してよく、またｐ伝導性の半導体領域
pzは１・1017cm-3のドーピング濃度を有してよいであろ
う。第４図によるｎウェルは４μｍの深さに構成されて
いる。第１図中に示されているように接続される抵抗Ｒ
ならびに薄膜酸化物トランジスタDOXのような保護回路
のその他の構成要素の寸法設定は下記のように行われ
る。拡散抵抗は1kΩの値を超過してはならず、また電界
制御されるダイオードとして接続されている薄膜酸化物
トランジスタDOXは使用されるプロセスの最小チャネル
長さよりも約0.2倍だけ大きく選定されているチャネル
長さを有するようにする。こうしてたとえば１μｍのプ
ロセスではチャネル長さは1.2μｍに選定すべきであ
る。このトランジスタのチャネル幅は40μｍと60μｍと
の間にするべきである。
保護回路全体は相補性回路テクノロジーで構成され得
る。そのためには、基本回路はそのままで、単にそのｐ
領域およびｎ領域を交換するだけでよい。
る。そのためには、基本回路はそのままで、単にそのｐ
領域およびｎ領域を交換するだけでよい。
第５図にはパンチスルー要素を有する本発明による入
力保護回路のアンダースレッシュホールド挙動が基板電
圧をパラメータとして示されている。アンダースレッシ
ュホールド挙動とは１・10-12Ａないし１・10-3Ａの小
さい電流範囲でのデバイスの電流特性をいう。前記のよ
うに、存在する基板電圧に基づく電界の強さの上昇は、
パンチスルー電圧が作動中に一層高い値にシフトされる
ことに通ずる。第５図では水平軸に入力電圧VINが、ま
た垂直軸に入力電流IINがとられている。尺度としては
入力電圧VINに対しては１目盛あたり1.5Vが選定された
ので、0Vと15Vとの間の入力電圧が示されている。入力
電流IINは１×10-13Ａないし１×10-3Ａの間にあり、ま
た対数目盛で示されている。アンダースレッシュホール
ド挙動は第５図には0V、−0.2V、−0.4V、−0.6V、−0.
8Vおよび−1.0Vの基板電圧をパラメータとして示されて
いる。たとえば１・10-16Ａの入力電流およびVsub＝0V
の基板電圧におけるパンチスルー電圧は第５図から約7V
の電圧となる。このパンチスルー電圧はたとえばVsub＝
0.6Vの基板電圧の印加の際には約13Vに上昇する。ｎウ
ェル状の両半導体領域の間隔の減少により曲線群はより
低いパンチスルー電圧へ、従ってまたより大きい入力電
流へシフトする。このことは第５図の曲線群の左方への
平行シフトに相当する。ｎウェル状の半導体領域はい
ま、パンチスルー電圧が基板電圧Vsubなしでは約0Vにあ
り、また基板電圧の印加により作動電圧の上側の値にシ
フトされるように、配置され得る。それによって、保護
すべき回路のすべての入力端は開いた作動状態（＝無電
圧状態のモジュール）で接地線を介して低抵抗で互いに
接続されている。
力保護回路のアンダースレッシュホールド挙動が基板電
圧をパラメータとして示されている。アンダースレッシ
ュホールド挙動とは１・10-12Ａないし１・10-3Ａの小
さい電流範囲でのデバイスの電流特性をいう。前記のよ
うに、存在する基板電圧に基づく電界の強さの上昇は、
パンチスルー電圧が作動中に一層高い値にシフトされる
ことに通ずる。第５図では水平軸に入力電圧VINが、ま
た垂直軸に入力電流IINがとられている。尺度としては
入力電圧VINに対しては１目盛あたり1.5Vが選定された
ので、0Vと15Vとの間の入力電圧が示されている。入力
電流IINは１×10-13Ａないし１×10-3Ａの間にあり、ま
た対数目盛で示されている。アンダースレッシュホール
ド挙動は第５図には0V、−0.2V、−0.4V、−0.6V、−0.
8Vおよび−1.0Vの基板電圧をパラメータとして示されて
いる。たとえば１・10-16Ａの入力電流およびVsub＝0V
の基板電圧におけるパンチスルー電圧は第５図から約7V
の電圧となる。このパンチスルー電圧はたとえばVsub＝
0.6Vの基板電圧の印加の際には約13Vに上昇する。ｎウ
ェル状の両半導体領域の間隔の減少により曲線群はより
低いパンチスルー電圧へ、従ってまたより大きい入力電
流へシフトする。このことは第５図の曲線群の左方への
平行シフトに相当する。ｎウェル状の半導体領域はい
ま、パンチスルー電圧が基板電圧Vsubなしでは約0Vにあ
り、また基板電圧の印加により作動電圧の上側の値にシ
フトされるように、配置され得る。それによって、保護
すべき回路のすべての入力端は開いた作動状態（＝無電
圧状態のモジュール）で接地線を介して低抵抗で互いに
接続されている。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (5)
- 【請求項１】保護要素、薄膜酸化物トランジスタ（DO
X）および抵抗（Ｒ）を含み、第１の伝導形式の第１の
拡散領域（ｎ−Diff）がソース領域を形成し、第１の
伝導形式の第２の拡散領域（ｎ−Diff）がドレイン領
域を形成し、第１の拡散領域（ｎ−Diff）が保護要素
の第１の端子と接続され、第２の拡散領域（ｎ−Diff
）が保護要素の第２の端子と接続され、絶縁層（LOC
）が第１および第２の拡散領域（ｎ−Diff、ｎ−Di
ff″）を互いに隔て、保護要素の第１の端子、それぞれ
薄膜酸化物トランジスタ（DOX）の第１の端子およびゲ
ート端子が共通の基準電位と接続され、抵抗（Ｒ）の第
１の端子および保護要素の第２の端子がMOSデバイスの
入力端子（Ｐ）と接続され、抵抗（Ｒ）の第２の端子が
薄膜酸化物トランジスタ（DOX）の第２の端子および保
護回路の接続点（Ａ）と接続されているMOSデバイスに
対する過電圧保護回路において、 保護要素が絶縁層（LOC）の下側にかつ第１および第
２の拡散領域（ｎ−Diff、ｎ−Diff″）の下側に配置
され、 強くドープされた第１の拡散領域（ｎ−Diff）の下側
に弱くドープされた第１のウェル状に構成された第１の
伝導形式の半導体領域（ｎ−ｗ′）が配置され、強くド
ープされた第２の拡散領域（ｎ−Diff″）の下側に弱く
ドープされた第２のウェル状に構成された第１の伝導形
式の半導体領域（ｎ−ｗ）が配置され、絶縁層（LOC
）の下側に第２の伝導形式の半導体領域（pz）が配置
され、 第１のウェル状に構成された第１の伝導形式の半導体領
域（ｎ−ｗ′）と第２の伝導形式の半導体領域（pz）と
の間の第１のpn接合と、第２のウェル状に構成された第
１の伝導形式の半導体領域（ｎ−ｗ）と第２の伝導形式
の半導体領域（pz）との間の第２のpn接合とが、パンチ
スルー要素の形態の保護要素を形成し、 第１の拡散領域と第２の伝導形式の半導体領域との間に
第３のpn接合が設けられ、第２の拡散領域と第２の伝導
形式の半導体領域との間に第４のpn接合が設けられてい
る、ことを特徴とするMOSデバイスに対する過電圧保護
回路。 - 【請求項２】保護回路がｎウェル−テクノロジーで構成
され、第１および第２のウェル状に構成された半導体領
域（ｎ−ｗ、ｎ−ｗ′）、第１および第２の拡散領域
（ｎ−Diff、ｎ−Diff″）がｎドープされ、第２の伝
導形式の半導体領域（pz）および半導体基板（ｐ−Su
b″）がｐドープされていることを特徴とする請求の範
囲１記載の過電圧保護回路。 - 【請求項３】保護回路がｐウェルテクノロジーで構成さ
れ、第１および第２のウェル状に構成された半導体領域
（ｎ−ｗ、ｎ−ｗ′）、第１および第２の拡散領域（ｎ
−Diff、ｎ−Diff″）がｐドープされ、第２の伝導形
式の半導体領域（pz）および半導体基板（ｐ−Sub″）
がｎドープされていることを特徴とする請求の範囲１記
載の過電圧保護回路。 - 【請求項４】抵抗（Ｒ）が抵抗を有する拡散帯として実
現されていることを特徴とする請求の範囲１ないし３の
１つに記載の過電圧保護回路。 - 【請求項５】保護回路が保護すべきMOSデバイスと共に
半導体基板の上に集積されていることを特徴とする請求
の範囲１ないし４の１つに記載の過電圧保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3918090A DE3918090A1 (de) | 1989-06-02 | 1989-06-02 | Schutzschaltung gegen ueberspannungen fuer mos-bauelemente |
| DE3918090.5 | 1989-06-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04505686A JPH04505686A (ja) | 1992-10-01 |
| JP2925315B2 true JP2925315B2 (ja) | 1999-07-28 |
Family
ID=6381977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2504886A Expired - Fee Related JP2925315B2 (ja) | 1989-06-02 | 1990-03-22 | Ｍｏｓデバイスに対する過電圧保護回路 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0474637B1 (ja) |
| JP (1) | JP2925315B2 (ja) |
| KR (1) | KR0177507B1 (ja) |
| AT (1) | ATE156936T1 (ja) |
| DE (2) | DE3918090A1 (ja) |
| HK (1) | HK1000948A1 (ja) |
| WO (1) | WO1990015440A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272371A (en) * | 1991-11-19 | 1993-12-21 | Sgs-Thomson Microelectronics, Inc. | Electrostatic discharge protection structure |
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