JPH04505686A - Ｍｏｓデバイスに対する過電圧保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

ＭＯＳデバイスに対する過電圧保護回路本発明は請求項１の前文によるＭＯＳデ バイスに対する過電圧保護回路に関する。 現在のＭＯＳデバイスは製造の際および取扱の際に人およびｓｌ櫨の静電放電に 起因する高い故障率を有する。これらの静電放！（短縮してＥＳＤとも呼ばれる ）の不利な作用を減するため、原理的に２つの可能性がある。一つはたとえば特 別なフオームプラスチック体に入れてＭＯＳデバイスを輸送することによりＭＯ Ｓデバイスの無電位の環境に留意することであり、またはＭＯＳデバイス上への 集積も可能である特別な回路を開発することである。このような回路はＭＯＳデ バイスの敏感なゲートを危険な過電圧から保護する。このようなモジュール保護 なしでは既に２０Ｖ以上の電圧がＭＯＳデバイスの損傷に通じるのに対し、他方 ではモジュール保護により数ｔｏｏｏｖがこのために必要になる。 刊行物シー・ダバリーほか著’１　ｕｍｃＭＯｓテクノロジーにおけるＥＳＤ保 護の信軽性」アニュアル、プロシーデインダス・リライアビリティ・フィックス １１２４巻、１９８６年から、基板バイアス電圧を存するＮＭＯ５およびＣＭＯ Ｓデバイスに対するＴｌｌｌｌ化物、電界酸化物トランジスタおよび抵抗から構 成された保護回路が知られている。上記刊行物の第４図の説明かられかるように 、電界酸化物１ランジスタがこの際に一次的な保護機能を負わされており、他方 においてｆｆ１ｌ！酸化物トランジスタおよび抵抗は二次的な保護機能を満足す る。１！界酸化物トランジスタはＥＳＤ負荷の際に電子雪崩降伏で作動する寄生 的バイポーラトランジスタとして動作し、またＥＳＤパルスのエネルギーを接地 点に導き出す。 高いエネルギーまたは電流密度の際に、この場合、アルミニウムおよびシリコン の共晶温度（５７７°Ｃ）程度の温度が生じ得る。その際にアルミニウムの融点 は６７５′″Ｃ１またシリコンの融点は１４１５”Ｃである。導体帯のアルミニ ウムがその際にＭＯ５回路の半導体基板のシリコン中に合金し、またｎ′ｐ−接 合における短絡を惹起する。これらの゛スパイキングと呼ばれる損傷は次いでＭ ＯＳデバイスの故障に通ずる。この熱的損傷の不利な作用は水平な“スパイキン グ″に対しては電界酸化物トランジスタの接触孔の間隔の増大により減ぜられ得 る０間隔の増大によりこの際にＭＯＳデバイスのＥＳＤ挙動が改善される。しか し、このことば（たとえば２μｍＮＭＯｓプロセスにおける）緩和された製造プ ロセスに対してのみ当てはまる。アルミニウム帯と拡散領域との間の拡散バリア の挿入により、ＭＯＳモジニールの垂直な“スパイキングに関するＥＳＤ敏感性 が減ぜられ得る。これらの拡散バリアに対する材料としてはたとえばタングステ ン、ケイ化タンタルまたはポリシリコンが利用され得る。このことは刊行物エル ・エフ・ブチアロ著「ストレシング波形の細線ＮＭＯ３効果に対する入力ＥＳＤ 保護回路網および回路レイアウト」アニュアル・プロシーデインダス・リライア ビリティ・フィジクス第２４巻、１９８６年の第１図およびその説明にも示され ている。しかし、この措置を実施するためには占有場所の増大が必要であり、こ のことはＭＯＳモジュールの集積変の増大の際に不利であることが判明している 。 本発明の課題は、できるかぎり占有場所が少なくてすみ、また過電圧を確実に基 ｍｔ位に導き出すＭＯＳデバイスに対する改良された過電圧保護回路を提供する ことである。さらに本発明によりＭＯＳデバイスにおけるＥＳＤ負荷による故障 の問題が減ぜられるべきである。 この課題は、本発明によれば、請求項１の特徴部分にあげられている特徴により 解決される。 従来の保護回路にくらべてパンチスルー要素を有する本発明による保護回路の利 点は特に、それがパンチスルー電圧の到達により直ちに能動的になり、従ってま た遅れなしに応答することにある。それによって保護作用がまさに非常に急峻な ＥＳＤパルスに対して改善される。基板電圧を有するモジュールにおいては追加 的に基板制御の効果を利用することができ、従ってまたモジエールの取扱の間の 個々の入力ピンの充電が回避され得る。 接触孔の下のウェルにより同時に熱的損傷の問題が１１１和される。電界酸化物 経路に対してｎウェルを非対称に配置すれば、短い経路長さにおいてドイツ連邦 共和国特許出願第３９０７５２３号に記載されている寄生的バイポーラトランジ スタの最適化が利用され得る。 請求項２ないし７はそこに詳細に説明されている保護回路の好ましい実施態様に 間するものである。 以下、図面により本発明を一１詳細に説明する。 第１図は従来の技術によるｉ１！電圧保！１回路であり、その原理的接続を本発 明による保護回路も基礎としている。 第２図は過電圧により熱的損傷（Ｍスパイキング）が住しているＭＯＳデバイス の一部分の断面図である。 第３図は熱的損傷を防止するため追加的な拡散バリアが設けられているＭＯＳデ バイスの一部分の断面図である。 第４図は本発明による保護回路におけるパンチスルー要素の概要図である。 第５図はパンチスルー要素を育する本発明による保護回路およびパラメータとし ての基板電圧のアンダースレッシェホールド挙動である。 第１図には従来の技術による通を田保護回路であり、その原理的接続は本発明に よる保護回路にも利用されている。それは電界酸化物トランジスタＦＯＸ−蒲膿 酸化物トランジスタＤＯＸならびに抵抗Ｒを含んでいる。この構成要素の接続は その際に、電界酸化物トランジスタＦＯＸのソース端子、１顎酸化物トランジス タＤＯＸのソース端子ならびにＦｉ１ｍ酸化物トランジスタのゲート端子がそれ ぞれ基準電位と接続されているように行われていなければならない、基準電位と してこの場合には接地電位ｖ！、が選ばれている。を界酸化物トランジスタＦＯ Ｘのゲート端子ならびにドレイン端子は抵抗Ｒの一方の端子ともＭＯＳデバイス の入力パッドＰとも接続されている。抵抗Ｒの他方の端子は１暎酸化物トランジ スタＤＯＸのドレイン端子にも保護回路の接続点Ａにも接続されている。この接 続点Ａに別のＭＯＳデバイスが接続され得る。接続点自体は保護すべきＭＯＳデ バイスに対する入力端または出力端としての役割をする。 半導体シリコン由の抵抗を有する拡散帯として構成可能な抵抗Ｒは、電界制御さ れるダイオードとして接続されている薄−酸化物トランジスタＤＯＸと共通に、 ＲＣ低域通過フィルタを形成する。ＲＣ低域通過フィルタの抵抗Ｒは過電圧の生 起の際に電流＠限の役割をする。なぜならば、薄膜酸化物トランジスタＤＯＸは 過電圧の際の高いエネルギーを基ｍ電位■。へ導き出し得ないからである。この ために、ＥＳＤ負荷の際に電子雪崩降伏で作動する寄生的バイポーラトランジス タとして動作し、またＥＳＤパルスのエネルギーを基準電位へ導き出す電界酸化 物トランジスタＦＯＸが使用される。 過電圧に起因する高いエネルギーまたは電流密度の際には、ＭＯＳデバイスの内 部にアルミニウムおよびシリコンの融点程度の温度が生じ得る。第２図には過電 圧に起因する熱的損傷（″スパイキングとも呼ばれる）が生じているＭＯＳデバ イスの一部分の断面図が示されている。これらの温度により半導体基板のシリコ ンが導体帯のアルミニウムに拡散し、同時にアルミニウムが半導体基板のシリコ ンに合金化する。その結果、ＭＯＳデバイスの永久的故障に通じ得るｎ″ｐ−接 合における短絡が生ずる。第２図によればｐ伝導性の半導体基板ｐ−３ｕｂのな かにｎ°ドープされた拡散領域ｎ−Ｄｉｆｆが合金化されている。その後の能動 的な領域を互いに電気的に隔離するため、ＬＯＣＯ３法（シリコンの局部的酸化 〕による場所的に意図された局部的酸化により絶縁ＮＬＯＣが作られ、その際に それらのうちの一つが第２図由に示されている。この絶縁層Ｌｏｃおよびｎ゛ド ープれた拡散領域ｎ−Ｄｉｆｆの上側に、接触領域にの内部でのみ中断されてい る酸化層Ｏｘが配置されている。この酸化＠ｏｘの上側に、アルミニウム層ＡＩ が取付けられており、このアルミニウム層ＡＩは導体帯として使用され、また接 触領域にのなかでｎ゛　ドープされた拡散領域ｎ−Ｄｉ　ｆ　ｒへの導伝性の接 続を形成する。さらに第２図には、過電圧の際の高いエネルギーまたは電流密度 に起因して生ずる熱的損傷（″スパイキング）が記入されている。導体帯Ａ１の アルミニウムはρ伝導性の半導体基板ｐ−３ｕｂに合金化し、またｎ″ｐ−接合 における短絡を惹起する。この経路は最終的にＭＯＳデバイスの故障に通ずる。 そのｗｋ極大は接触領域にの下側および隣接する絶縁領域Ｌｏｃの範囲内に生ず ることは明らかである。第１の場合はいわゆる垂直“スパイキングであり、また 第２の熱的損傷は水平“スパイキングと呼ばれる。 水平“スパイキングを減するためには、接！領域にと絶縁層Ｌｏｃとの間に増大 された間隔Ｘを設けることが可能である。間隔Ｘの増大によりＭＯＳデバイスの ＥＳＤ挙動は改善される。しかし、このことはたとえば２μｍＮＭｏ５プロセス に対する緩和された製造プロセスに対してのみ当てはまり、その際に回路２の内 部の最小のチャネル長さは２μｍ幅である。しがし、ＭＯＳデバイスに対する将 来の開発の目標は、回路をより遠くがっ小さく形成するため、できるかぎり小さ いチャネル長さを達成することである。たとえば４〜Ｍメモリモジュールでは１ ．０μｍのプロセスが使用される。 第３図には、熱的損傷を防止するため追加的な拡散バリアが設けられているＭＯ Ｓデバイスの一部分の断面図が示されている。第３図から明らかなように、ｐ伝 導性の半導体基板ｐ−５ｕｂ“の内部にｎ゛　ドープされた半導体領域ｎ−Ｄｉ ｆＭが埋込まれている。このｎ’Ｆ−ブされた半導体領域の両側に、同様に以後 の能動的領域を互いに電気的に隔離する絶縁層Ｌｏｃ’、Ｌ　ｏ　ｃ　”が配置 されている。ｅａ化層Ｏｘ’が同様に絶縁層Ｌｏｃ“、Ｌ　ｏ　ｃ　”ならびに ｎ・　ドープされた半導体領域ｎ−Ｄｉｆｆ’の一部を覆っている。この酸化層 は拡散バリアＤｉｆｆｂにより満たされる接触範囲に°の内部でのみ中断される 。最後に、拡散バリアＤｉｆｆｂならびに酸化層Ｏｘ’を均等に覆うアルミニウ ム層Ａビがデバイス全体の終端を形成する。拡散バリアに対する材料としてはた とえばタングステン、ケイ化タンタルまたはポリシリコンが使用され得る。材料 は導伝性かつ低抵抗であり、また接合部におけるショットキ接触を可能にしない ものでなければならない、この措置により特に垂直“スパイキングに関するＭＯ ＳデバイスのＥＳＤ敏感性が減する。しかし、この場合の欠点は、アルミニウム 層Ａビとｎ２　ドープされた半導体傾城ｎ−Ｄｉｒｒ′との間の拡散バリアＤｉ ｆ［ｂが製造プロセスに含まれていない物質により構成されるべきときには常に 追加的プロセスが必要であることである。 第４図には過電圧保護回路の本発明にとって主要な部分が示されており、これは 基本的に第１図のように構成されている。それはパンチスルー要素、抵抗ならび に１喚酸化物トランジスタを含んでいる。ＥＳＤ放電による集積回路の故障を減 するため、本発明による保護回路では第１図中の従来の技術による保護回路にく らべて電界酸化物トランジスタがパンチスルー要素により置換される。それによ り保護回路の遅らされた応答の問題およびそれと結び付けられる過１ｔ、ｌＥに ょる損傷が緩和される。第４図はその際に、ｗ！Ａ縁層ＬＯＣ目’および両ｎ° 拡散令頁域ｎ−Ｄｉｆｆ”、ｎ−Ｄｉｆｆ１’の下側に配！されているパンチス ルー要素の範囲を示している。パンチスルー要素に対して両ｎ°拡散領域ｎ−Ｄ ｉｆｆ”およびｎ−Ｄｉｆｆ”’の下側に各１つのｎウェル状の半導体領域ｎ− ｗ、ｎ−ｗ“が、また絶縁層ＬＯＧ”’の下側にｐ伝導性の半導＃領Ｍｐｚが埋 込まれている。パンチスルー要素自体は２つのρｎ接合により構成されており、 その際に第１のｐｎ接合ばｎウェル状の半導体領域ｎ−ｗとｐｂｃ導性の半導体 領域ｐｚとの間の境界面から、また第２のｐｎ接合はｐ伝導性の半導体領域ｐｚ とｎウェル状の半導体領域ｎ−ｗ’との間の境界面から生ずる。ウェル状の両軍 導体領域ｎ−Ｗおよびｎ−ｗ’は再拡散Ｎ域ｎ−Ｄｉｆｆ”’およびｎ−Ｄｆｆ ｌ’よりも弱くドープされている。デバイス全体はｐ゛　ドープされた半導体基 ！ｐ−５ｕｂ”の上に配置されており、その際にこれはｐ伝導性の半導体領域ｐ ｚよりも弱くドープされている。絶縁層ＬＯＧ”および拡散領域ｎ　−Ｄ　ｉ　 ｒ　ｆ　”、ｎ−Ｄｉｆｆ“″の上側に位置している酸化層ｏＸａは、アルミニ ウム層Ａ　Ｉ　”またはＡ

【°°′にｎ゛　ドープされた拡散領域への接触可能 性を与えるため、それぞれ接触範囲Ｋ　ＩＩおよびＫ　Ｉ　ＩＩの内部で中断さ れている。アルミニウム層Ａビ１はその際に接触範囲Ｋ　ＩＴを介してｎ０ドー プされた拡散領域ｎ−Ｄｉｆｆ”への接触を有し、他方においてアルミニウム層 Ａ１１′は接触範囲に°″を介してｎ゛ドープれた拡散領域ｎ−Ｄｉｆｆ”と接 触させられている。パンチスルー電圧は接触範囲Ｋ　ＩＩおよびに′の下に配置 されている両ｎウェル状の半導体領域の間隔によっても、入力パッドＰにおける 印加される阻止電圧および基板電圧によっても決定されている。両ｎウェル状の 半導体領域の間隔の適当な設定により、保護回路が既に望ましくない高い降伏電 圧の生起の前に能動化されることが達成され得る。しかし、正常作動中は空間電 荷領域の接触が行われてはならない、第１図中のようにパンチスルー要素はその ドレイン端子（パンチスルー要素のｎウェル状の半導体領域ｎ−ｗ）で保護すべ きＭＯＳデバイスの入力パッドＰと接続されており、他方においてソース端子（ パンチスルー要素のｎウェル状の半導体領域ｎ−ｗｌ）は基準電位、この場合に は接地電位Ｖ。に接続すべきである。従って、アルミニウム層Ａ　Ｉ　”はＶ。 と、またアルミニウム層Ａ　Ｉ　’　”はＭＯＳデバイスの端子Ｐと接続すべき である。 以下の実施例は、パンチスルー要素を有する本発明による保護回路を−１理解し やすくするのに寄与するものである。ＥＳＤ放電パルスの電圧ランプにより阻止 方向の極性のドレイン側のｐｎ接合の空間電荷領域が、ｎウェル状の半導体領域 の雨空間電荷領域が接触するまで広がる。このことは第４回中にＥＳＤ放電パル スの上昇する電圧に対する符号ＲＬＺを有する矢印により明らかにされる。空間 電荷領域の広がり線を有する０■、５■、ＩＯＶ、１５Ｖおよび２０ＶのＥＳＤ 放電パルスの電圧に関する記入はＥＳＤ放電パルスの上昇する電圧の際の空間電 荷領域の変化を示す役割をする。さらに図から明らかなように、ｎウェル状の両 ↓導体領域７７−Ｗおよび、−ｗｌは小さいＥＳＤ放電パルス（空間電荷領域の Ｏｖ広がりＡ１１）の際にも各１つの空間１ｉ荷領Ｍにより囲まれている。空間 電荷領域の広がりは時間的遅れなしにＥＳＤｉｉ圧の上昇お平行して１テわれる ０雨空間電街頭域が接触すると直ちに、ソース側の阻止層の内部電界が外部から 印加される電圧により弱められ、それによってＶｓｓ　（等しい接地）から入力 バンドＰへの自由電荷キャリアの輸送が開始される。空間電荷領域の接触および それによって開始されるｔ流の流れは“パンチスルー”と呼ばれている。を流は 次いで指数関数的に上昇する。パンチスルー電圧に達すると直ちに、本発明によ る保護回路の入力抵抗が減じ、それによってＥＳＣ放電パルスがその上昇を減速 される。しかし、入力抵抗は、ＥＳＤｔ圧のその後の上昇が阻止されるほどに低 抵抗ではない、入カバノドＰにおける電圧は、阻止方向に作動するｐｎ接合の電 子雪崩崩壊が開始し、またパンチスルー要素の規制的なｎｐｎバイポーラトラン ジスタがいわゆる”スナップバック”状態に移行するまで、引き続き上昇する。 これについては刊行物ティー・トヤブル著ｒＭＯ３ＦＥＴ内の電子雪崩崩壊の数 値モデル−（エレクトロン・デバイス全体、第ＥＤ−２５巻、第７号、１９７８ 年、第８２５〜８３２頁も参照されたい。これにより初めて、ＥＳＤ放電パルス のエネルギーを導き出す接地電位（Ｖｓｔ）への電圧経路が生ずる。 この本発明による回路は特に、ダイナミックメモリの場合のように、基板ｉｔ王 を作動中に必要とするモジュールに通している。基板電圧によりソース側のｐｎ 接合の電界の強さが高められる。この電界の強さの上昇は、パンチスルー電圧が 作動中により高い値ヘシフトされるようにする。この“基板制御”の効果を利用 すれば、パンチスルー電圧が基板電圧なしではほぼＯ■にあり、また基板電圧に より作動電子の上側の値にシフトされるように、ｎウェルを配置することができ る。それによって回路のすべての入力端は開かれた作動状態で接地接続を介して ゛″低抵抗”で互いに接続されている。 モジエールの接触の間の個々の入力ピンの静電的充電はもはや可詣でない。場合 によってはこの際に、ＥＳＤの恐れのあるモジュールの輸送のために必要な大形 かつ高価な伝導性のフオームプラスチックが節約され得る。 次にドーピング濃度および寸法の設定の例を示す、ｎ゛拡散領域ｎ−Ｄｉ　ｒ　 ｆ″ならびにｎ−Ｄｉｆｆ”’は１０”ｃｍ−’よりも大きいドーピング濃度を 、また低濃度にドープされたｎウェルｎ−ｗおよびｎ−ｗｌは４ないし５・１０ ”ｃｍ−’のドーピングｆｉｌｌを有するべきであろう、半導体基板のｐ伝導性 の基Ｆｉｐ−３ｕ　ｂ　”は２ないし３・１０１１０１ｓ’のドーピング濃度を 有してよく、またｐ伝導性の半導体領域ｐｚは１・１０”ｃｍ−３のドーピング 濃度を有してよいであろう、第４図によるｎウェルは４μｍの深さに構成されて いる。第１図中に示されているように接続される抵抗Ｒならびに１顎酸化物トラ ンジスタＤＯＸのような保護回路のその他の構成要素の寸法設定は下記のように 行われる。拡散抵抗は１にΩの値を超過してはならず、また電界制御されるダイ オードとして接続されているＮＦｆｌｊ酸化物トランジスタＤＯＸは使用される プロセスの最小チャネル長さよりも約０．　２倍だけ大きく選定されているチャ ネル長さを有するようにする。こうしてたとえばｌａｍのプロセスではチャネル 長さは１．２μｍに選定すべきである。このトランジスタのチャネル幅は４０μ ｍと６０μｍとの間にするべきである。 保護回路全体は相補性回路テクノロジーで構成され得る。そのためには、基本回 路はそのままで、虞にそのρＳＪＩ城およびｎ領域を交換するだけでよい。 第５図にはパンチスルー要素を有する本発明による入力保護回路のアンダースレ ッシュホールド挙動が基板Ｔｔ王をパラメータとして示されている。アンダース レッシュホールド挙動とは１・ｌＯ−”　Ａないし】・１０−’Ａの小さい電流 範囲でのデバイスの電流特性をいう、前記のように、存在する基板電圧に基づく 電界の強さの上昇は、パンチスルー電圧が作動中に一層高い値にシフトされるこ とに通ずる。第５図では水平軸に入力電圧ＶＩＮが、また垂直軸に入力ｔｙ＊　 Ｉ　Ｉ　Ｎがとられている０尺度としては入力電圧ＶＩＮに対してはｌ目盛あた り１．５Ｖが選定されたので、ＯＶと１５Ｖとの間の入力電圧が示されている。 入力電流ＩＩＮはｌＸｌ０−”ＡないしｌＸｌ０−”Ａの間にあり、また対数目 盛で示されている。アンダースレッシュホールド挙動は第５図にはＯｖ、−０， ２Ｖ、　−０，４Ｖ、−０，６Ｖ、−０，８Ｖおよび−１，ＯＶの基板電圧をパ ラメータとして示されている。たとえば１・１０−”　Ａの入力電流およびＶｓ ｕｂ＝ＯＶの基板電圧におけるバンチスルー電圧は第５図から約７ｖの電圧とな る。このバンチスルー電圧はたとえばＶｓｕｂ＝０．６Ｖの基板電圧の印加の際 には約１３Ｖに上昇する。ｎウェル状の両半導体領域の間隔の減少により曲線群 はより低いバンチスルー電圧へ、従ってまたより大きい入力電流へシフトする。 このことは′ＷＪｓ図の曲線群の左方への平行シフトに相当する。ｎウェル状の 半導体領域はいま、バンチスルー電圧が基板電圧Ｖｓｕｂなしでは約０■にあり 、また基板電圧の印加により作動電圧の上側の値にシフトされるように、配！さ れ得る。それによって、保護すべき回路のすべての入力端は開いた作動状態（− 無電圧状態のモジュール）で接地線を介して低抵抗で互いに接続されている。 国際調査報告 国際調査報告

Claims (6)

【特許請求の範囲】
1. １．保護要素、薄膜酸化物トランジスタ（ＤＯＸ）および抵抗（Ｒ）を含んでお り、第１の拡散領域（ｎ−Ｄｉｆｆ′′′）が保護要素の第１の端子と接続され ており、第２の拡散領域（ｎ−Ｄｉｆｆ′′）が保護要素の第２の端子と接続さ れており、また絶縁層（ＬＯＣ′′′）が第１および第２の拡散領域（ｎ−Ｄｉ ｆｆ′′′、ｎ−Ｄｉｆｆ′′）を互いに隔てており、また保護要素の第１の端 子、それぞれ薄膜酸化物トランジスタ（ＤＯＸ）の第１の端子およびゲート端子 が共通の基準電位と接続されており、また抵抗（Ｒ）の第１の端子および保護要 素の第２の端子がＭＯＳデバイスの端子（Ｐ）と接続されており、また抵抗（Ｒ ）の第２の端子が薄膜酸化物トランジスタ（ＤＯＸ）の第２の端子および保護回 路の接続点（Ａ）と接続されているＭＯＳデバイスに対する過電圧保護回路にお いて、保護要素が絶縁層（ＬＯＣ′′′）の下側にかつ第１および第２の拡散領 域（ｎ−Ｄｉｆｆ′′′、ｎ−Ｄｉｆｆ′′）の下側に配置されており、また保 護要素がパンチスルー要素であることを特徴とするＭＯＳデバイスに対する過電 圧保護回路。
2. ２．第１の拡散領域（ｎ−Ｄｉｆｆ′′′）の下側に第１のウェル状に構成され た第１の伝導形式の半導体領域（ｎ−ｗ）が、第２の拡散領域（ｎ−Ｄｉｆｆ′ ′）の下側に第２のウェル状に構成された第１の伝導形式の半導体領域（ｎ−ｗ ′）が、また絶縁層（ＬＯＣ′′′）の下側に第２の伝導形式の半導体領域（ｐ ｚ）が配置されており、第１のウェル状に構成された第１の伝導形式の半導体領 域（ｎ−ｗ）と第２の伝導形式の半導体領域（ｐｚ）との間の第１のｐｎ接合と 第２のウェル状に構成された第１の伝導形式の半導体領域（ｎ−ｗ′）と第２の 伝導形式の半導体領域（ｐｚ）との間の第２のｐｎ接合とがパンチスルー要素を 形成していることを特徴とする請求の範囲１記載の過電圧保護回路。
3. ３．保護回路がｎウェル−テクノロジーで構成されており、第１および第２のウ ェル状に構成された半導体領域（ｎ−ｗ、ｎ−ｗ′）、第１および第２の拡散領 域（ｎ−Ｄｉｆｆ′′′、ｎ−Ｄｉｆｆ′′）がｎドープされており、また第２ プされていることを特徴とする請求の範囲１または２記載の過電圧保護回路。
4. ４．保護回路がｐウェルテクノロジーで構成されており、第１および第２のウェ ル状に構成された半導体領域（ｎ−ｗ、ｎ−ｗ′）、第１および第２の拡散領域 （ｎ−Ｄｉｆｆ′′′、ｎ−Ｄｉｆｆ′′）がｐドープされており、また第２の 伝導形式の半導体領域（ｐｚ）および半導体基板（ｐ−Ｓｕｂ′′）がｎドープ されていることを特徴とする請求の範囲１または２記載の過電圧保護回路。
5. ５．挺抗（Ｒ）が抵抗を有する拡散帯として実現されていることを特徴とする請 求の範囲１ないし４の１つに記載の過電圧保護回路。
6. ６．保護回路が保護すべきＭＯＳデバイスと共に半導体基板の上に集積されてい ることを特徴とする請求の範囲１ないし５の１つに記載の過電圧保護回路。