JP2797259B2 - Ｍｏｓデバイス用過電圧保護回路 - Google Patents
Ｍｏｓデバイス用過電圧保護回路Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Description
【発明の詳細な説明】 本発明は請求の範囲１の前文によるMOSデバイス用過
電圧保護回路に関する。
電圧保護回路に関する。
最近のMOSデバイスは製造の際および取扱の際に人間
および機械による静電放電に基づく高い故障率を有す
る。短縮してESDとも呼ばれるこれらの静電放電の不利
な影響を減ずるため、原理的に２つの可能性がある。一
つは、例えば特殊なフォームプラスチック体の中に入れ
てMOSデバイスを輸送することによりMOSデバイスの無電
位の環境を調えることであり、一つはMOSデバイスの上
に集積することのできるモジュール保護のための特別な
回路を開発することである。このような回路はMOSデバ
イスの入力段の敏感なゲートを危険な過電圧から保護す
る。このようなモジュールの保護なしでは既に20V以上
の電圧でMOSデバイスは破壊するおそれがあるが、モジ
ュールの保護があると破壊には数千Ｖの電圧が必要にな
る。
および機械による静電放電に基づく高い故障率を有す
る。短縮してESDとも呼ばれるこれらの静電放電の不利
な影響を減ずるため、原理的に２つの可能性がある。一
つは、例えば特殊なフォームプラスチック体の中に入れ
てMOSデバイスを輸送することによりMOSデバイスの無電
位の環境を調えることであり、一つはMOSデバイスの上
に集積することのできるモジュール保護のための特別な
回路を開発することである。このような回路はMOSデバ
イスの入力段の敏感なゲートを危険な過電圧から保護す
る。このようなモジュールの保護なしでは既に20V以上
の電圧でMOSデバイスは破壊するおそれがあるが、モジ
ュールの保護があると破壊には数千Ｖの電圧が必要にな
る。
シー・ダヴァリー他著「１μｍテクノロジーでのESD
保護信頼性」アニュアル・プロシーディングス・リライ
アビリティ・フィジクス、第24巻、1986年の刊行物か
ら、薄い酸化膜を用いたMOSトランジスタ、フィールド
酸化膜を用いたMOSトランジスタおよび抵抗から構成さ
れた保護回路が知られている。この刊行物の第４図の説
明からさらに明らかにされているように、この際にフィ
ールド酸化膜を用いたMOSトランジスタには一時的な保
護機能が割り当てられており、他方において薄い酸化膜
を用いたMOSトランジスタおよび抵抗は二次的な保護機
能を満足する。フィールド酸化膜を用いたMOSトランジ
スタはESD負荷の際にアバランシェブレークダウンで作
動する寄生バイポーラトランジスタとして動作し、ESD
パルスのエネルギーを接地点に向けて導き出す。この際
に高いエネルギー密度または電流密度の際には、アルミ
ニウムおよびシリコンの共晶温度（577℃）程度の温度
が生じ得る。その際にアルミニウムの融点は675℃、ま
たシリコンの融点は1415℃である。その場合、導体帯の
アルミニウムがMOS回路の半導体基体のシリコンに合金
化し、またn+p-接合に短絡を惹起する。その場合、この
“スパイキング”と呼ばれる損傷はMOSデバイスの故障
に通ずる。この熱的損傷の不利な影響は水平な“スパイ
キング”に対してはフィールド酸化膜を用いたMOSトラ
ンジスタからの接触孔の間隔の増大により減ぜられ得
る。間隔の増大によりMOSデバイスのESD挙動は改善され
る。しかし、このことは（たとえば２μｍのNMOSプロセ
スにおける）緩和された製造プロセスに対してのみ有効
である。アルミニウム帯と拡散領域との間に拡散バリア
を挿入することにより、MOSモジュールの垂直な“スパ
イキング”に関するESD敏感性が減ぜられ得る。これら
の拡散バリアに対する材料としてはたとえばタングステ
ン、タンタルケイ化物またはポリシリコンが利用され得
る。このことは刊行物、エル・エフ・デキアロ著「スト
レッシング・波形の微細NMOS効果用入力ESD保護回路網
および回路のレイアウト」アニュアル・プロシーディン
グス・リライアビリティ・フィジクス、第24巻、1986
年、第１図およびその説明から知られる。しかし、この
措置を実行するためには、占有場所の増大が必要であ
り、MOSデバイスの集積度を高める際に不利であること
が判明している。
保護信頼性」アニュアル・プロシーディングス・リライ
アビリティ・フィジクス、第24巻、1986年の刊行物か
ら、薄い酸化膜を用いたMOSトランジスタ、フィールド
酸化膜を用いたMOSトランジスタおよび抵抗から構成さ
れた保護回路が知られている。この刊行物の第４図の説
明からさらに明らかにされているように、この際にフィ
ールド酸化膜を用いたMOSトランジスタには一時的な保
護機能が割り当てられており、他方において薄い酸化膜
を用いたMOSトランジスタおよび抵抗は二次的な保護機
能を満足する。フィールド酸化膜を用いたMOSトランジ
スタはESD負荷の際にアバランシェブレークダウンで作
動する寄生バイポーラトランジスタとして動作し、ESD
パルスのエネルギーを接地点に向けて導き出す。この際
に高いエネルギー密度または電流密度の際には、アルミ
ニウムおよびシリコンの共晶温度（577℃）程度の温度
が生じ得る。その際にアルミニウムの融点は675℃、ま
たシリコンの融点は1415℃である。その場合、導体帯の
アルミニウムがMOS回路の半導体基体のシリコンに合金
化し、またn+p-接合に短絡を惹起する。その場合、この
“スパイキング”と呼ばれる損傷はMOSデバイスの故障
に通ずる。この熱的損傷の不利な影響は水平な“スパイ
キング”に対してはフィールド酸化膜を用いたMOSトラ
ンジスタからの接触孔の間隔の増大により減ぜられ得
る。間隔の増大によりMOSデバイスのESD挙動は改善され
る。しかし、このことは（たとえば２μｍのNMOSプロセ
スにおける）緩和された製造プロセスに対してのみ有効
である。アルミニウム帯と拡散領域との間に拡散バリア
を挿入することにより、MOSモジュールの垂直な“スパ
イキング”に関するESD敏感性が減ぜられ得る。これら
の拡散バリアに対する材料としてはたとえばタングステ
ン、タンタルケイ化物またはポリシリコンが利用され得
る。このことは刊行物、エル・エフ・デキアロ著「スト
レッシング・波形の微細NMOS効果用入力ESD保護回路網
および回路のレイアウト」アニュアル・プロシーディン
グス・リライアビリティ・フィジクス、第24巻、1986
年、第１図およびその説明から知られる。しかし、この
措置を実行するためには、占有場所の増大が必要であ
り、MOSデバイスの集積度を高める際に不利であること
が判明している。
本発明の課題は、MOSデバイスに対する改良された過
電圧保護回路であって、できるかぎり占有場所が少なく
てすみ、また過電圧を確実に基準位置に向けて導き出す
過電圧保護回路を提供することである。さらに、本発明
により、MOSデバイスにおけるESD負荷による故障の問題
が減ぜられなければならない。
電圧保護回路であって、できるかぎり占有場所が少なく
てすみ、また過電圧を確実に基準位置に向けて導き出す
過電圧保護回路を提供することである。さらに、本発明
により、MOSデバイスにおけるESD負荷による故障の問題
が減ぜられなければならない。
この課題は、本発明によれば、請求の範囲１の特徴部
分にあげられている特徴により解決される。
分にあげられている特徴により解決される。
本発明により達成される利点は特に、フィールド酸化
膜を用いたMOSトランジスタの保護回路内にある寄生バ
イポーラトランジスタが確実に通過接続し、またこうし
て過電圧の高いエネルギーを基準電位に導き出すことに
ある。熱的損傷（“スパイキング”）を防止するための
保護措置は省略され得るので、冒頭に記載した保護措置
なしにコンパクトな構成が可能である。
膜を用いたMOSトランジスタの保護回路内にある寄生バ
イポーラトランジスタが確実に通過接続し、またこうし
て過電圧の高いエネルギーを基準電位に導き出すことに
ある。熱的損傷（“スパイキング”）を防止するための
保護措置は省略され得るので、冒頭に記載した保護措置
なしにコンパクトな構成が可能である。
請求の範囲２ないし７には保護回路の好ましい実施態
様があげられている。
様があげられている。
以下、図面により本発明を一層詳細に説明する。
第１図は本発明による保護回路の基礎でもある公知の
技術による過電圧保護回路の原理的接続を示す図、 第２図は、過電圧により熱的損傷（“スパイキン
グ”）が生じているMOSデバイスの一部分の断面図、 第３図は、熱的損傷を予防するため追加的な拡散バリ
アを設けられているMOSデバイスの一部分の断面図、 第４図は本発明による保護回路内のフィールド酸化膜
を用いたMOSトランジスタの概要図、 第５図は本発明による保護回路のレイアウト例を示す
図である。
技術による過電圧保護回路の原理的接続を示す図、 第２図は、過電圧により熱的損傷（“スパイキン
グ”）が生じているMOSデバイスの一部分の断面図、 第３図は、熱的損傷を予防するため追加的な拡散バリ
アを設けられているMOSデバイスの一部分の断面図、 第４図は本発明による保護回路内のフィールド酸化膜
を用いたMOSトランジスタの概要図、 第５図は本発明による保護回路のレイアウト例を示す
図である。
第１図は公知の技術による過電圧保護回路の原理的接
続が示されており、これは本発明による保護回路の基礎
となっている。この回路はフィールド酸化膜を用いたMO
SトランジスタFOX、薄い酸化膜を用いたMOSトランジス
タDOXおよび抵抗Ｒを含んでいる。その際にこれらのデ
バイスの接続は、フィールド酸化膜を用いたMOSトラン
ジスタFOXのソース端子、薄い酸化膜を用いたMOSトラン
ジスタDOXのソース端子および薄い酸化膜を用いたMOSト
ランジスタのゲート端子がそれぞれ基準電位と接続され
ているように行われている。基準電位として、この場
合、接地電位VSSが選ばれた。フィールド酸化膜を用い
たMOSトランジスタFOXのゲート端子およびドレイン端子
は抵抗Ｒの一方の端子およびMOSトランジスタの入力パ
ッドＰに接続されている。抵抗Ｒの他方の端子は薄い酸
化膜を用いたMOSトランジスタDOXのドレイン端子および
保護回路の接続点Ａに接続されている。この接続点Ａに
は別のMOSデバイスが接続され得る。この別のMOSデバイ
スは保護すべきMOSデバイスに対する入力端または出力
端としての役割をする。
続が示されており、これは本発明による保護回路の基礎
となっている。この回路はフィールド酸化膜を用いたMO
SトランジスタFOX、薄い酸化膜を用いたMOSトランジス
タDOXおよび抵抗Ｒを含んでいる。その際にこれらのデ
バイスの接続は、フィールド酸化膜を用いたMOSトラン
ジスタFOXのソース端子、薄い酸化膜を用いたMOSトラン
ジスタDOXのソース端子および薄い酸化膜を用いたMOSト
ランジスタのゲート端子がそれぞれ基準電位と接続され
ているように行われている。基準電位として、この場
合、接地電位VSSが選ばれた。フィールド酸化膜を用い
たMOSトランジスタFOXのゲート端子およびドレイン端子
は抵抗Ｒの一方の端子およびMOSトランジスタの入力パ
ッドＰに接続されている。抵抗Ｒの他方の端子は薄い酸
化膜を用いたMOSトランジスタDOXのドレイン端子および
保護回路の接続点Ａに接続されている。この接続点Ａに
は別のMOSデバイスが接続され得る。この別のMOSデバイ
スは保護すべきMOSデバイスに対する入力端または出力
端としての役割をする。
半導体シリコン内の抵抗を有する拡散帯として構成可
能な抵抗Ｒは、電解制御されるダイオードとして接続さ
れている薄い酸化膜を用いたMOSトランジスタDOXと一緒
にRC低域通過要素を形成する。RC低域通過要素の抵抗Ｒ
は過電圧の生起の際の電流制限の役割をする。なぜなら
ば、薄い酸化膜を用いたMOSトランジスタDOXは過電圧の
際の高いエネルギーを基準電位VSSに向けて導き出し得
ないからである。そのために、ESD負荷の際にアバラン
シェブレークダウンで作動する寄生バイポーラトランジ
スタとして動作し、ESDパルスのエネルギーを基準電位
に向けて導き出すフィールド酸化膜を用いたMOSトラン
ジスタFOXが使用される。
能な抵抗Ｒは、電解制御されるダイオードとして接続さ
れている薄い酸化膜を用いたMOSトランジスタDOXと一緒
にRC低域通過要素を形成する。RC低域通過要素の抵抗Ｒ
は過電圧の生起の際の電流制限の役割をする。なぜなら
ば、薄い酸化膜を用いたMOSトランジスタDOXは過電圧の
際の高いエネルギーを基準電位VSSに向けて導き出し得
ないからである。そのために、ESD負荷の際にアバラン
シェブレークダウンで作動する寄生バイポーラトランジ
スタとして動作し、ESDパルスのエネルギーを基準電位
に向けて導き出すフィールド酸化膜を用いたMOSトラン
ジスタFOXが使用される。
過電圧に基づく高いエネルギー密度または電流密度の
際にMOSデバイスの内に、アルミニウムおよびシリコン
の融点程度の温度が生じ得る。第２図には、過電圧によ
り“スパイキング”とも呼ばれる熱的損傷が生じている
MOSデバイスの一部分の断面図が示されている。これら
の温度により半導体基体のシリコンが導体帯のアルミニ
ウム内に拡散し、他方において同時にアルミニウムが半
導体基体のシリコンと合金化される。その結果、MOSデ
バイスの永久的故障に通じ得るn+p-接合に短絡が生ず
る。第２図によれば、ｐ伝導性の半導体基板ｐ−Subにn
+ドープされた拡散領域ｎ−Diffが形成されている。後
に能動的な領域を互いに電気的に隔てるため、LOCOS法
（シリコンの局部酸化）による意図する場所の局部的酸
化により絶縁層Locが作られ、その際にそれらのうちの
１つが第２図中に示されている。この絶縁層Locおよびn
+ドープされた拡散領域ｎ−Diffの上側に、接触領域Ｋ
の内側でのみ中断されている酸化層Oxが配置されてい
る。この酸化層Oxの上側に、導体帯として使用されまた
接触領域Ｋの内側でn+ドープされた拡散領域ｎ−Diffへ
の導電接続を形成するアルミニウム層Alが被覆されてい
る。さらに第２図には、過電圧の際の高いエネルギー密
度または電流密度に基づいて生ずる熱的損傷（“スパイ
キング”）が記入されている。導体帯Alのアルミニウム
はｐ伝導性の半導体基板ｐ−Subに合金化し、またn+p-
接合に短絡を惹起する。これらは最後にはMOSデバイス
の故障に通ずる。明らかなように、この際に極大値は接
触領域Ｋの下側およびこれに接する絶縁領域Locの範囲
内に生ずる。後者の場合はいわゆる垂直の“スパイキン
グ”であり、他方において第２の熱的損傷は水平の“ス
パイキング”と呼ばれる。
際にMOSデバイスの内に、アルミニウムおよびシリコン
の融点程度の温度が生じ得る。第２図には、過電圧によ
り“スパイキング”とも呼ばれる熱的損傷が生じている
MOSデバイスの一部分の断面図が示されている。これら
の温度により半導体基体のシリコンが導体帯のアルミニ
ウム内に拡散し、他方において同時にアルミニウムが半
導体基体のシリコンと合金化される。その結果、MOSデ
バイスの永久的故障に通じ得るn+p-接合に短絡が生ず
る。第２図によれば、ｐ伝導性の半導体基板ｐ−Subにn
+ドープされた拡散領域ｎ−Diffが形成されている。後
に能動的な領域を互いに電気的に隔てるため、LOCOS法
（シリコンの局部酸化）による意図する場所の局部的酸
化により絶縁層Locが作られ、その際にそれらのうちの
１つが第２図中に示されている。この絶縁層Locおよびn
+ドープされた拡散領域ｎ−Diffの上側に、接触領域Ｋ
の内側でのみ中断されている酸化層Oxが配置されてい
る。この酸化層Oxの上側に、導体帯として使用されまた
接触領域Ｋの内側でn+ドープされた拡散領域ｎ−Diffへ
の導電接続を形成するアルミニウム層Alが被覆されてい
る。さらに第２図には、過電圧の際の高いエネルギー密
度または電流密度に基づいて生ずる熱的損傷（“スパイ
キング”）が記入されている。導体帯Alのアルミニウム
はｐ伝導性の半導体基板ｐ−Subに合金化し、またn+p-
接合に短絡を惹起する。これらは最後にはMOSデバイス
の故障に通ずる。明らかなように、この際に極大値は接
触領域Ｋの下側およびこれに接する絶縁領域Locの範囲
内に生ずる。後者の場合はいわゆる垂直の“スパイキン
グ”であり、他方において第２の熱的損傷は水平の“ス
パイキング”と呼ばれる。
水平の“スパイキング”を減ずるために、接触領域Ｋ
と絶縁領域Locとの間の間隔Ｘを増大することが可能で
ある。間隔Ｘの増大はMOSデバイスのESD挙動を改善す
る。しかし、このことはたとえば２μｍのNMOSプロセス
のような緩和されたプロセスに対してのみ有効であり、
その際に回路内の最小のチャネル長さは２μｍ幅であ
る。しかし、MOSデバイスに対する将来の開発目標は、
回路を高速かつ小形に構成するため、できるかぎり小さ
いチャネル長さを達成することである。たとえば4Mメモ
リデバイスでは1.0μｍのプロセスが使用される。
と絶縁領域Locとの間の間隔Ｘを増大することが可能で
ある。間隔Ｘの増大はMOSデバイスのESD挙動を改善す
る。しかし、このことはたとえば２μｍのNMOSプロセス
のような緩和されたプロセスに対してのみ有効であり、
その際に回路内の最小のチャネル長さは２μｍ幅であ
る。しかし、MOSデバイスに対する将来の開発目標は、
回路を高速かつ小形に構成するため、できるかぎり小さ
いチャネル長さを達成することである。たとえば4Mメモ
リデバイスでは1.0μｍのプロセスが使用される。
第３図には、特に垂直“スパイキング”の熱的損傷を
予防するため追加的な拡散バリアを設けられているMOS
デバイスの一部分の断面図が示されている。第３図から
明らかなように、ｐ伝導性の半導体基板ｐ−Sub′の内
側にn+ドープされた半導体領域ｎ−Diff′が形成されて
いる。このn+ドープされた半導体領域の両側に、後に能
動的な領域を互いに電気的に隔てる絶縁層Loc′、Loc″
が配置されている。酸化層Ox′が絶縁層Loc′、Loc″な
らびにn+ドープされた半導体領域ｎ−Diff′の部分を覆
う。この酸化層は、拡散バリアDiffbにより満たされる
接触領域Ｋ′の内側でのみ中断される。最後に、拡散バ
リアDiffbならびに酸化層Ox′を均等に覆うアルミニウ
ム層A1′が装置全体の終端を形成する。拡散バリアに対
する材料としてはたとえばタングステン、タンタルケイ
化物またはポリシリコンが使用され得る。材料は導電性
かつ低抵抗であり、また接合部におけるショットキ接触
を可能にしないものでなければならない。この措置によ
り特に垂直“スパイキング”に関するMOSデバイスのESD
敏感性が減少する。しかし、この際に不利なことは、ア
ルミニウム層Al′とn+ドープされた半導体領域ｎ−Dif
f′との間の拡散バリアDiffbが製造プロセスに含まれて
いない物質により構成されなければならないときには常
に追加的なプロセスが必要なことである。
予防するため追加的な拡散バリアを設けられているMOS
デバイスの一部分の断面図が示されている。第３図から
明らかなように、ｐ伝導性の半導体基板ｐ−Sub′の内
側にn+ドープされた半導体領域ｎ−Diff′が形成されて
いる。このn+ドープされた半導体領域の両側に、後に能
動的な領域を互いに電気的に隔てる絶縁層Loc′、Loc″
が配置されている。酸化層Ox′が絶縁層Loc′、Loc″な
らびにn+ドープされた半導体領域ｎ−Diff′の部分を覆
う。この酸化層は、拡散バリアDiffbにより満たされる
接触領域Ｋ′の内側でのみ中断される。最後に、拡散バ
リアDiffbならびに酸化層Ox′を均等に覆うアルミニウ
ム層A1′が装置全体の終端を形成する。拡散バリアに対
する材料としてはたとえばタングステン、タンタルケイ
化物またはポリシリコンが使用され得る。材料は導電性
かつ低抵抗であり、また接合部におけるショットキ接触
を可能にしないものでなければならない。この措置によ
り特に垂直“スパイキング”に関するMOSデバイスのESD
敏感性が減少する。しかし、この際に不利なことは、ア
ルミニウム層Al′とn+ドープされた半導体領域ｎ−Dif
f′との間の拡散バリアDiffbが製造プロセスに含まれて
いない物質により構成されなければならないときには常
に追加的なプロセスが必要なことである。
第４図には、原理的には第１図のように構成されてい
る過電圧保護回路の本発明にとって主要な部分が示され
ている。この回路はフィールド酸化膜を用いたMOSトラ
ンジスタ、抵抗および薄い酸化膜を用いたMOSトランジ
スタを含んでいる。その際に第４図には、絶縁層Loc
、２つのn+拡散領域ｎ−Diff″、ｎ−Diff、酸化層
Ox″ならびにアルミニウム層Al″、Alにより形成され
るフィールド酸化膜を用いたMOSトランジスタの範囲が
示されている。その際にn+−拡散領域ｎ−Diff″はフィ
ールド酸化膜を用いたMOSトランジスタのドレイン領域
を、n+−拡散領域ｎ−Diffはそのソース領域を、また
絶縁層Loc、酸化層Ox″ならびにアルミニウム層Al″
はそのゲート領域をなしている。p+ドープされた半導体
基板ｐ−Sub″に第４図によれば２つのn+ドープされた
拡散領域ｎ−Diff″、ｎ−Diffが形成されており、そ
の際に拡散領域ｎ−Diff″の下側に、拡散領域よりも弱
くドープされるべき別の凹部状の半導体領域ｎ−Ｗが配
置されている。絶縁層Locおよび拡散領域ｎ−Dif
f″、ｎ−Diffの上側に位置する酸化層Ox″は、アル
ミニウム層Al″またはAlとn+ドープされた拡散領域と
の接触を可能にするため、それぞれ接触範囲Ｋ″および
Ｋ内で中断されている。その際にアルミニウム層Al″
は接触領域Ｋ″を介してn+ドープされた拡散領域ｎ−Di
ffとの接触を有し、他方においてアルミニウム層Al
は接触領域Ｋを介してn+ドープされた拡散領域ｎ−Di
ff″との接触を有する。
る過電圧保護回路の本発明にとって主要な部分が示され
ている。この回路はフィールド酸化膜を用いたMOSトラ
ンジスタ、抵抗および薄い酸化膜を用いたMOSトランジ
スタを含んでいる。その際に第４図には、絶縁層Loc
、２つのn+拡散領域ｎ−Diff″、ｎ−Diff、酸化層
Ox″ならびにアルミニウム層Al″、Alにより形成され
るフィールド酸化膜を用いたMOSトランジスタの範囲が
示されている。その際にn+−拡散領域ｎ−Diff″はフィ
ールド酸化膜を用いたMOSトランジスタのドレイン領域
を、n+−拡散領域ｎ−Diffはそのソース領域を、また
絶縁層Loc、酸化層Ox″ならびにアルミニウム層Al″
はそのゲート領域をなしている。p+ドープされた半導体
基板ｐ−Sub″に第４図によれば２つのn+ドープされた
拡散領域ｎ−Diff″、ｎ−Diffが形成されており、そ
の際に拡散領域ｎ−Diff″の下側に、拡散領域よりも弱
くドープされるべき別の凹部状の半導体領域ｎ−Ｗが配
置されている。絶縁層Locおよび拡散領域ｎ−Dif
f″、ｎ−Diffの上側に位置する酸化層Ox″は、アル
ミニウム層Al″またはAlとn+ドープされた拡散領域と
の接触を可能にするため、それぞれ接触範囲Ｋ″および
Ｋ内で中断されている。その際にアルミニウム層Al″
は接触領域Ｋ″を介してn+ドープされた拡散領域ｎ−Di
ffとの接触を有し、他方においてアルミニウム層Al
は接触領域Ｋを介してn+ドープされた拡散領域ｎ−Di
ff″との接触を有する。
保護回路のフィールド酸化膜を用いたMOSトランジス
タは、冒頭に記載したようなESD負荷の際に、アバラン
シェブレークダウンで作動する寄生npnバイポーラトラ
ンジスタとして動作し、その際にコレクタ端子をn+ドー
プされた拡散領域ｎ−Diff″に、エミッタ端子をn+ドー
プされた拡散領域ｎ−Diffに、またベース端子をｐ伝
導性の半導体基板ｐ−Sub″の内側におき得る。本発明
の主要な構成部分である以下に説明する措置により、寄
生バイポーラトランジスタはそのブレークダウン挙動
を、保護回路が過電圧をより有効に基準電位に向けて導
き出し得るように最適化される。第１図におけるように
フィールド酸化膜を用いたMOSトランジスタはそのドレ
イン端子およびそのゲート端子で保護すべきMOSデバイ
スの入力点Ｐと接続されており、他方においてソース端
子は基準電位、この場合には接地電位VSSと接続すべき
である。従って、アルミニウム層Al″はVSSと、またア
ルミニウム層AlはMOSデバイスの端子Ｐと接続すべき
である。トランジスタ機能をそもそも利用し得るよう
に、フィールド酸化膜を用いたMOSトランジスタのn+ド
ープされた両拡散領域は互いに最小間隔を有するべきで
ある。その際にこの最小間隔はフィールド酸化膜を用い
たMOSトランジスタの漏れ電流挙動およびパンチスルー
挙動により決定される。漏れ電流の大きさはその際に10
μＡを越えるべきではない。両n+拡散領域の最大間隔は
寄生バイポーラトランジスタの投入時間により決定さ
れ、従ってフィールド酸化膜を用いたMOSトランジスタ
のベース長さないしブリッジ長さは1.5μｍの長さを越
えるべきではない。この場合、基準電位VSSに向けての
低抵抗のパスが保証されており、従って寄生npnバイポ
ーラトランジスタの投入時間は短く保たれる。寄生バイ
ポーラトランジスタに対するコレクタとして作用する電
極の一部分は、前記のように、ｎ凹部ｎ−Ｗにより覆わ
れる。n+拡散領域ｎ−Diff″の下のこの低濃度にドープ
されたｎ凹部はそのコレクタとしての作用が高濃度にド
ープされたn+拡散領域ｎ−Diff″よりも有効である。さ
らにLocosブリッジLocの下の電界注入によりベースド
ーピングがこの領域で高められ、また“チャネルストッ
プ”措置として用いられる。これは、望ましくない電荷
担体輸送がn+ドープされた両拡散領域ｎ−Diff″および
ｎ−Diffの間で行われることを阻止する。ｎ凹部ｎ−
ＷはLocosブリッジLocに向かってn+拡散領域ｎ−Dif
f″全体を覆うべきではない。なぜならば、さもなけれ
ばアバランシェブレークダウンがより高い電圧において
初めて行われ得るからである。
タは、冒頭に記載したようなESD負荷の際に、アバラン
シェブレークダウンで作動する寄生npnバイポーラトラ
ンジスタとして動作し、その際にコレクタ端子をn+ドー
プされた拡散領域ｎ−Diff″に、エミッタ端子をn+ドー
プされた拡散領域ｎ−Diffに、またベース端子をｐ伝
導性の半導体基板ｐ−Sub″の内側におき得る。本発明
の主要な構成部分である以下に説明する措置により、寄
生バイポーラトランジスタはそのブレークダウン挙動
を、保護回路が過電圧をより有効に基準電位に向けて導
き出し得るように最適化される。第１図におけるように
フィールド酸化膜を用いたMOSトランジスタはそのドレ
イン端子およびそのゲート端子で保護すべきMOSデバイ
スの入力点Ｐと接続されており、他方においてソース端
子は基準電位、この場合には接地電位VSSと接続すべき
である。従って、アルミニウム層Al″はVSSと、またア
ルミニウム層AlはMOSデバイスの端子Ｐと接続すべき
である。トランジスタ機能をそもそも利用し得るよう
に、フィールド酸化膜を用いたMOSトランジスタのn+ド
ープされた両拡散領域は互いに最小間隔を有するべきで
ある。その際にこの最小間隔はフィールド酸化膜を用い
たMOSトランジスタの漏れ電流挙動およびパンチスルー
挙動により決定される。漏れ電流の大きさはその際に10
μＡを越えるべきではない。両n+拡散領域の最大間隔は
寄生バイポーラトランジスタの投入時間により決定さ
れ、従ってフィールド酸化膜を用いたMOSトランジスタ
のベース長さないしブリッジ長さは1.5μｍの長さを越
えるべきではない。この場合、基準電位VSSに向けての
低抵抗のパスが保証されており、従って寄生npnバイポ
ーラトランジスタの投入時間は短く保たれる。寄生バイ
ポーラトランジスタに対するコレクタとして作用する電
極の一部分は、前記のように、ｎ凹部ｎ−Ｗにより覆わ
れる。n+拡散領域ｎ−Diff″の下のこの低濃度にドープ
されたｎ凹部はそのコレクタとしての作用が高濃度にド
ープされたn+拡散領域ｎ−Diff″よりも有効である。さ
らにLocosブリッジLocの下の電界注入によりベースド
ーピングがこの領域で高められ、また“チャネルストッ
プ”措置として用いられる。これは、望ましくない電荷
担体輸送がn+ドープされた両拡散領域ｎ−Diff″および
ｎ−Diffの間で行われることを阻止する。ｎ凹部ｎ−
ＷはLocosブリッジLocに向かってn+拡散領域ｎ−Dif
f″全体を覆うべきではない。なぜならば、さもなけれ
ばアバランシェブレークダウンがより高い電圧において
初めて行われ得るからである。
ドーピング濃度および寸法の例を次に示す。n+拡散領
域ｎ−Diff″およびｎ−Diffは1020cm-3よりも高いド
ーピング濃度を有するべきであり、それに対して低濃度
にドープされたｎ凹部ｎ−Ｗは４〜５×1016cm-3のドー
ピング濃度を有するべきである。半導体基体のｐ伝導性
の基板ｐ−Sub″は２〜３×1015cm-3のドーピング濃度
を有してよく、それに対してLocosブリッジLocの下の
高められたベースドーピングは１×1017cm-3のドーピン
グ濃度で構成され得る。第４図によるｎ凹部は４μｍの
深さに構成されており、また接触範囲Ｋの上のその重
なり長さ（第４図中にＺで示されている）は３μｍを下
回るべきではない。さらにｎ凹部ｎ−Ｗの上のn+拡散領
域ｎ−Diff″の重なり長さ（第４図中にＹで示されてい
る）は0.5μｍを下回るべきではない。フィールド酸化
膜を用いるMOSトランジスタの幅は200μｍを下回るべき
ではなく、その際にこれは、第５図中に示されているよ
うに、場所を節減して蛇行状に配置され得る。そのブリ
ッジ長さは0.7μｍと1.5μｍとの間であるべきである。
ベースドーピングが１×1017cm-3のドーピング濃度に高
められるべきLocosブリージLocの下の電界注入は1.2
μｍの深さを有するべきである。第１図中に示されてい
るように接続される抵抗Ｒ、薄い酸化膜を用いるMOSト
ランジスタDOXのような保護回路のその他のデバイスの
寸法選定は下記のように行われ得る。拡散抵抗は1kΩの
値を越えるべきではなく、他方において、電界制御され
るダイオードとして接続されている薄い酸化膜を用いる
MOSトランジスタDOXは、用いられるプロセスの最小チャ
ネル長さよりもおよそ0.2倍だけ大きく選定すべきチャ
ネル長さを有するべきである。すなわち、例として１μ
ｍプロセスではチャネル長さを1.2μｍに選定すべきで
ある。このトランジスタに対するチャネル幅は40μｍと
60μｍとの間であるべきである。
域ｎ−Diff″およびｎ−Diffは1020cm-3よりも高いド
ーピング濃度を有するべきであり、それに対して低濃度
にドープされたｎ凹部ｎ−Ｗは４〜５×1016cm-3のドー
ピング濃度を有するべきである。半導体基体のｐ伝導性
の基板ｐ−Sub″は２〜３×1015cm-3のドーピング濃度
を有してよく、それに対してLocosブリッジLocの下の
高められたベースドーピングは１×1017cm-3のドーピン
グ濃度で構成され得る。第４図によるｎ凹部は４μｍの
深さに構成されており、また接触範囲Ｋの上のその重
なり長さ（第４図中にＺで示されている）は３μｍを下
回るべきではない。さらにｎ凹部ｎ−Ｗの上のn+拡散領
域ｎ−Diff″の重なり長さ（第４図中にＹで示されてい
る）は0.5μｍを下回るべきではない。フィールド酸化
膜を用いるMOSトランジスタの幅は200μｍを下回るべき
ではなく、その際にこれは、第５図中に示されているよ
うに、場所を節減して蛇行状に配置され得る。そのブリ
ッジ長さは0.7μｍと1.5μｍとの間であるべきである。
ベースドーピングが１×1017cm-3のドーピング濃度に高
められるべきLocosブリージLocの下の電界注入は1.2
μｍの深さを有するべきである。第１図中に示されてい
るように接続される抵抗Ｒ、薄い酸化膜を用いるMOSト
ランジスタDOXのような保護回路のその他のデバイスの
寸法選定は下記のように行われ得る。拡散抵抗は1kΩの
値を越えるべきではなく、他方において、電界制御され
るダイオードとして接続されている薄い酸化膜を用いる
MOSトランジスタDOXは、用いられるプロセスの最小チャ
ネル長さよりもおよそ0.2倍だけ大きく選定すべきチャ
ネル長さを有するべきである。すなわち、例として１μ
ｍプロセスではチャネル長さを1.2μｍに選定すべきで
ある。このトランジスタに対するチャネル幅は40μｍと
60μｍとの間であるべきである。
保護回路の両電界効果トランジスタはｐチャネルトラ
ンジスタとしても構成され得る。そのためには単にｐお
よびｎ領域を交換すればよく、基本的な接続はそのまま
にとどまる。
ンジスタとしても構成され得る。そのためには単にｐお
よびｎ領域を交換すればよく、基本的な接続はそのまま
にとどまる。
第５図には本発明による保護回路のレイアウトの一例
が示されている。これは拡散抵抗Ｒ′ならびにフィール
ド酸化膜を用いたMOSトランジスタFOX′および薄い酸化
膜を用いたMOSトランジスタDOX′を含んでいる。フィー
ルド酸化膜を用いたMOSトランジスタFOX′は蛇行状に構
成されており、また第４図で説明されたように構成され
ている。フィールド酸化膜を用いたMOSトランジスタの
チャネル幅は200μｍを越えるべきではなく、その際に
チャネル自体は２つの櫛状に入り込んだn+伝導性のドー
ピング領域に基づいて形成される。第１のn+ドーピング
領域D1は接地電位VSSと接続されており、他方において
第２のn+ドーピング領域D2は保護すべきMOSデバイスの
入力パッドＰと接続されている。拡散抵抗Ｒ′は第２の
n+ドーピング領域D2と薄い酸化膜を用いたMOSトランジ
スタDOX′に対するドレイン端子として構成された第３
のn+ドーピング領域D3との間に接続されている。後者
は、別のデバイスを接続し得る端子Ａと接続されてい
る。接地電位VSSおよび第１のn+ドーピング領域D1と接
続されている第４のn+ドーピング領域D4はその際に薄膜
酸化物トランジスタのソース端子を形成する。場所を節
減するために薄い酸化膜を用いたMOSトランジスタはフ
ィールド酸化膜を用いたMOSトランジスタの側部に配置
されている。そのチャネル幅はフィールド酸化膜を用い
たMOSトランジスタのそれよりもはるかに小さく40ない
し60μｍであり、従ってこれは蛇行状に構成されなくて
よい。両電界効果トランジスタのゲート端子の接続は、
図面を見易くするため、ここには示されていない。
が示されている。これは拡散抵抗Ｒ′ならびにフィール
ド酸化膜を用いたMOSトランジスタFOX′および薄い酸化
膜を用いたMOSトランジスタDOX′を含んでいる。フィー
ルド酸化膜を用いたMOSトランジスタFOX′は蛇行状に構
成されており、また第４図で説明されたように構成され
ている。フィールド酸化膜を用いたMOSトランジスタの
チャネル幅は200μｍを越えるべきではなく、その際に
チャネル自体は２つの櫛状に入り込んだn+伝導性のドー
ピング領域に基づいて形成される。第１のn+ドーピング
領域D1は接地電位VSSと接続されており、他方において
第２のn+ドーピング領域D2は保護すべきMOSデバイスの
入力パッドＰと接続されている。拡散抵抗Ｒ′は第２の
n+ドーピング領域D2と薄い酸化膜を用いたMOSトランジ
スタDOX′に対するドレイン端子として構成された第３
のn+ドーピング領域D3との間に接続されている。後者
は、別のデバイスを接続し得る端子Ａと接続されてい
る。接地電位VSSおよび第１のn+ドーピング領域D1と接
続されている第４のn+ドーピング領域D4はその際に薄膜
酸化物トランジスタのソース端子を形成する。場所を節
減するために薄い酸化膜を用いたMOSトランジスタはフ
ィールド酸化膜を用いたMOSトランジスタの側部に配置
されている。そのチャネル幅はフィールド酸化膜を用い
たMOSトランジスタのそれよりもはるかに小さく40ない
し60μｍであり、従ってこれは蛇行状に構成されなくて
よい。両電界効果トランジスタのゲート端子の接続は、
図面を見易くするため、ここには示されていない。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 欧州公開217525（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (7)
- 【請求項１】寄生バイポーラトランジスタを有するフィ
ールド酸化膜を用いたMOSトランジスタ（FOX）と薄い酸
化膜を用いたMOSトランジスタ（DOX）と抵抗（Ｒ）とを
含んでいるMOSデバイスに対する過電圧保護回路であっ
て、第１の拡散領域（ｎ−Diff）がフィールド酸化膜
を用いたMOSトランジスタ（FOX）の第１の端子と、第２
の拡散領域（ｎ−Diff″）がフィールド酸化膜を用いた
MOSトランジスタ（FOX）の第２の端子と接続されてお
り、またフィールド酸化膜を用いたMOSトランジスタ（F
OX）の第１の端子とそれぞれ薄い酸化膜を用いたMOSト
ランジスタ（DOX）の第１の端子およびゲート端子とが
共通の基準電位と接続されており、また抵抗（Ｒ）の第
１の端子とそれぞれフィールド酸化膜を用いたMOSトラ
ンジスタ（FOX）の第２の端子およびゲート端子とがMOS
デバイスの端子（Ｐ）と接続されており、また抵抗
（Ｒ）の第２の端子が薄い酸化膜を用いたMOSトランジ
スタ（DOX）の第２の端子および保護回路の接続点
（Ａ）と接続されている過電圧保護回路において、第１
および第２の拡散領域（ｎ−Diff″、ｎ−Diff）の間
の間隔が、最小値はフィールド酸化膜を用いたMOSトラ
ンジスタの漏れ電流限界により、また最大値は寄生バイ
ポーラトランジスタの予め定められた投入時間により決
定されるように選定され、第２の拡散領域（ｎ−Dif
f″）の下に、第２の拡散領域（ｎ−Diff″）と同様に
それよりも弱くドープされている凹部として構成された
半導体領域（ｎ−Ｗ）が配置されており、また第２の拡
散領域（ｎ−Diff″）が凹部として構成された半導体領
域（ｎ−Ｗ）と重なっていることを特徴とするMOSデバ
イスに対する過電圧保護回路。 - 【請求項２】薄い酸化膜を用いたMOSトランジスタ（DO
X）およびフィールド酸化膜を用いたMOSトランジスタ
（FOX）がｐチャネルトランジスタとして構成されてい
ることを特徴とする請求の範囲１記載の過電圧保護回
路。 - 【請求項３】薄い酸化膜を用いたMOSトランジスタ（DO
X）およびフィールド酸化膜を用いたMOSトランジスタ
（FOX）がｎチャネルトランジスタとして構成されてい
ることを特徴とする請求の範囲１記載の過電圧保護回
路。 - 【請求項４】抵抗（Ｒ）が抵抗を有する拡散帯として実
現されていることを特徴とする請求の範囲１ないし３の
１つに記載の過電圧保護回路。 - 【請求項５】フィールド酸化膜を用いたMOSトランジス
タ（FOX）が、正常作動中に第１および第２の拡散領域
（ｎ−Diff″、ｎ−Diff）の間の電荷移動を阻止する
ため、高められたベースドーピングにより構成されてい
ることを特徴とする請求の範囲１ないし４の１つに記載
の過電圧保護回路。 - 【請求項６】保護回路のフィールド酸化膜を用いたMOS
トランジスタ（FOX）が蛇行状に半導体基板の上に配置
されていることを特徴とする請求の範囲１ないし５の１
つに記載の過電圧保護回路。 - 【請求項７】保護回路がMOSデバイスと共に半導体基板
の上に集積されていることを特徴とする請求の範囲１な
いし６の１つに記載の過電圧保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3907523A DE3907523A1 (de) | 1989-03-08 | 1989-03-08 | Schutzschaltung gegen ueberspannungen fuer mos-bauelemente |
| DE3907523.0 | 1989-03-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04504030A JPH04504030A (ja) | 1992-07-16 |
| JP2797259B2 true JP2797259B2 (ja) | 1998-09-17 |
Family
ID=6375854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2501697A Expired - Fee Related JP2797259B2 (ja) | 1989-03-08 | 1990-01-18 | Ｍｏｓデバイス用過電圧保護回路 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0462108B1 (ja) |
| JP (1) | JP2797259B2 (ja) |
| KR (1) | KR0165897B1 (ja) |
| AT (1) | ATE103417T1 (ja) |
| DE (2) | DE3907523A1 (ja) |
| HK (1) | HK125795A (ja) |
| WO (1) | WO1990010952A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4118441A1 (de) * | 1991-06-05 | 1992-12-10 | Siemens Ag | Schaltungsanordnung zum schutz gegen ueberspannungen an eingaengen integrierter mos-schaltkreise |
| DE69231494T2 (de) * | 1991-12-27 | 2001-05-10 | Texas Instruments Inc | Vorrichtung für ESD-Schutz |
| EP0623958B1 (de) * | 1993-05-04 | 1998-04-01 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit einem Schutzmittel |
| GB2336241B (en) * | 1998-01-15 | 2000-06-14 | United Microelectronics Corp | Substrate-triggering electrostatic dicharge protection circuit for deep-submicron integrated circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715459A (en) * | 1980-07-01 | 1982-01-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| US4734752A (en) * | 1985-09-27 | 1988-03-29 | Advanced Micro Devices, Inc. | Electrostatic discharge protection device for CMOS integrated circuit outputs |
-
1989
- 1989-03-08 DE DE3907523A patent/DE3907523A1/de not_active Withdrawn
-
1990
- 1990-01-18 JP JP2501697A patent/JP2797259B2/ja not_active Expired - Fee Related
- 1990-01-18 EP EP90901539A patent/EP0462108B1/de not_active Expired - Lifetime
- 1990-01-18 KR KR1019910701053A patent/KR0165897B1/ko not_active IP Right Cessation
- 1990-01-18 AT AT90901539T patent/ATE103417T1/de not_active IP Right Cessation
- 1990-01-18 DE DE90901539T patent/DE59005132D1/de not_active Expired - Fee Related
- 1990-01-18 WO PCT/DE1990/000027 patent/WO1990010952A1/de active IP Right Grant
-
1995
- 1995-08-03 HK HK125795A patent/HK125795A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO1990010952A1 (de) | 1990-09-20 |
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| ATE103417T1 (de) | 1994-04-15 |
| DE59005132D1 (de) | 1994-04-28 |
| HK125795A (en) | 1995-08-11 |
| EP0462108A1 (de) | 1991-12-27 |
| DE3907523A1 (de) | 1990-09-20 |
| EP0462108B1 (de) | 1994-03-23 |
| KR0165897B1 (ko) | 1998-12-15 |
| JPH04504030A (ja) | 1992-07-16 |
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