JPH04504030A - Ｍｏｓデバイス用過電圧保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＭＯＳデバイス用過電圧保護回路 本発明は請求の範囲１の前文によるＭＯＳデバイス用過電圧保護回路に関する。

最近のＭＯＳデバイスは製造の際および取扱の際に人間および機械による静電放 電に基づく高い故障率を有する。短縮してＥＳＤとも呼ばれるこれらの静電放電 の不利な影響を減するため、原理的に２つの可能性がある。一方では、たとえば フオームプラスチック体の中に入れてＭＯＳデバイスを輸送することによりＭＯ Ｓデバイスの無電位の環境に注意し得るし、またはＭＯＳデバイスの上に集積さ れ得るモジュール保護のための特別な回路が開発されている。このような回路は ＭＯＳデバイスの入力段の敏感なゲートを危険な過電圧から保護する。このよう なモジュールの保護なしでは既に２０Ｖ以上の電圧がＭＯＳデバイスの破壊に通 ずるが、モジュールの保護があると破壊には数千■の電圧が必要になる。

シー・ダヴアリー他著「１μｍテクノロジーでのＥＳＤ保護保護性転性ニュアル ・プロシーディンゲス・リライアビリティ・フィツクス、第２４巻、１９８６年 の刊行物から、薄膜酸化物トランジスタ、電界酸化物トランジスタおよび抵抗か ら構成された保護回路が知られている。この刊行物の第４図の説明からさらに明 らかにされているように、この際に電界酸化物トランジスタには一次的な保護機 能が割り当てられており、他方において薄膜酸化物トランジスタおよび抵抗は二 次的な保護機能を満足する。電界酸化物トランジスタはＥＳＤ負荷の際にアバラ ンシェブレークダウンで作動する寄生バイポーラトランジスタとして動作し、Ｅ ＳＤパルスのエネルギーを接地点に向けて導き出す。この際に高いエネルギー密 度または電流密度の際には、アルミニウムおよびシリコンの共晶温度（５７７’ Ｃ）程度の温度が生じ得る。その際にアルミニウムの融点は６７５°Ｃ１またシ リコンの融点は１４１５°Ｃである。その場合、導体帯のアルミニウムがＭＯ３ 回路の半導体のシリコンに合金化し、またｎ″ｐ−接合に短絡を惹起する。その 場合、この“スパイキングと呼ばれる損傷はＭＯＳデバイスの故障に通ずる。

この熱的損傷の不利な影響は水平な“スパイキングに対しては電界酸化物トラン ジスタからの接触孔の間隔の増大により減ぜられ得る０間隔の増大によりこの際 にＭＯＳデバイスのＥＳＤ挙動は改善される。しかし、このことは（たとえば２ μｍのＮＭＯＳプロセスにおける）緩和された製造プロセスに対してのみ有効で ある。アルミニウム帯と拡散領域との間に拡散バリアを挿入することにより、Ｍ ＯＳモジュールの垂直な“スパイキングに関するＥＳＤ敏感性が減ぜられ得る。

これらの拡散バリアに対する材料としてはたとえばタングステン、タンタルケイ 化物またはポリシリコンが利用され得る。このことは刊行物、エル・エフ・デキ アロ著「ストレッシング・波形の微細ＮＭＯ３効実用人力ＥＳＤ回路および回路 のレイアウト」了二エアル・プロシーディンゲス・リライアビリティ・フィツク ス、第２４巻、１９８６年、第１図およびその説明から知られる。しかし、この 措置を実行するためには、占有場所の増大が必要であり、ＭＯＳデバイスの集積 度が高い際に不利であることが判明している。

本発明の課題は、ＭＯＳデバイスに対する改良された過電圧保護回路であって、 できるかぎり占有場所が少なくてすみ、また過電圧を確実に基準電位に向けて導 き出す過電圧保護回路を提供することである。さらに、本発明により、ＭＯＳデ バイスにおけるＥＳＤ負荷による故障の問題が減ぜられなければならない。

この課題は、本発明によれば、請求の範囲１の特徴部分にあげられている特徴に より解決される。

、　本発明により達成される利点は特に、電界酸化物トランジスタの保護回路内 にある寄生バイポーラトランジスタが確実に通過接続し、またこうして過電圧の 高いエネルギーを基準電位に導き出すことにある。熱的損傷（“スパイキング） を防止するための保護措置は省略され得るので、冒頭に記載した保護措置なしに コンパクトな構成が可能である。

請求の範囲２ないし７には保護回路の好ましい実施Ｂ様があげられている。

以下、図面により本発明を一層詳細に説明する。

第１図は本発明による保護回路の基礎でもある公知の技術による過電圧保護回路 の原理的接続を示す図、 第２図は、過電圧により熱的損傷（“スパイキング′°）が生じているＭＯＳデ バイスの一部分の断面図、 第３図は、熱的損傷を予防するため追加的な拡散バリアを設けられているＭＯＳ デバイスの一部分の断面図、 第４図は本発明による保護回路内の電界酸化物トランジスタの概要図、第５図は 本発明による保護回路のレイアウト例を示す図である。

第１図には公知の技術による過電圧保護回路の原理的接続が示されており、これ は本発明による保護回路の基礎となっている。この回路は電界酸化物トランジス タＦＯＸＳ＊膜酸化物トランジスタＤＯＸおよび抵抗Ｒを含んでいる。その際に これらのデバイスの接続は、電界酸化物トランジスタＦＯＸのソース端子、薄膜 酸化物トランジスタＤＯＸのソース端子および薄膜酸化物トランジスタのゲート 端子がそれぞれ基準電位と接続されているように行われている。基準電位として 、この場合、接地電位■。が選ばれた。を再酸化物トランジスタＦＯＸのゲート 端子およびドレイン端子は抵抗Ｒの一方の端子およびＭＯＳデバイスの入力バッ ドＰに接続されている。抵抗Ｒの他方の端子は薄膜酸化物トランジスタＤＯＸの ドレイン端子および保護回路の接続点Ａに接続されている。この接続点Ａには別 のＭＯＳデバイスが接続され得る。この別のＭＯＳデバイスは保護すべきＭＯＳ デバイスに対する入力端または出力端としての役割をする。

半導体シリコン内の抵抗を有する拡散帯として構成可能な抵抗Ｒは、電界制御さ れるダイオードとして接続されている薄膜酸化物トランジスタＤＯＸと一緒にＲ Ｃ低域通過要素を形成する。ＲＣ低域通過要素の抵抗Ｒは過電圧の生起の際の電 流制限の役割をする。なぜならば、薄膜酸化物トランジスタＤＯＸは過電圧の際 の高いエネルギーを基準電位ＶＳＳに向けて導き出し得ないからである。そのた めに、ＥＳＤ負荷の際にアバランシェブレークダウンで作動する寄生バイポーラ トランジスタとして動作し、ＥＳＤパルスのエネルギーを基準電位に向けて導き 出す電界酸化物トランジスタＦＯＸが使用される。

過電圧に基づく高い工フルギー密度またはｔ流密度の際にＭＯＳデバイスの内に 、アルミニウムおよびシリコンの融点程度の温度が生じ得る。第２図には、過電 圧により“スパイキングとも呼ばれる熱的損傷が生じているＭＯＳデバイスの一 部分の断面図が示されている。これらの温度により半導体のシリコンが導体帯の アルミニウム内に拡散し、他方において同時にアルミニウムが半導体のシリコン に合金する。その結果、ＭＯＳデバイスの永久的故障に通し得るｎ″ｐ−接合に 短絡が生ずる。第２図によれば、ｐ伝導性の半導体基板ｐ−３ｕｂにｎ゛ドープ れた拡散領域ｎ−Ｄｉ　ｆ　ｆが形成されている。後に能動的な領域を互いに電 気的に隔てるため、ＬＯＣＯ３法（シリコンの局部酸化）による意図する場所の 局部的酸化により絶縁層Ｌｏｃが作られ、その際にそれらのうちの１つが第２図 中に示されてＧ゛る。この絶縁層Ｌｏｃおよびｎｌ　ドープされた拡散領域ｎ− Ｄｉｆｆの上側に、接触領域にの内側でのみ中断されている酸化層Ｏｘが配置さ れている。この酸化層Ｏｘの上側に、導体帯として使用されまた接触領域にの内 側でｎ゛　ドープされた拡散領域ｎ−Ｄｊｆｆへの導電接続を形成するアルミニ ウム層Ａ１が被覆されている。さらに第２図には、過電圧の際の高いエネルギー 密度または電流密度に基づいて生ずる熱的損傷（“スパイキング）が記入されて いる。導体帯ＡＩのアルミニウムはｐ伝導性の半導体基板ｐ−３ｕｂに合金化し 、またｎ″ｐ−接合に短絡を惹起する。これらは最後にはＭＯＳデバイスの故障 に通ずる。明らかなように、この際に極大値は接触領域にの下側およびこれに接 する絶縁領域Ｌｏｃの範囲内に生ずる。後者の場合はいわゆる垂直の゛スパイキ ングであり、他方において第２の熱的損傷は水平の０スパイキングを呼ばれる。

水平の“スパイキングを減するために、接触領域にと絶縁領域ＬＯＣとの間の間 隔Ｘを増大することが可能である。間隔Ｘの増大はＭＯＳデバイスのＥＳＤ挙動 を改善する。しかし、このことはたとえば２μｍのＮＭＯＳプロセスのような緩 和されたプロセスに対してのみ有効であり、その際に回路内の最小のチャネル長 さは２μｍ幅である。しかし、ＭＯＳデバイスに対する将来の開発目標は、回路 を高速かつ小形に構成するため、できるかぎり小さいチャネル長さを達成するこ とである。たとえば４Ｍメモリデバイスでは１．０μｍのプロセスが使用される 。

第３図には、特に垂直“スパイキングの熱的損傷を予防するため追加的な拡散バ リアを設けられているＭＯＳデバイスの一部分の断面図が示されている。第３図 から明らかなように、Ｐ伝導性の半導体基板ｐ−５ｕｂ’の内側にｎ゛　ドープ された半導体領域ｎ−Ｄｉｆｆ’が形成されている。このｎ゛　ドープされた半 導体領域の両側に、後に能動的な領域を互いに電気的に隔てる絶縁層Ｌｏｃ’、 Ｌｏｃ’が配置されている。酸化層Ｏｘ’が絶縁層Ｌｏｃ’、Ｌｏｃ’ならびに ｎ°ドープされた半導体領域ｎ−Ｄｉｆｆ’の部分を覆う、この酸化層は、拡散 バリアＤｉｆｆｂにより満たされる接触領域に′の内側でのみ中断される。最後 に、拡散バリアＤｉｆｆｂならびに酸化層Ｏｘ’を均等に覆うアルミニウム層Ａ １′が装置全体の終端を形成する。拡散バリアに対する材料としてはたとえばタ ングステン、タンタルケイ化物またはポリシリコンが使用され得る。材料は導電 性かつ低抵抗であり、また接合部におけるショットキ接触を可能にしないもので なければならない、この措置により特に垂直“スパイキングに関するＭＯＳデバ イスのＥＳＤ敏感性が減少する。しかし、この際に不利なことは、アルミニウム 層ＡＩ’とｎ３ドープされた半導体領域ｎ−Ｄｉｆｆ’との間の拡散バリアＤｉ ｆｆｂが製造プロセスに含まれていない物質により構成されなければならないと きには常に追加的なプロセスが必要なことである。

第４図には、原理的には第１図のように構成されている過電圧保護回路の本発明 にとって主要な部分が示されている。この回路は電界酸化物トランジスタ、抵抗 および薄膜酸化物トランジスタを含んでいる。その際に第４図には、絶縁層ＬＯ Ｇ＃′、２つのｎ゛拡散領域ｎ・Ｄｉｆｆ”、ｎ−Ｄｉｆｆ”、酸化層Ｏｘ’な らびにアルミニウム層ＡＩ’、Ａ１″′により形成される電界酸化物トランジス タの範囲が示されている。その際にｎｏ　−拡散領域ｎ−Ｄｉ［ｆ’は電界酸化 物トランジスタのドレイン領域を、ｎｏ　−拡散領域ｎ−Ｄｉｆｆ“′はそのソ ース領域を、また絶縁層Ｌｏｃ＃′、酸化層Ｏｘ’ならびにアルミニウム層ＡＩ ’はそのゲート領域をなしている。ｐ・　ドープされた半導体基板ｐｓｕｂ’に 第４図によれば２つの００ドープされた拡散領域ｎ−Ｄｉｆｆ’、ｎ−Ｄｉｆｆ ”が形成されており、その際に拡散領域ｎ−Ｄｉｆｆ″の下側に、拡散領域より も弱くドープされるべき別の凹部状の半導体領域ｎ−Ｗが配置されている。絶縁 １１Ｌｏｃ”および拡散領域ｎ−Ｄｉ　ｆ　ｆ’、ｎ−Ｄｉ　ｆ　ｆ−の上側に 位置する酸化層Ｏｘ　’は、アルミニウム層Ａ］″またはＡＩ”とｎ゛ドープれ た拡散領域との接触を可能にするため、それぞれ接触範囲に＃およびに″内で中 断されている。その際にアルミニウム層Ａｌ″は接触領域に＃を介してｎｏ　ド ープされた拡散領域ｎ−Ｄｉｆｆ’″との接触を有し、他方においてアルミニウ ム層ＡＩ”は接触領域に＃を介してｎｏ　ドープされた拡散６１域ｎ−Ｄｉｆｆ ”との接触を有する。

保護回路の電界酸化物トランジスタは、冒頭に記載したようなＥＳＤ負荷の際に 、アバランシェブレークダウンで作動する寄生ｎｐｎバイポーラトランジスタと して動作し、その際にコレクタ端子をｎｏ　ドープされた拡散領域ｎ−Ｄｊｆｆ ’に、エミッタ端子をｎｏ　ドープされた拡散領域ｎ−Ｄｉ　ｆ　ｒ”に、また ベース端子をＰ伝導性の半導体基板ｐｓｕｂ’の内側におき得る０本発明の主要 な構成部分である以下に説明する措置により、寄生バイポーラトランジスタはそ のブレークダウン挙動を、保護回路が過電圧をより有効に基準電位に向けて導き 出し得るように最適化される。第１図中のように電界酸化物トランジスタはその ドレイン端子およびそのゲート端子で保護すべきＭＯＳデバイスの入力点Ｐと接 続されており、他方においてソース端子は基準電位、この場合には接地電位ＶＳ Ｓと接続すべきである。従って、アルミニウム層ＡビはＶＳＳと、またアルミニ ウム層ＡＩ＃はＭＯＳデバイスの端子Ｐと接続すべきである。トランジスタ機能 をそもそも利用し得るように、電界酸化物トランジスタの０３ドープされた両拡 散領域は互いに最小間隔を存するべきである。その際にこの最小間隔は電界酸化 物トランジスタの漏れ電流挙動およびバンチスルー挙動により決定される。漏れ 電流の大きさはその際に１０μＡを越えるべきではない。両ｎ゛拡散領域の最大 間隔は寄生バイポーラトランジスタの投入時間により決定され、従って電界酸化 物トランジスタのベース長さないしブリッジ長さは１．５μｍの長さを越えるべ きではない。

この場合、基準電位■□に向けての低抵抗のバスが保証されており、従って寄生 ｎｐｎバイポーラトランジスタの投入時間は短く保たれる。寄生バイポーラトラ ンジスタに対するコレクタとして作用する電極の一部分は、前記のように、ｎ凹 部ｎ−Ｗにより覆われる。ｎ゛拡散領域ｎ−Ｄｉ　ｆ　ｆ’の下のこの低４度に ドープされたｎ凹部はそのコレクタとしての作用が高濃度にドープされたｎ゛拡 散領域ｎ−Ｄｉｒｒ’よりも有効である。ざらにＬｏｃｏｓブリッジしＯＣ＃の 下の電界注入によりペースドーピングがこの領域で高められ、また“チャネルス トップ措置として用いられる。これは、望ましくない電荷担体輸送がＲ３ドープ された両拡散領域ｒｌＤｔｆｆ’およびｎ−Ｄｉｆｆ”の間で行われることを阻 止する。ｎ凹部ｒｉ−ＷはＬＯＧＯＳブリッジＬｏｃ”に向かってｎ゛拡散領域 ｎ−Ｄｉｆｆ″全体を覆うべきではない、なぜならば、さもなければアバランシ ェブレークダウンがより高い電圧において初めて行われ得るからである。

ドーピング濃度および寸法の例を次に示す、ｎ゛拡散領域ｎ−Ｄｉｒｒ’および ｎ−Ｄｉｆｆ”は１０２１０２Ｏ”よりも高いドーピング濃度を有するべきであ り、それに対して低濃度にドープされたｎ凹部ｎ−Ｗは４〜５×１０Ｉ＆Ｃｍ− ３のドーピング濃度を有するべきである。半導体基板のｐ伝導性の基板ｐ−３ｕ ｂ″は２〜３Ｘ１０”ｃｍ−３のドーピング濃度を有してよく、それに対してＩ 、ａｃｏｓブリッジＬｏｃ″の下の高められたペースドーピングはＩ　Ｘ　１０ ”ｃｍ−”のドーピング濃度で構成され得る。第４図によるｎ凹部は４μｍの深 さに構成されており、また接触範囲に１の上のその重なり長さく第４図中にＺで 示されている）は３μｍを下回るべきではない。さらにｎ凹部ｎ−Ｗの上のｎ゛ 拡散領域ｎ−Ｄｉｆｆ’の重なり長さく第４図中にＹで示されている）は０．５ μｍを下回るべきではない。

電界酸化物トランジスタの幅は２００μｍを下回るべきではなく、その際にこれ は、第５図中に示されているように、場所を節減して蛇行状に配置され得る。そ のブリッジ長さは０．７μｍと１．５μｍとの間であるべきである。ヘースドー ピングがＩ　Ｘ　１０”ｃｍ”のドーピング濃度に高められるべきＬｏｃｏｓブ リッジＬＯＣ″の下の電界注入は１．２μｍの深さを有するべきである。第１図 中に示されているように接続される抵抗Ｒ１薄膜酸化物トランジスタＤＯＸのよ うな保護回路のその他のデバイスの寸法選定は下記のように行われ得る。拡散抵 抗はｌｋΩの値を越えるべきではなく、他方において、電界制御されるダイオー ドとして接続されている薄膜酸化物トランジスタＤＯＸは、用いられるプロセス の最小チャネル長さよりもおよそ０．２倍だけ大きく選定すべきチャネル長さを 有するべきである。すなわち、例として１μｍプロセスではチャネル長さを１． ２μｍに選定すべきである。このトランジスタに対するチャぶル幅は４０μｍと ６０μｍとの間であるべきである。

保護回路の両電界効果トランジスタはｐチャネルトランジスタとしても構成され 得る。そのためには単にｐおよびｎ領域を交換すればよく、基本的な接続はその ままにとどまる。

第５図には本発明による保護回路のレイアウトの一例が示されている。これは拡 散抵抗Ｒ′ならびに電界酸化物トランジスタＦＯＸ’および薄膜酸化物トランジ スタＤＯｘ′を含んでいる。を界酸化物トランジスタＦＯＸ’は蛇行状に構成さ れており、また第４図で説明されたように構成されている。電界酸化物トランジ スタのチャネル幅は２００μｍを越えるべきではな（、その際にチャネル自体は ２つの櫛状に入り込んだｎ゛伝導性のドーピング濃度域に基づいて形成される。

第１のｎ゛ドーピング領域ＤＩは接地電位Ｖ。と接続されており、他方において 第２のｎｏ　ドーピング領域Ｄ２は保護すべきＭＯＳデバイスの入カパソドＰと 接続されている。拡散抵抗Ｒ′は第２のｎ″″　ドーピング領域Ｄ２と’；ｉｉ Ｍ酸化物トランジスタＤＯＸ’に対するドレイン端子として構成された第３のｎ ｏ　ドーピング領域Ｄ３との間に接続されている。後者は、別のデバイスを接続 し得る端子Ａと接続されている。接地電位ＶＳＳおよび第１のｎ゛ドーピング領 域Ｄ１と接続されている第４のｎｏ　ドーピング領域Ｄ４はその際にｙｌ薄膜酸 化物トランジスタソース端子を形成する。場所を節減するために薄膜酸化物トラ ンジスタは電界酸化物トランジスタの側部に配置されている。そのチャネル幅は 電界酸化物トランジスタのそれよりもはるかに小さく４０ないし６０μｍであり 、従ってこれは蛇行状に構成されなくてよい。両電界効果トランジスタのゲート 端子の接続↓よ　図面を見易くするため、ここには示されていない。

国際調査報告 国際調査報告

Claims (7)

【特許請求の範囲】
1. １．寄生バイポーラトランジスタを有する電界酸化物トランジスタ（ＦＯＸ）と 薄膜酸化物トランジスタ（ＤＯＸ）と抵抗（Ｒ）とを含んでいるＭＯＳデバイス に対する過電圧保護回路であって、第１の拡散領域（ｎ−Ｄｉｆｆ′′′）が電 界酸化物トランジスタ（ＦＯＸ）の第１の端子と、第２の拡散領域（ｎ−Ｄｉｆ ｆ′′）が電界酸化物トランジスタ（ＦＯＸ）の第２の端子と接続されており、 また電界酸化物トランジスタ（ＦＯＸ）の第１の端子とそれぞれ薄膜酸化物トラ ンジスタ（ＤＯＸ）の第１の端子およびゲート端子とが共通の基準電位と接続さ れており、また抵抗（Ｒ）の第１の端子とそれぞれ電界酸化物トランジスタ（Ｆ ＯＸ）の第２の端子およびゲート端子とがＭＯＳデバイスの端子（Ｐ）と接続さ れており、また抵抗（Ｒ）の第２の端子が薄膜酸化物トランジスタ（ＤＯＸ）の 第２の端子および保護回路の接続点（Ａ）と接続されている過電圧保護回路にお いて、第１および第２の拡散領域（ｎ−Ｄｉｆｆ′′、ｎ−Ｄｉｆ′′′）の間 の間隔が、最小値は電界酸化物トランジスタの漏れ電流限界により、また最大値 は寄生バイポーラトランジスタの予め定められた投入時間により決定されるよう に選定され、第２の拡散領域（ｎ−Ｄｉｆｆ′′）の下に、第２の拡散領域（ｎ −Ｄｉｆｆ′′）と同様にそれよりも弱くドープされている凹部として構成され た半導体領域（ｎ−Ｗ）が配置されており、また第２の拡散領域（ｎ−Ｄｉｆｆ ′′）が凹部として構成された半導体領域（ｎ−Ｗ）と重なっていることを特徴 とするＭＯＳデバイスに対する過電圧保護回路。
2. ２．薄膜酸化物トランジスタ（ＤＯＸ）および電界酸化物トランジスタ（ＦＯＸ ）がｐチャネルトランジスタとして構成されていることを特徴とする請求の範囲 １記載の過電圧保護回路。
3. ３．薄膜酸化物トランジスタ（ＤＯＸ）および電界酸化物トランジスタ（ＦＯＸ ）がｎチャネルトランジスタとして構成されていることを特徴とする請求の範囲 １記載の過電圧保護回路。
4. ４．抵抗（Ｒ）が抵抗を有する拡散帯として実現されていることを特徴とする請 求の範囲１ないし３の１つに記載の過電圧保護回路。
5. ５．電界酸化物トランジスタ（ＦＯＸ）が、正常作動中に第１および第２の拡散 領域（ｎ−Ｄｉｆｆ′′、ｎ−Ｄｉｆｆ′′）の間の電荷移動を阻止するため、 高められたベースドーピングにより構成されていることを特徴とする請求の範囲 １ないし４の１つに記載の過電圧保護回路。
6. ６．保護回路の電界酸化物トランジスタ（ＦＯＸ）が蛇行状に半導体基板の上に 配置されていることを特徴とする請求の範囲１ないし５の１つに記載の過電圧保 護回路。
7. ７．保護回路がＭＯＳデバイスと共に半導体基板の上に集積されていることを特 徴とする請求の範囲１ないし６の１つに記載の過電圧保護回路。