JP3239948B2

JP3239948B2 - 入出力保護装置

Info

Publication number: JP3239948B2
Application number: JP27233899A
Authority: JP
Inventors: 洋子堀口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-09-25
Filing date: 1999-09-27
Publication date: 2001-12-17
Anticipated expiration: 2019-09-27
Also published as: JP2000164816A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】半導体装置の内部回路を、サ
ージや静電気などによる外来ノイズから保護する入出力
保護装置に関し、特に、高電圧で急峻な立ち上がり特性
を有する外来ノイズに対しても保護できるようにした入
出力保護装置に関する。

【０００２】

【従来の技術】半導体装置は、所望の機能を実現する内
部回路と、この内部回路に接続されて信号を入出力する
ためのパッドと、このパッドに接続されたリード端子と
を有し、このリード端子は外部の電気回路と接続され
る。半導体装置の入出力保護装置は、入出力用のパッド
と内部回路の間に設置され、サージや静電気などの外来
ノイズがリード端子に印加された場合、これをトランジ
スタやダイオードなどからなる保護素子で放電させ、内
部回路がこのような外来ノイズで破壊されないようにし
ていた。

【０００３】例えば、特開平３−２４８５６７号公報に
は、図９に示すようにドレインノード及びソースノード
のアルミニウム配線３１を一旦複数のコンタクト孔３３
を介して導電層３６と接続し、この導電層３６を拡散層
３４に細長い１個のコンタクト孔３５で接続する構成と
することで、サージなどによる外来ノイズが印加された
場合に、特定の拡散層３４域に電界が集中して、特定の
コンタクトが破壊されるのを防止していた。

【０００４】また、特公平８−２４１８３号公報には、
図１０に示すように、フィールド酸化膜４２により分離
された素子領域にゲート電極４４を挟んで形成されたほ
ぼ矩形形状の第１の拡散領域４６及び第２の拡散領域４
８と、これら第１及び第２の拡散領域上に配置されたコ
ンタクト窓４１、４７とを有する半導体装置において、
第１の拡散領域４６のゲート電極側の角部である境界点
４３で電界が集中し易く、静電気ストレスが発生し易い
ことが開示されており、これを解決する為に該公報に記
載の発明では、第１の拡散領域４６のゲート電極４４と
反対側の角部に凹部４５を設け、第１の拡散領域４６と
ゲート電極４４との境界線にほぼ平行な前記凹部の辺の
長さＬと、この辺からゲート電極までの距離ｄとの比が
１．５以上となるように形成する構成が開示されてい
る。つまり、第１の拡散領域４６に凹部４５を設けるこ
とで、コンタクト窓４１から境界点４３までの距離が長
くなり、拡散抵抗を増大させることで、境界点４３での
電界集中が緩和できるというものである。

【０００５】従来、このような入出力保護装置は、マシ
ンモデル法（以下、ＭＭ法と記す）、あるいは人体帯電
モデル法（以下、ＨＢＭ法と記す）などでその保護能力
が評価されていた。ＭＭ法は、日本電子機械工業会（以
下、ＥＩＡＪと記す）、または米国のＥＯＳ／ＥＳＤア
ソシエーションでその試験方法が定められている。以
下、ＥＩＡＪ準拠のＭＭ法をＥＩＡＪ法、ＥＯＳ／ＥＳ
Ｄアソシエーション準拠のＭＭ法をＥＯＳ／ＥＳＤ法と
記す。

【０００６】図７（ａ）に試験装置の構成を示す。ＭＭ
法の試験方法は、２００ｐＦのコンデンサＣ₀に所定の
試験電圧を充電し、これを半導体装置１００のパッド５
３につながるリード端子（図示せず）に放電して、半導
体装置１００が破壊するときの電圧を評価するものであ
る。具体的には、試験者は、先ずコンデンサＣ₀に試験
電圧として５０Ｖを印加してスイッチＳＷをＯＮして、
半導体装置１００のリード端子とパッド５３を介して保
護素子１０１に放電させる。その後、試験者はテスタ
（図示せず）によって半導体装置１００の機能試験を行
い、半導体装置１００が正常に動作しているか否かをテ
ストし、破壊した半導体装置１００の個数を計数する。
その後、試験者は試験電圧を５０Ｖずつ増加させて同様
な試験を行い、半導体装置１００の破壊個数を計数する
ことを繰り返す。

【０００７】図７（ａ）は、ＭＭ法で試験したとき、半
導体装置１００の保護素子１０１に流れる電流波形を計
算によって求めるためのシミュレーションモデルを示
し、同図（ｂ）は半導体装置１００の平面図を示す。図
７（ａ）に示すシミュレーションモデルは、試験装置２
００と、試験される半導体装置１００とからなる。試験
装置２００は、試験電圧を充電する２００ｐＦのコンデ
ンサＣ₀と、試験装置２００の寄生インダクタンスＬ、
寄生抵抗Ｒ、寄生容量Ｃ、および、試験電圧を半導体装
置１００に印加するためのスイッチＳＷとで構成され
る。

【０００８】一方、半導体装置１００は、Ｐ型基板５１
上に形成された保護素子１０１とこれに接続されたパッ
ド５３とこれに接続されたリード端子（図示せず）とを
有する。保護素子１０１は、２つのＮ⁺拡散層５２ａ，
５２ｂを有し、これらＮ⁺拡散層５２ａ，５２ｂは所定
の間隔をもって対向配置されている。Ｎ⁺拡散層５２
ａ，５２ｂの間にはＰ型基板５１が存在するので、図７
に示す保護素子１０１は、ＮＰＮ寄生トランジスタを形
成している。Ｎ⁺拡散層５２ａ，５２ｂの上面には絶縁
膜５４が形成され、その上面には金属配線５５ａ，５５
ｂが形成されている。金属配線５５ａ，５５ｂは、コン
タクト５６ａ〜５６ｅ、５７ａ〜５７ｅを介してＮ⁺拡
散層５２ａ，５２ｂとそれぞれ接続されている。また、
Ｎ⁺拡散層５２ａは金属配線５５ａとパッド５３を介し
てリード端子（図示せず）と接続され、Ｎ⁺拡散層５２
ｂは金属配線５５ｂとコンタクト５８を介してＰ型基板
５１と接続されるとともに接地されている。

【０００９】発明者は、これらＥＩＡＪ法とＥＯＳ／Ｅ
ＳＤ法の各評価法が実際の保護素子１０１にどのような
影響を及ぼすか、半導体装置１００のデバイスシミュレ
ーシタを用いて図７に示す等価回路のシミュレーション
を行った。

【００１０】ＥＩＡＪ法では、図７（ａ）に示す試験装
置２００において、寄生容量Ｃは２０ｐＦ、寄生インダ
クタンスＬは１０μＨ、寄生抵抗Ｒは１０Ωであり、Ｅ
ＯＳ／ＥＳＤ法では、寄生容量Ｃは７ｐＦ、寄生インダ
クタンスＬは０．５μＨ、寄生抵抗Ｒは１０Ωである。
また、２００ｐＦのコンデンサＣ₀に充電する試験電圧
は、５０Ｖとして計算した。

【００１１】図８（ａ）、（ｂ）は、それぞれＥＩＡＪ
法とＥＯＳ／ＥＳＤ法で試験電圧を印加したときのシミ
ュレーション結果を示す。同図において、縦軸は試験装
置２００から半導体装置１００の保護素子１０１に流れ
る電流値、横軸はスイッチＳＷをＯＮしてからの経過時
間を示す。

【００１２】図８（ａ），（ｂ）に示すように、ＥＩＡ
Ｊ法では、放電電流のピーク値は小さいものの、長時間
に渡って放電電流が保護素子１０１に流れる。これに対
して、ＥＯＳ／ＥＳＤ法では、放電電流が流れる期間は
短いものの、４倍以上のピーク値をもつ放電電流が保護
素子１０１に流れる。

【００１３】このように、従来はＥＩＡＪ法で２００Ｖ
の試験電圧を満たせばよかったが、昨今では、要求され
る性能はますます厳しくなる傾向にある。すなわち、Ｅ
ＩＡＪ法による試験を満たすとともにＥＯＳ／ＥＳＤ法
による試験でも２００Ｖ以上の耐圧を有することが望ま
れている。

【００１４】発明者の評価及び検討によれば、ＥＯＳ／
ＥＳＤ法では、保護素子１０１を形成するＮ⁺拡散層５
２ａの最端部に位置するコンタクト５６ａ、５６ｅが破
壊されていることが判った。この理由は、以下のように
考えられる。

【００１５】ＥＩＡＪ法のように、比較的なだらかな立
ち上がり特性を有する正の高電圧パルスがパッド５３に
印加されると、このパルスの電荷は保護素子１０１を構
成する寄生ＮＰＮトランジスタに伝わり、Ｎ⁺拡散層５
２ａとＰ型基板５１とのＰＮ接合で最初にブレークダウ
ンが起こる。このブレークダウンは、Ｎ⁺拡散層５２ａ
のコーナー部５９（図７（ｂ））で発生しやすい。コー
ナー部５９でのブレークダウンによってＰ型基板５１内
には正孔（ホール）が発生し、この正孔は局所的に基板
電位を上昇させる。時間の経過とともに、ブレークダウ
ン領域は、Ｎ⁺拡散層５２ａの中央部（コンタクト５６
ｃ付近）に向かって拡がっていき、Ｐ型基板電位をさら
に上昇させ、寄生ＮＰＮトランジスタをＯＮさせる。こ
のように、比較的なだらかな立ち上がり特性を有する正
の高電圧パルスを印加した場合には、各コンタクトにほ
ぼ均等な電流が流れるので、内部回路を破壊することは
なかった。

【００１６】しかしながら、ＥＯＳ／ＥＳＤ法のよう
に、立ち上がりが急峻な正の高電圧パルスが印加された
場合には、上述と同様にＮ⁺拡散層５２ａのコーナー部
５９付近で最初にブレークダウンが発生するが、ブレー
クダウン領域がＮ⁺拡散層５２ａの中央部（コンタクト
５６ｃ付近）に向かって拡がる前に、対向するＮ⁺拡散
層５２ｂに対して局所的に放電電流が流れると考えられ
る。このため、Ｎ⁺拡散層５２ａのコーナー部５９に近
接する端部のコンタクト５６ａ、５６ｅに大電流が流れ
る。コンタクト５６ａ、５６ｅから流れ出た電流は、対
向するＮ⁺拡散層５２ｂの端部のコンタクト５７ａ、５
７ｅにそれぞれ流れ込むので、対向電極側の端部のコン
タクト５７ａ、５７ｅにも大電流が集中しやすくなる。
これによって、端部のコンタクト５６ａ、５６ｅ、５７
ａ、５７ｅが破壊される。この結果、外来ノイズは保護
素子１０１によって十分放電されなくなり、内部回路に
高電圧が印加されることになるので、内部回路が破壊さ
れることになると推定される。

【００１７】

【発明が解決しようとする課題】このように、短時間に
大電流が流れるＥＯＳ／ＥＳＤ法では、前記図９に示し
た従来技術のように、たとえ導電層３５を介して拡散層
３４に接続していても、導電層３５全体に、かつ一様に
電荷が拡散する間もなく、端部のコンタクト３３ａを介
してその直下の拡散層３４に放電電流が流れてしまい、
その部分の拡散層３４が破壊されたり、あるいはコンタ
クト３３ａ自体が破壊され、十分に内部回路を保護しき
れないのが実状である。

【００１８】また、図１０に示す従来技術では、第１の
拡散領域４６のゲート電極４４側の境界点４３での静電
破壊については考慮されているが、コンタクト部４１の
破壊については何ら考慮されていない。また、ゲート電
極４４までの距離ｄと、凹部４５を確保することが必須
条件であるため、保護素子の面積が大きくなり、チップ
面積を増加させる要因になる。

【００１９】本発明の目的は、高電圧で急峻な立ち上が
り特性を有する外来ノイズが印加されても、内部回路を
保護できる優れた入出力保護装置を提供することにあ
る。

【００２０】

【課題を解決するための手段】本発明者は、上記課題に
鑑み鋭意検討した結果、少なくとも入出力部側に配され
るコンタクトに急激に流れる大電流を緩和する手段を配
することで、上記課題を解決できることを見出した。

【００２１】即ち、本発明は、半導体基板上に対向配置
された拡散層間に放電を誘発させて、内部回路へ高電圧
の外来ノイズの侵入を防止するバイポーラー保護素子を
有する入出力保護装置において、配線金属層と拡散層と
を接続する複数のコンタクトを有し、少なくとも保護素
子のパッド部側端部のコンタクトに、前記保護素子のパ
ッド部側端部以外のコンタクトよりもその抵抗を増大さ
せる手段を設けたことを特徴とする入出力保護装置であ
る。

【００２２】また本発明は、半導体基板表面上に入出力
端子に接続されるほぼ長方形状の第１の拡散層と、接地
電位又は電源電位、或いは所定の電位配線に接続される
ほぼ長方形状の第２の拡散層とが対向配置されている入
出力保護装置において、配線層と前記拡散層とを接続す
る複数のコンタクトを有し、前記第２の拡散層の長さに
比べて、前記第１の拡散層がその両端部側に少なくとも
前記複数のコンタクトの繰り返しピッチ１つ分以上長
く、前記第１の拡散層内にある１つのコンタクト列のコ
ンタクト数は、前記第２の拡散層内にある１つのコンタ
クト列のコンタクト数より少なくとも両端部側にそれぞ
れ１個以上多く、且つ、入出力端子に接続される第１の
拡散層内にあるコンタクト列の列方向のコンタクトピッ
チは、対向配置されている第２の拡散層内にあるコンタ
クト列のコンタクトピッチより大きいことを特徴とする
入出力保護装置である。

【００２３】

【発明の実施の形態】図面を参照して本発明を詳細に説
明する。

【００２４】［第１実施形態］図１は、本発明の一実施
形態になる入出力保護装置の概略を示す平面図であり、
図２は、それぞれ図１のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−
Ｃ’線での断面図である。図１、図２に示すように、第
１導電性であるＰ型半導体基板１上に複数の矩形状の第
２導電性であるＮ⁺拡散層１６ａ〜１６ｃが平行に所定
の間隔をおいて配置され、Ｐ⁺拡散層１７がＮ⁺拡散層１
６を挟むように配置されている。Ｎ⁺拡散層１６ａまた
は１６ｃとＰ型半導体基板とＮ⁺拡散層１６ｂとは、寄
生ＮＰＮトランジスタを構成し、保護素子として機能す
る。ここで、保護素子とは、入出力保護装置を構成する
１つの素子（寄生ＮＰＮトランジスタなど）であるとす
る。また、入出力保護装置とは、１組または複数の寄生
ＮＰＮトランジスタ（保護素子）で構成した保護回路、
または、複数の寄生ＮＰＮトランジスタ（保護素子）と
複数の寄生ＰＮＰトランジスタ（保護素子）とを組み合
わせた保護回路の総称であるとする。

【００２５】入出力パッドに接続されたアルミ配線１４
と接地配線に接続されたアルミ配線（配線金属層）１５
はそれぞれ、拡散層（Ｎ⁺拡散層１６、Ｐ⁺拡散層１７）
にコンタクト（１０、１３）を介して接続されている。
また、コンタクトの端部には、図２（ａ）に示すよう
に、タングステンシリサイドからなる中間配線１２が形
成されている。この中間配線１２は、第１コンタクト１
０を介してＮ⁺拡散層１６と接続され、第２コンタクト
１３を介してアルミ配線１４と接続されている。つま
り、端部のコンタクトは、Ｂ−Ｂ’線の部分では第１コ
ンタクト１０がＮ⁺拡散層１６と接続されており、Ｃ−
Ｃ’線の部分では第２コンタクト１３がアルミ配線１
４、１５と接続されており、第１コンタクト１０と第２
コンタクト１３とは中間配線１２により接続されてい
る。ここで、第１コンタクト１０はタングステンシリサ
イド、第２コンタクトはアルミニウムまたはタングステ
ンである。

【００２６】このように、少なくとも端部のコンタクト
に中間配線１２による抵抗層を設けて、外来ノイズが印
加されるアルミ配線１４と保護素子を形成するＮ⁺拡散
層１６ａとを抵抗層を通して接続することで、高電圧で
急峻な外来ノイズが入出力パッドに印加されても、Ｎ⁺
拡散層１６ａの端部に向かって流れる放電電流が、端部
のコンタクトに集中することがなくなるので、端部のコ
ンタクトが破壊されることがなくなる。さらに、対向す
るＮ⁺拡散層１６ｂの端部のコンタクトにも同様な抵抗
層を設けることで、対向電極側の端部のコンタクトが破
壊されることを防止できる。

【００２７】このような対策を講じる部分は、少なくと
も入出力パッドに近いコンタクトに施せばよいが、図１
に示すように更にもう一方の端部のコンタクトに同様に
対策を講じてもよい。入出力パッドに近いコンタクト
は、外来ノイズが最初に到達して集中することを防止す
るためであり、もう一方の他端対策コンタクトはＮ⁺拡
散層１６ａの端部に集中する電荷によって流れる放電電
流を制限するためのものである。

【００２８】また、寄生ＮＰＮトランジスタの対極（図
１では中央のＮ⁺拡散層１６ｂ）にも同様の対策を講じ
てもよい。更に、対策を講じた端部のコンタクトのとな
りのコンタクトにも前記端部のコンタクトより低い抵抗
値で対策を講じてもよい。以下、順次中央に向かって同
様の手法により対策を講じてもよい。また、中間配線１
２を形成することなく第１コンタクトでＮ⁺拡散層１６
ａとアルミ配線１４とを接続し、第１コンタクトを第２
コンタクトより抵抗値の大きい材質の金属を埋め込むよ
うにしてもよい。

【００２９】本発明では端部のコンタクトの抵抗を、他
のコンタクトの抵抗値よりも高くすることで効果が得ら
れ、また、Ｎ⁺拡散層１６ａとの接続に使用するコンタ
クトの数、コンタクト間隔、コンタクト抵抗、要求され
る耐圧条件などにより異なるが、好ましくは２倍以上、
より好ましくは３倍以上とする。また、コンタクトの抵
抗値をあまり大きくしすぎると、対策を講じたコンタク
トのとなりのコンタクトが破壊される場合がある為、１
０倍以下とするのが好ましい。

【００３０】抵抗値の調整は、第１コンタクトと第２コ
ンタクトとの間隔の変更、第１コンタクトと第２コンタ
クトを接続する中間配線の長さ、材料、または膜厚の変
更、更に第１コンタクトを第２コンタクトよりも高抵抗
の埋め込み材料に変更するなど、何れの方法によっても
可能である。なお、前記したように順次中央に向かって
対策を講じるような場合には、これに限定されるもので
はない。

【００３１】［第２実施形態］図５は、本発明の第２実
施形態になる入出力保護装置の概念図である。

【００３２】本発明では、入出力パッドに接続されたア
ルミ配線と拡散層（第１の拡散層）とのコンタクトのう
ち端部コンタクトと対極の拡散層（第２の拡散層）との
距離を他のコンタクトの距離よりも長くすることでも端
部コンタクトの抵抗値を増大させることができる。

【００３３】図５に示すように、Ｐ型半導体基板上に矩
形状のＮ⁺拡散層２２、２３が形成されている。Ｎ⁺拡散
層２２と２３とは所定の間隔を隔てて平行に配置され、
Ｎ⁺拡散層２２と２３との間にはＰ型半導体基板が存在
する。Ｎ⁺拡散層２２とＰ型半導体基板とＮ⁺拡散層２３
とは、寄生ＮＰＮトランジスタを構成し、保護素子とし
て機能する。

【００３４】Ｎ⁺拡散層２２は、コンタクト（ａ，ｂ，
…，ｂ’，ａ’）を介してアルミ配線（図示せず）と接
続され、さらに入出力パッド２１と接続される。同様
に、Ｎ ⁺拡散層２３は、コンタクトｃを介してアルミ配
線（図示せず）と接続され、さらに接地電位と接続され
る。

【００３５】入出力パッド２１に接続されたＮ⁺拡散層
２２のコンタクトを対極の拡散層２３のコンタクト列よ
り外側にそれぞれ一つずつ多くコンタクトを設けること
で、入力側の端部のコンタクト（ａ，ａ’）から対極の
コンタクト（ｃ、ｃ’）までの距離は、入力側コンタク
ト（ｂ、ｂ’）から対極のコンタクト（ｃ、ｃ’）まで
の距離より長くなるため、コンタクト（ａ，ａ’）での
電流集中を小さくすることができる。

【００３６】このように、入出力パッド２１とＮ⁺拡散
層２２を接続する端部コンタクトへの電流集中を低減す
ることで、端部コンタクトの破壊を防止するとともに、
内部回路の破壊を防止することができる。

【００３７】なお、外側に１個分多く設ける場合のコン
タクトピッチＬ₁を、対極のコンタクトピッチＬ₂以上と
するのがより好ましい。

【００３８】以上のように、従来の寄生ＮＰＮトランジ
スタを用いた入出力保護装置では、入出力パッドと接続
された配線と拡散層との複数のコンタクトは、そのコン
タクト抵抗値がいずれも等しくなるように形成されてい
る。このため、定常状態ではどのコンタクトにも均等な
電流が流れることになる。本発明のように端部のコンタ
クトの抵抗を増大させるという発想や、過渡的な状態で
特定のコンタクトに放電電流が集中することを防止する
という発想は、従来にない全く新規な発想である。ま
た、抵抗を増大させる手段としては、上記に例示したも
のに限定されるものではなく、当業者が適宜変更して実
施できることは言うまでもない。

【００３９】なお、上述の実施形態では、保護素子とし
てＮＰＮ寄生トランジスタを例に説明したが、これに限
定されるものではなく、ソース−ドレインを対向拡散層
に有し、ソース−ゲート電極を接続したＭＯＳＦＥＴ
や、サイリスタなどで構成してもよい。また、Ｐ型半導
体基板の代わりにＰウエル中に寄生ＮＰＮトランジスタ
を形成してもよいし、Ｎウエル中にＰＮＰ寄生トランジ
スタを形成してもよい。また、寄生ＮＰＮトランジスタ
を入出力パッドと接地電位間に設け、寄生ＰＮＰトラン
ジスタを入出力パッドと電源電位間に設けて、正負の外
来ノイズに対応するようにしてもよい。

【００４０】

【実施例】以下、実施例を参照して本発明を具体的に説
明するが、本発明はこれらの実施例のみに限定されるも
のではなく、適宜、本発明の範囲内において変更可能で
あることは言うまでもない。

【００４１】実施例１図面を参照して本発明の一実施例について説明する。図
３及び４はＤＲＡＭの製造工程を例として本発明の入出
力保護装置の製造工程をメモリセル部（左側）の製造工
程を並記して示す工程断面図である。

【００４２】まず、Ｐ型半導体基板１上の所定の領域
に、素子分離領域２として３００ｎｍ程度の厚い酸化膜
を形成する。次に、ＭＯＳ型トランジスタのゲート酸化
膜３を１０ｎｍ程度形成し、トランジスタのゲート電極
や配線となるゲート電極４を形成する。このゲート電極
４はメモリセル部ではワード線となる。ゲート電極４は
ポリシリコン２００ｎｍ単層構造、またはポリシリコン
２００ｎｍとタングステンシリサイド１００ｎｍとの多
層構造となっている。メモリセルのＭＯＳ型トランジス
タのソース・ドレイン領域及び、入出力保護領域となる
Ｎ⁺拡散層５、１６を形成するため、ヒ素（Ａｓ）を２
×１０⁺¹⁵ｃｍ²でイオン注入する（図３（ａ））。

【００４３】素子全体に絶縁膜６を形成（ゲート電極上
に２００ｎｍ）した後、ＭＯＳ型トランジスタのＮ⁺拡
散層５に達するコンタクトホールを形成し、そこにポリ
シリコンを成膜しメモリセル部の電荷蓄積用の容量電極
７を選択的に形成する（図３（ｂ））。続いて、メモリ
セル部のみに選択的に、メモリセルの容量絶縁膜８を形
成後（酸化膜厚換算で５ｎｍ程度）、容量電極７の対極
となる容量対極９をポリシリコンで形成する（図３
（ｃ））。

【００４４】更に、絶縁膜２４を４００ｎｍ形成後、メ
モリセル部及び入出力保護部にそれぞれ第１コンタクト
ホール１０（０．４μｍ□）を形成する。これらの第１
コンタクトホール１０は、メモリセル部ではメモリセル
のＭＯＳ型トランジスタを次の工程で形成するビット線
に接続するものであり、入出力保護部では、端部のコン
タクト（第１コンタクト）になるものである（図３
（ｄ））。

【００４５】次に、タングステンシリサイド（ＷＳｉ）
を前記絶縁膜２４上に１５０ｎｍ程度の膜厚で、前記第
１コンタクトホール１０を埋め込むと共に、所望のパタ
ーンを形成する（図４（ａ））。中間配線１２の大きさ
は、２〜３μｍ幅で、３〜５μｍ長とし、コンタクトホ
ール１０の間隔は０．５〜１μｍとした。このＷＳｉ層
は、メモリセル部ではビット線１１を形成し、入出力保
護部では中間配線１２を形成し、端部のコンタクトの抵
抗を増大させる働きをする。このようにビット線と同一
材料で同時に形成する為、従来の製造工程をそのまま使
用することができる。

【００４６】更に、絶縁膜２５を５００ｎｍ程度成膜
後、入出力保護部にアルミ配線と接続する為の第２コン
タクト１３（０．５μｍ□）をあける（図４（ｂ））。
この時、メモリセル部では、セル自身にコンタクトは設
けず、ポリシリコン等で形成されたワード線の抵抗を下
げる目的で、所定の間隔毎に、ワード線と平行に設けた
アルミ配線との接続部などにコンタクトが形成されてい
るが、ここでは図示していない。

【００４７】最後に、図４（ｃ）に示すように、第２コ
ンタクト１３をアルミニウムで埋め込むとともに、アル
ミ配線１４（層厚：９００ｎｍ、幅：２〜３μｍ）を選
択的に形成する。なお、第２コンタクト１３は、タング
ステンを埋め込んでもよい。

【００４８】アルミ配線１４は、メモリセル部では、ワ
ード線となるゲート電極４と平行に絶縁膜２５上に設け
られる。一方、入出力保護部では、アルミ配線１４は入
出力パッド２１に接続され、同時に形成されるアルミ配
線１５は接地電位配線へと接続されていく。

【００４９】更にパッシベーション膜を形成後、ボンデ
ィングパッドなどを開口するが、図示は省略する。

【００５０】本実施例において、アルミ配線１４とＮ⁺
拡散層１６とを接続する各コンタクトの抵抗を測定した
ところ、拡散層に接する第２コンタクトでは１２０Ω／
個の抵抗値であるのに対し、第１コンタクトと第２コン
タクトを中間配線で接続した部分では６４０Ω／個の抵
抗値を示した。

【００５１】このように形成した入出力保護部を有する
半導体装置１００に対して、図７に示すＥＯＳ／ＥＳＤ
法による試験を実施したところ、図６の上段に示すよう
な静電破壊（ＥＳＤ）耐圧分布を得た。これに対して、
本発明のような対策を講じずに形成した従来の入出力保
護部を有する半導体装置１００では、図６の下段に示す
ような分布であった。つまり、図６から分かるように、
平均値で約５０Ｖ程度耐圧が改善され、最低耐圧では約
１５０Ｖ程度耐圧が改善されていた。

【００５２】実施例２本発明の第２の実施例について、図５を参照して説明す
る。

【００５３】前記実施例１で説明したように、ここでも
メモリセル部と同時に入出力保護部にコンタクト開口を
行うことができ、実施例１との違いは、第１コンタクト
１０及び中間配線１２の形成は行わずに、入出力パッド
側に接続される拡散層のコンタクトが対極のコンタクト
よりその両端で１個ずつコンタクトが多くなるように形
成している点である。このようにして、図５に示すよう
に端部のコンタクト（ａ，ａ’）を一つずつ多くするこ
とで、コンタクトａ−ｃ間の実効的な抵抗値が、コンタ
クトｂ−ｃ間の抵抗値より高くなっている。なお、ここ
では、コンタクトピッチＬ₁を３μｍ、Ｌ₂を２μｍとし
て形成した。

【００５４】このように形成した入出力保護部を有する
半導体装置について、実施例１と同様にＥＳＤ耐圧を評
価したところ、同様に平均値で約５０Ｖ程度耐圧が向上
した。

【００５５】

【発明の効果】以上説明したように、本発明では少なく
とも入出力パッド側のアルミ配線と拡散層とを接続する
端部のコンタクトにその抵抗を増大させる手段を施すこ
とにより、急峻なパルスが印加されても、その対策を施
した端部のコンタクトに放電電流が集中することがなく
なり、端部のコンタクトが破壊されることがなく、従来
よりも高い耐圧を有する優れた入出力保護装置を提供す
ることが可能である。この結果、半導体装置の内部回路
が破壊することを防止でき、半導体装置の信頼性向上に
大きく寄与する。

【図面の簡単な説明】

【図１】本発明の一実施形態を説明する平面図である。

【図２】図１の平面図におけるＡ−Ａ’線、Ｂ−Ｂ’
線、Ｃ−Ｃ’線における断面図である。

【図３】本発明の一実施例になる入出力保護装置の製造
工程を説明する図であり、ＤＲＡＭの製造工程を例とし
てメモリセル部（左側）の製造工程を並記して示す工程
断面図である。

【図４】本発明の一実施例になる入出力保護装置の製造
工程を説明する図であり、ＤＲＡＭの製造工程を例とし
てメモリセル部（左側）の製造工程を並記して示す工程
断面図である。

【図５】本発明の他の実施形態になる入出力保護装置の
概念図である。

【図６】本発明を適用した場合と、適用しない従来例と
のＥＳＤ耐圧の結果を示すグラフである。

【図７】従来のＥＩＡＪ法、及び本発明で実施するＥＯ
Ｓ／ＥＳＤ法のデバイスシミュレーションを説明する等
価回路図である。

【図８】従来のＥＩＡＪ法（ａ）及び本発明で実施する
ＥＯＳ／ＥＳＤ法（ｂ）における電流値の時間経過にお
ける変化を示すグラフである。

【図９】従来技術の一例を説明する断面図である。

【図１０】従来技術の他の一例を説明する平面図であ
る。

【符号の説明】

１Ｐ型半導体基板２素子分離領域３ゲート酸化膜４ゲートポリシリコン５Ｎ⁺拡散層６絶縁膜７容量電極８容量絶縁膜９容量対極１０第１コンタクト１１ＷＳｉ（ビット線）１２中間配線１３第２コンタクト１４、１５アルミ配線１６Ｎ⁺拡散層１７Ｐ⁺拡散層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】第１導電性の半導体基板上に対向配置さ
れた第２導電性の拡散層間に放電を誘発させて外来ノイ
ズによる内部回路の破壊を防止する寄生バイポーラ保護
素子を有する入出力保護装置において、配線金属層と拡
散層とを接続する複数のコンタクトを有し、少なくとも
保護素子のパッド部側端部のコンタクトに、前記保護素
子のパッド部側端部以外のコンタクトよりもその抵抗を
増大させる手段を設けたことを特徴とする入出力保護装
置。
【請求項２】前記パッド部側端部のコンタクトに加え
て、対向電極端部のコンタクトに抵抗を増大させる手段
を設けたことを特徴とする請求項１の入出力保護装置。
【請求項３】前記パッド部側端部のコンタクトに加え
て、前記保護素子の他端部のコンタクトに抵抗を増大さ
せる手段を設け、これらのコンタクト間にこれらのコン
タクトよりその抵抗が低い少なくとも一つのコンタクト
を有することを特徴とする請求項１または２に記載の入
出力保護装置。
【請求項４】抵抗を増大させる手段が、拡散層に接す
る第１のコンタクトと、配線金属層に接する第２のコン
タクトとを、拡散層と配線金属層との間に形成した中間
配線層で接続したものである請求項１乃至３のいずれか
１項に記載の入出力保護装置。
【請求項５】増大させる抵抗値が、第１のコンタクト
と第２のコンタクトとの間の中間配線層の長さによって
調整される請求項４に記載の入出力保護装置。
【請求項６】増大させる抵抗値が、中間配線層の材料
の変更により調整される請求項４に記載の入出力保護装
置。
【請求項７】前記中間配線層は、タングステンシリサ
イドである請求項４又は５に記載の入出力保護装置。
【請求項８】前記第１のコンタクトが第２コンタクト
よりも高抵抗の材料で形成されている請求項３乃至７何
れか１項に記載の入出力保護装置。
【請求項９】前記第１のコンタクトは、中間配線層形
成時に同時に埋め込み形成されたものである請求項８に
記載の入出力保護装置。
【請求項１０】半導体基板表面上に入出力端子に接続
されるほぼ長方形状の第１の拡散層と、接地電位又は電
源電位、或いは所定の電位配線に接続されるほぼ長方形
状の第２の拡散層とが対向配置されている入出力保護装
置において、配線層と前記拡散層とを接続する複数のコ
ンタクトを有し、前記第２の拡散層の長さに比べて、前
記第１の拡散層がその両端部側に少なくとも前記複数の
コンタクトの繰り返しピッチ１つ分以上長く、前記第１
の拡散層内にある１つのコンタクト列のコンタクト数
は、前記第２の拡散層内にある１つのコンタクト列のコ
ンタクト数より少なくとも両端部側にそれぞれ１個以上
多く、且つ、第１の拡散層内にあるコンタクト列の列方
向のコンタクトピッチは、対向配置されている第２の拡
散層内にあるコンタクト列のコンタクトピッチより大き
いことを特徴とする入出力保護装置。