JP4213323B2 - 静電放電保護回路 - Google Patents
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Description
【０００１】
【発明の属する技術分野】
本発明は静電放電（ＥＳＤ：Electric Static Discharge)保護回路に関するもので、特にＥＳＤ保護能力が向上されたＥＳＤ保護回路に関するものである。
【０００２】
【従来の技術】
一般的に半導体チップの信頼性に影響する静電気は瞬間的に高い電圧であり、周囲の至る所で発生し得るために、静電気に対する保護対策は非常に重要である。大きなサイズの素子を使用したときには特別な保護対策なしにも静電気による問題が発生しなかったが、高集積化や多ピン化傾向による素子の縮小やピン数の増加により不良品が増え、現在、品質保証の条件の一つとして静電気保護が重要視されている。
【０００３】
このような静電気に対する半導体チップの対策として、静電気と接する外部ピンと内部回路の間に保護回路を配置し、高い静電気から内部回路を保護し、適正電圧が保たれるようにすることが提案されている。特に、製品の特性に影響を与えない範囲で保護回路は設けられるべきである。このような理由から、一般的に自由に設計及び使用可能な入力段保護回路よりも、素子の出力特性によって素子の使用が制限される出力段保護回路の研究が進められている。
【０００４】
一方、ＤＲＡＭはＣＭＯＳで製造され、世代が進展して集積密度が高くなるに従ってジャンクション（junction)の破壊（Break Down)電圧が低くなり、特に入力端子と出力端子は静電気の影響を受け易い。
【０００５】
静電気による静電放電（ＥＳＤ）には次の二つの種類がある。
パッケージでアセンブリされた後、製品出荷テスト時にＤＲＡＭがハンドレイン(Handler Lane)を通過する時に発生するマシンモード(Machine Mode)と呼ばれる静電気の電圧は約２５０Ｖと低いが、インピーダンスが小さく電荷量が相対的に多い。
【０００６】
第２はＤＲＡＭに使用者の手が触れるとき、人体の静電気からくるヒューマンボディモード（Human Body Mode)と呼ばれる静電放電では、大インピーダンスを通じて約２０００Ｖの高電圧で放電される。
【０００７】
このような静電気による破壊からＤＲＡＭを保護するために、ＤＲＡＭ内部には入力保護回路が設置される。その保護回路は高電圧パルスと高電流パルスを内部回路に流入させることなく、グラウンドやパワーラインのようなメタルラインを持つ配線を通じて静電放電を抜き出す。
【０００８】
以下、添付の図面を参照して従来のＥＳＤ保護回路の構成を説明する。
図１は従来のＥＳＤ保護回路の回路図である。
図１に示すように、入力パッド１０にＥＳＤ電荷が印加されるときにＥＳＤ電荷を放電するトランジスタ１１が設けられている。入力パッド１０にはキャパシタ１２および第１抵抗１３が連結され、入力パッド１０にＥＳＤが印加されるとき、キャパシタ１２および第１抵抗１３によってトランジスタ１１のゲートにゲート電圧を印加してトランジスタ１１のバイポーラ駆動能力が向上される。第２抵抗１４は、入力パッドＰＡＤに印加されるＥＳＤ電荷が内部回路へ伝達されるのを遅延させる。
【０００９】
ここで、トランジスタ１１のドレインは入力パッド１０に連結され、ソースは接地（低電位電源Ｖｓｓ）に連結される。そして、キャパシタ１２および第1抵抗１３は入力パッド１０と接地（Ｖｓｓ）との間に直列に連結される。
【００１０】
トランジスタ１１のゲートはキャパシタ１２および第1抵抗１３の間の接点Ａに連結される。
以下、従来のＥＳＤ保護回路の動作を説明する。
【００１１】
まず、入力パッド１０にＥＳＤ電荷（約２００Ｖ〜３０００Ｖ）が印加されると、入力パッド１０に連結されたキャパシタ１２を通じてトランジスタ１１のゲートにバイアス電圧が印加される。
【００１２】
続いて、トランジスタ１１のゲートに印加されたバイアス電圧によりトランジスタ１１の破壊電圧が降下して、トランジスタ１１が早くバイポーラ動作して入力パッド１０に印加されたＥＳＤ電荷が放電される。このとき、トランジスタ１１のゲート電圧が２Ｖ以上に上昇すると、多くの電流がトランジスタ１１に流れて放電されトランジスタ１１の破壊電圧が低くなるので、第1抵抗１３を通じて電流を引き出し、ゲート電圧を０．７Ｖ〜２Ｖ以内に維持しなければならない。
【００１３】
もし、トランジスタ１１のゲートに印加される電圧が２Ｖ以上になると、トランジスタ１１が正常的に作動しなくなり、効率的にＥＳＤ電荷を放電させることができなくなる。
【００１４】
【発明が解決しようとする課題】
しかし、従来のＥＳＤ保護回路においては次のような問題点があった。
すなわち、入力パッドと接地の間に直列に連結されたキャパシタ１２と抵抗１３に印加されるＥＳＤ印加電圧およびＥＳＤ周波数によってゲート電圧が変動するため、ＨＢＭ（Human Body Mode)，ＭＭ(Machine Mode)、ＣＤＭ(Charged Device Mode)などのＥＳＤモードに対して良好に動作するようにトランジスタのゲートに印加されるキャパシタおよび抵抗の値を最適化（０．７Ｖ〜２Ｖ）することが困難である。
【００１５】
本発明は上記のような問題点を解決するためになされたものであって、その目的は、ゲート電圧の変化を最小化してＥＳＤ保護能力を向上することができるＥＳＤ保護回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記のような目的を達成するために、請求項１に記載の発明による静電放電保護回路は、入力パッドに連結された第１トランジスタと、前記入力パッドに接続された第１の端子と、第２の端子とを有するキャパシタと、該キャパシタの前記第２の端子に接続されたアノードと、低電位電源に接続されたカソードとを有するダイオードと、前記キャパシタの前記第２の端子と前記ダイオードの前記アノードとの間の接続点と前記低電位電源との間に接続され、高電位電源に応答的な第２トランジスタと、前記入力パッドに接続され、放電電荷の伝達を遅延させる抵抗とを備えることを要旨とする。
【００１７】
請求項２に記載の発明は、前記キャパシタは、第１トランジスタのドレインとゲート間に形成されるオーバーラップキャパシタであることを要旨とする。
請求項３に記載の発明は、Ｐ型半導体基板の所定領域に形成される素子隔離膜と、前記Ｐ型半導体基板上の所定領域に形成される第１ゲートと、前記半導体基板の表面内に第１ゲートの一側とオーバーラップするように形成されるドレイン領域と、前記第１ゲートの他側において半導体基板の表面内に形成されるソース領域と、前記半導体基板の所定領域に形成されるＮ型ウェル領域と、前記Ｎ型ウェル領域内に所定間隔で形成されるＰ型不純物領域およびＮ型不純物領域と、前記素子隔離膜の上側に形成される第２ゲートと、前記ドレイン領域に連結される入力パッドと、前記ソース領域および前記Ｎ型不純物領域に連結される接地ラインと、前記第１ゲートおよび第２ゲートのドレイン領域と前記Ｐ型不純物領域とに連結される配線ラインと、前記第２ゲートに連結される電源ラインとを備えることを要旨とする。
【００１８】
請求項４に記載の発明は、前記第１ゲートおよび第１ゲートとオーバーラップするドレイン領域によりキャパシタが形成されることを要旨とする。
【００１９】
【発明の実施の形態】
以下、添付の図面に基づいて本発明の一実施形態のＥＳＤ保護回路を詳細に説明する。
【００２０】
図２は本発明の一実施形態のＥＳＤ保護回路の回路図である。
図２に示すように、入力パッド２０にはＥＳＤ電荷を放電させる第１トランジスタ２１が接続されている。又、入力パッド２０には、キャパシタ２２およびダイオード２３が接続され、、入力パッド２０にＥＳＤ電荷が印加されると、キャパシタ２２およびダイオード２３は第1トランジスタ２１のゲートにゲート電圧を印加して第１トランジスタ２１のバイポーラ駆動能力を向上させる。チップの動作時に第１トランジスタ２１の駆動を制御する第２トランジスタ２４がキャパシタ２２及びダイオード２３間の接続点と接地との間に接続されている。入力パッド２０にＥＳＤ電荷が印加されるとき、内部回路へＥＳＤ電荷が伝達されるのを遅延させる抵抗２５が入力パッド２０に接続されている。
【００２１】
第１トランジスタ２１のドレインは入力パッド２０に連結され、ソースは接地（Ｖｓｓ）に連結される。そして、入力パッド（ＰＡＤ）２０と接地（Ｖｓｓ）の間にはキャパシタ２２とダイオード２３が直列に連結され、キャパシタ２２とダイオード２３との接点Ａに第１トランジスタ２１のゲートが連結される。
【００２２】
ダイオード２３のアノードはキャパシタ２２と連結され、カソードは接地（Ｖｓｓ）に連結される。第２トランジスタ２４のドレインはキャパシタ２２とダイオード２３の接点Ａに連結され、ソースは接地（Ｖｓｓ）に連結され、ゲートは電源（Ｖｃｃ）に連結される。
【００２３】
キャパシタ２２は第１トランジスタ２１のドレインとゲート間のオーバーラップキャパシタ（Overlap capacitor)を使用する。
以下、上記構成のＥＳＤ保護回路の動作を説明する。
【００２４】
まず、入力パッド２０にＥＳＤ電荷が印加されると、キャパシタ２２を通じて第1トランジスタ２１のゲートにバイアス電圧が印加される。
続いて、第１トランジスタ２１のゲートに印加されたバイアス電圧によって第1トランジスタ２１の破壊電圧が降下して、第1トランジスタ２１が早くバイポーラ動作する。このとき、第１トランジスタ２１のゲート電圧が０．７Ｖ以上に上昇すると、ダイオード２３はオン(ON)となり、第1トランジスタ２１のゲート電圧が０．７Ｖ以上に上昇することが防止される。
【００２５】
チップの動作時、電源（Ｖｃｃ）が投入されると、第２トランジスタ２４はオンされ、第１トランジスタ２１のゲート電圧は常に０Ｖに維持されるので、正常動作状態における第１トランジスタ２１の作動が防止される。
【００２６】
図３はＥＳＤ保護回路の概略的な構造断面図である。
図３に示すように、Ｐ型半導体基板３１の所定領域に素子隔離膜３２が形成されており、素子隔離膜３２の形成されていない半導体基板３１の所定領域（アクティブ領域）にゲート絶縁膜（図示しない）を介して第１ゲート３３が形成されている。
【００２７】
第１ゲート３３の一側の半導体基板３１の表面内に第１ゲート３３とオーバーラップするドレイン領域３４が形成されており、第1ゲート３３の反対側の半導体基板３１の表面内にはソース領域３５が形成されている。
【００２８】
半導体基板３１の所定領域にｎ−ウェル領域３６が形成されており、ｎ−ウェル領域３６内に所定間隔でＰ型不純物領域３７およびＮ型不純物領域３８が形成されている。
【００２９】
素子隔離膜３２の上側には第2ゲート３９が形成されている。
ドレイン領域３４には入力パッド４０が連結されており、第１ゲート３３および第２ゲート３９のドレイン領域（図示しない）とＰ型不純物領域３７とは配線ライン４１で連結されており、Ｎ型不純物領域３８とソース領域３５には接地ライン（Ｖｓｓ）４２で連結され、第２ゲート３９に電源（Ｖｃｃ）ライン４３が連結される。
【００３０】
第１ゲート３３および第２ゲート３９、入力パッド４０および各ラインは絶縁膜（図示しない）により絶縁されている。ここで、第１ゲート３３と第１ゲート３３とオーバーラップしているドレイン領域３４とでキャパシタが形成される。
【００３１】
上記したように本実施形態のＥＳＤ保護回路では、ＥＳＤ電荷を放電させる第１トランジスタ２１がキャパシタ２２とダイオード２３により制御されるため、ＥＳＤ放電時のゲート電圧は入力パッド２０に印加される静電周波数および電圧とは無関係にダイオードのしきい電圧の０．５Ｖ〜０．７Ｖに維持される。従って、ゲート電圧の変化を最小化してＥＳＤ保護能力を向上することができる。
【００３２】
【発明の効果】
上述したように本発明によるＥＳＤ保護回路は次のような効果がある。
請求項１及び請求項３に記載の発明によれば、ＥＳＤ電荷を放電させるトランジスタがキャパシタとダイオードにより制御されるため、ＥＳＤ放電時のゲート電圧は入力パッドに印加される周波数および電圧とは無関係にダイオードのしきい値電圧に維持される。従って、ＥＳＤモードと無関係にＥＳＤ保護回路の動作を最適化させることができる。
【００３３】
請求項２及び請求項４に記載の発明によれば、キャパシタを第１トランジスタのドレインとゲートの間にオーバーラップするように配置することによって、別途新たなキャパシタを必要とせず、素子の集積密度を向上させることができる。
【図面の簡単な説明】
【図１】従来のＥＳＤ保護回路を示す回路図。
【図２】本発明の一実施形態のＥＳＤ保護回路を示す回路図。
【図３】本発明の一実施形態のＥＳＤ保護回路を示す構造断面図。
【符号の説明】
２０：入力パッド ２１：第１トランジスタ
２２：キャパシタ ２３：ダイオード
２４：第２トランジスタ ２５：抵抗
【発明の属する技術分野】
本発明は静電放電（ＥＳＤ：Electric Static Discharge)保護回路に関するもので、特にＥＳＤ保護能力が向上されたＥＳＤ保護回路に関するものである。
【０００２】
【従来の技術】
一般的に半導体チップの信頼性に影響する静電気は瞬間的に高い電圧であり、周囲の至る所で発生し得るために、静電気に対する保護対策は非常に重要である。大きなサイズの素子を使用したときには特別な保護対策なしにも静電気による問題が発生しなかったが、高集積化や多ピン化傾向による素子の縮小やピン数の増加により不良品が増え、現在、品質保証の条件の一つとして静電気保護が重要視されている。
【０００３】
このような静電気に対する半導体チップの対策として、静電気と接する外部ピンと内部回路の間に保護回路を配置し、高い静電気から内部回路を保護し、適正電圧が保たれるようにすることが提案されている。特に、製品の特性に影響を与えない範囲で保護回路は設けられるべきである。このような理由から、一般的に自由に設計及び使用可能な入力段保護回路よりも、素子の出力特性によって素子の使用が制限される出力段保護回路の研究が進められている。
【０００４】
一方、ＤＲＡＭはＣＭＯＳで製造され、世代が進展して集積密度が高くなるに従ってジャンクション（junction)の破壊（Break Down)電圧が低くなり、特に入力端子と出力端子は静電気の影響を受け易い。
【０００５】
静電気による静電放電（ＥＳＤ）には次の二つの種類がある。
パッケージでアセンブリされた後、製品出荷テスト時にＤＲＡＭがハンドレイン(Handler Lane)を通過する時に発生するマシンモード(Machine Mode)と呼ばれる静電気の電圧は約２５０Ｖと低いが、インピーダンスが小さく電荷量が相対的に多い。
【０００６】
第２はＤＲＡＭに使用者の手が触れるとき、人体の静電気からくるヒューマンボディモード（Human Body Mode)と呼ばれる静電放電では、大インピーダンスを通じて約２０００Ｖの高電圧で放電される。
【０００７】
このような静電気による破壊からＤＲＡＭを保護するために、ＤＲＡＭ内部には入力保護回路が設置される。その保護回路は高電圧パルスと高電流パルスを内部回路に流入させることなく、グラウンドやパワーラインのようなメタルラインを持つ配線を通じて静電放電を抜き出す。
【０００８】
以下、添付の図面を参照して従来のＥＳＤ保護回路の構成を説明する。
図１は従来のＥＳＤ保護回路の回路図である。
図１に示すように、入力パッド１０にＥＳＤ電荷が印加されるときにＥＳＤ電荷を放電するトランジスタ１１が設けられている。入力パッド１０にはキャパシタ１２および第１抵抗１３が連結され、入力パッド１０にＥＳＤが印加されるとき、キャパシタ１２および第１抵抗１３によってトランジスタ１１のゲートにゲート電圧を印加してトランジスタ１１のバイポーラ駆動能力が向上される。第２抵抗１４は、入力パッドＰＡＤに印加されるＥＳＤ電荷が内部回路へ伝達されるのを遅延させる。
【０００９】
ここで、トランジスタ１１のドレインは入力パッド１０に連結され、ソースは接地（低電位電源Ｖｓｓ）に連結される。そして、キャパシタ１２および第1抵抗１３は入力パッド１０と接地（Ｖｓｓ）との間に直列に連結される。
【００１０】
トランジスタ１１のゲートはキャパシタ１２および第1抵抗１３の間の接点Ａに連結される。
以下、従来のＥＳＤ保護回路の動作を説明する。
【００１１】
まず、入力パッド１０にＥＳＤ電荷（約２００Ｖ〜３０００Ｖ）が印加されると、入力パッド１０に連結されたキャパシタ１２を通じてトランジスタ１１のゲートにバイアス電圧が印加される。
【００１２】
続いて、トランジスタ１１のゲートに印加されたバイアス電圧によりトランジスタ１１の破壊電圧が降下して、トランジスタ１１が早くバイポーラ動作して入力パッド１０に印加されたＥＳＤ電荷が放電される。このとき、トランジスタ１１のゲート電圧が２Ｖ以上に上昇すると、多くの電流がトランジスタ１１に流れて放電されトランジスタ１１の破壊電圧が低くなるので、第1抵抗１３を通じて電流を引き出し、ゲート電圧を０．７Ｖ〜２Ｖ以内に維持しなければならない。
【００１３】
もし、トランジスタ１１のゲートに印加される電圧が２Ｖ以上になると、トランジスタ１１が正常的に作動しなくなり、効率的にＥＳＤ電荷を放電させることができなくなる。
【００１４】
【発明が解決しようとする課題】
しかし、従来のＥＳＤ保護回路においては次のような問題点があった。
すなわち、入力パッドと接地の間に直列に連結されたキャパシタ１２と抵抗１３に印加されるＥＳＤ印加電圧およびＥＳＤ周波数によってゲート電圧が変動するため、ＨＢＭ（Human Body Mode)，ＭＭ(Machine Mode)、ＣＤＭ(Charged Device Mode)などのＥＳＤモードに対して良好に動作するようにトランジスタのゲートに印加されるキャパシタおよび抵抗の値を最適化（０．７Ｖ〜２Ｖ）することが困難である。
【００１５】
本発明は上記のような問題点を解決するためになされたものであって、その目的は、ゲート電圧の変化を最小化してＥＳＤ保護能力を向上することができるＥＳＤ保護回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記のような目的を達成するために、請求項１に記載の発明による静電放電保護回路は、入力パッドに連結された第１トランジスタと、前記入力パッドに接続された第１の端子と、第２の端子とを有するキャパシタと、該キャパシタの前記第２の端子に接続されたアノードと、低電位電源に接続されたカソードとを有するダイオードと、前記キャパシタの前記第２の端子と前記ダイオードの前記アノードとの間の接続点と前記低電位電源との間に接続され、高電位電源に応答的な第２トランジスタと、前記入力パッドに接続され、放電電荷の伝達を遅延させる抵抗とを備えることを要旨とする。
【００１７】
請求項２に記載の発明は、前記キャパシタは、第１トランジスタのドレインとゲート間に形成されるオーバーラップキャパシタであることを要旨とする。
請求項３に記載の発明は、Ｐ型半導体基板の所定領域に形成される素子隔離膜と、前記Ｐ型半導体基板上の所定領域に形成される第１ゲートと、前記半導体基板の表面内に第１ゲートの一側とオーバーラップするように形成されるドレイン領域と、前記第１ゲートの他側において半導体基板の表面内に形成されるソース領域と、前記半導体基板の所定領域に形成されるＮ型ウェル領域と、前記Ｎ型ウェル領域内に所定間隔で形成されるＰ型不純物領域およびＮ型不純物領域と、前記素子隔離膜の上側に形成される第２ゲートと、前記ドレイン領域に連結される入力パッドと、前記ソース領域および前記Ｎ型不純物領域に連結される接地ラインと、前記第１ゲートおよび第２ゲートのドレイン領域と前記Ｐ型不純物領域とに連結される配線ラインと、前記第２ゲートに連結される電源ラインとを備えることを要旨とする。
【００１８】
請求項４に記載の発明は、前記第１ゲートおよび第１ゲートとオーバーラップするドレイン領域によりキャパシタが形成されることを要旨とする。
【００１９】
【発明の実施の形態】
以下、添付の図面に基づいて本発明の一実施形態のＥＳＤ保護回路を詳細に説明する。
【００２０】
図２は本発明の一実施形態のＥＳＤ保護回路の回路図である。
図２に示すように、入力パッド２０にはＥＳＤ電荷を放電させる第１トランジスタ２１が接続されている。又、入力パッド２０には、キャパシタ２２およびダイオード２３が接続され、、入力パッド２０にＥＳＤ電荷が印加されると、キャパシタ２２およびダイオード２３は第1トランジスタ２１のゲートにゲート電圧を印加して第１トランジスタ２１のバイポーラ駆動能力を向上させる。チップの動作時に第１トランジスタ２１の駆動を制御する第２トランジスタ２４がキャパシタ２２及びダイオード２３間の接続点と接地との間に接続されている。入力パッド２０にＥＳＤ電荷が印加されるとき、内部回路へＥＳＤ電荷が伝達されるのを遅延させる抵抗２５が入力パッド２０に接続されている。
【００２１】
第１トランジスタ２１のドレインは入力パッド２０に連結され、ソースは接地（Ｖｓｓ）に連結される。そして、入力パッド（ＰＡＤ）２０と接地（Ｖｓｓ）の間にはキャパシタ２２とダイオード２３が直列に連結され、キャパシタ２２とダイオード２３との接点Ａに第１トランジスタ２１のゲートが連結される。
【００２２】
ダイオード２３のアノードはキャパシタ２２と連結され、カソードは接地（Ｖｓｓ）に連結される。第２トランジスタ２４のドレインはキャパシタ２２とダイオード２３の接点Ａに連結され、ソースは接地（Ｖｓｓ）に連結され、ゲートは電源（Ｖｃｃ）に連結される。
【００２３】
キャパシタ２２は第１トランジスタ２１のドレインとゲート間のオーバーラップキャパシタ（Overlap capacitor)を使用する。
以下、上記構成のＥＳＤ保護回路の動作を説明する。
【００２４】
まず、入力パッド２０にＥＳＤ電荷が印加されると、キャパシタ２２を通じて第1トランジスタ２１のゲートにバイアス電圧が印加される。
続いて、第１トランジスタ２１のゲートに印加されたバイアス電圧によって第1トランジスタ２１の破壊電圧が降下して、第1トランジスタ２１が早くバイポーラ動作する。このとき、第１トランジスタ２１のゲート電圧が０．７Ｖ以上に上昇すると、ダイオード２３はオン(ON)となり、第1トランジスタ２１のゲート電圧が０．７Ｖ以上に上昇することが防止される。
【００２５】
チップの動作時、電源（Ｖｃｃ）が投入されると、第２トランジスタ２４はオンされ、第１トランジスタ２１のゲート電圧は常に０Ｖに維持されるので、正常動作状態における第１トランジスタ２１の作動が防止される。
【００２６】
図３はＥＳＤ保護回路の概略的な構造断面図である。
図３に示すように、Ｐ型半導体基板３１の所定領域に素子隔離膜３２が形成されており、素子隔離膜３２の形成されていない半導体基板３１の所定領域（アクティブ領域）にゲート絶縁膜（図示しない）を介して第１ゲート３３が形成されている。
【００２７】
第１ゲート３３の一側の半導体基板３１の表面内に第１ゲート３３とオーバーラップするドレイン領域３４が形成されており、第1ゲート３３の反対側の半導体基板３１の表面内にはソース領域３５が形成されている。
【００２８】
半導体基板３１の所定領域にｎ−ウェル領域３６が形成されており、ｎ−ウェル領域３６内に所定間隔でＰ型不純物領域３７およびＮ型不純物領域３８が形成されている。
【００２９】
素子隔離膜３２の上側には第2ゲート３９が形成されている。
ドレイン領域３４には入力パッド４０が連結されており、第１ゲート３３および第２ゲート３９のドレイン領域（図示しない）とＰ型不純物領域３７とは配線ライン４１で連結されており、Ｎ型不純物領域３８とソース領域３５には接地ライン（Ｖｓｓ）４２で連結され、第２ゲート３９に電源（Ｖｃｃ）ライン４３が連結される。
【００３０】
第１ゲート３３および第２ゲート３９、入力パッド４０および各ラインは絶縁膜（図示しない）により絶縁されている。ここで、第１ゲート３３と第１ゲート３３とオーバーラップしているドレイン領域３４とでキャパシタが形成される。
【００３１】
上記したように本実施形態のＥＳＤ保護回路では、ＥＳＤ電荷を放電させる第１トランジスタ２１がキャパシタ２２とダイオード２３により制御されるため、ＥＳＤ放電時のゲート電圧は入力パッド２０に印加される静電周波数および電圧とは無関係にダイオードのしきい電圧の０．５Ｖ〜０．７Ｖに維持される。従って、ゲート電圧の変化を最小化してＥＳＤ保護能力を向上することができる。
【００３２】
【発明の効果】
上述したように本発明によるＥＳＤ保護回路は次のような効果がある。
請求項１及び請求項３に記載の発明によれば、ＥＳＤ電荷を放電させるトランジスタがキャパシタとダイオードにより制御されるため、ＥＳＤ放電時のゲート電圧は入力パッドに印加される周波数および電圧とは無関係にダイオードのしきい値電圧に維持される。従って、ＥＳＤモードと無関係にＥＳＤ保護回路の動作を最適化させることができる。
【００３３】
請求項２及び請求項４に記載の発明によれば、キャパシタを第１トランジスタのドレインとゲートの間にオーバーラップするように配置することによって、別途新たなキャパシタを必要とせず、素子の集積密度を向上させることができる。
【図面の簡単な説明】
【図１】従来のＥＳＤ保護回路を示す回路図。
【図２】本発明の一実施形態のＥＳＤ保護回路を示す回路図。
【図３】本発明の一実施形態のＥＳＤ保護回路を示す構造断面図。
【符号の説明】
２０：入力パッド ２１：第１トランジスタ
２２：キャパシタ ２３：ダイオード
２４：第２トランジスタ ２５：抵抗
Claims (4)
- 入力パッドに連結された第１トランジスタと、
前記入力パッドに接続された第１の端子と、第２の端子とを有するキャパシタと、該キャパシタの前記第２の端子に接続されたアノードと、低電位電源に接続されたカソードとを有するダイオードと、
前記キャパシタの前記第２の端子と前記ダイオードの前記アノードとの間の接続点と前記低電位電源との間に接続され、高電位電源に応答的な第２トランジスタと、
前記入力パッドに接続され、放電電荷の伝達を遅延させる抵抗とを備えることを特徴とする静電放電保護回路。 - 前記キャパシタは、第１トランジスタのドレインとゲート間に形成されるオーバーラップキャパシタであることを特徴とする請求項１に記載の静電放電保護回路。
- Ｐ型半導体基板の所定領域に形成される素子隔離膜と、
前記Ｐ型半導体基板上の所定領域に形成される第１ゲートと、
前記半導体基板の表面内に前記第１ゲートの一側とオーバーラップするように形成されるドレイン領域と、
前記第１ゲートの他側において半導体基板の表面内に形成されるソース領域と、
前記半導体基板の所定領域に形成されるＮ型ウェル領域と、
前記Ｎ型ウェル領域内に所定間隔で形成されるＰ型不純物領域およびＮ型不純物領域と、
前記素子隔離膜の上側に形成される第２ゲートと、
前記ドレイン領域に連結される入力パッドと、
前記ソース領域および前記Ｎ型不純物領域に連結される接地ラインと、
前記第１ゲートおよび前記第２ゲートのドレイン領域と前記Ｐ型不純物領域とに連結される配線ラインと、
前記第２ゲートに連結される電源ラインとを備えることを特徴とする静電放電保護回路。 - 前記第１ゲートおよび前記第１ゲートとオーバーラップする前記ドレイン領域によりキャパシタが形成されることを特徴とする請求項３に記載の静電放電保護回路。
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