KR100506970B1 - 정전기방전 방지용 반도체장치 - Google Patents

정전기방전 방지용 반도체장치 Download PDF

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KR100506970B1 KR10-1998-0035893A KR19980035893A KR100506970B1 KR 100506970 B1 KR100506970 B1 KR 100506970B1 KR 19980035893 A KR19980035893 A KR 19980035893A KR 100506970 B1 KR100506970 B1 KR 100506970B1
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Abstract

본 발명은 정전기방전 방지용 반도체장치에 관한 것으로, 입/출력단에 연결되는 P-웰영역의 오픈 드레인용 N+ 소오스/드레인영역과 N-웰영역의 N+ 소오스/드레인영역 사이에 ESD용 저항영역이 연장되도록 연결시켜 줌으로써 오픈 드레인용 N+ 소오스/드레인영역의 면적이 증가되어 역방향 전압의 캐패시턴스값을 상대적으로 증가시키고 저항을 증가시켜 -500V 이상의 높은 정전기 전압에서도 반도체칩의 내부회로를 보호할 수 있다.

Description

정전기방전 방지용 반도체장치
본 발명은 정전기방전(Electrostatic Discharge 이하, ESD)에 관한 것으로, 특히 ESD 방지용 보호회로내 입/출력단이 연결되는 N+ 소오스/드레인영역의 면적을 증대시켜 ESD저항을 증가시키는 ESD 방지용 반도체장치에 관한 것이다.
일반적으로, 반도체칩내의 모스(MOS) 회로는 내부적으로 5V 내외의 전압으로 동작하도록 설계되어 있으며 여러 원인등으로 인해 그 이상의 높은 전압에 노출된 경우가 발생하게 되는데, 반도체칩이 고전압의 ESD에 노출되었을 때 반도체칩의 내부회로가 손상을 받게 되어 내부회로가 오동작, 동작불능 등의 신뢰성을 저하시키는 문제점이 발생된다. 이러한 내부회로 손상은 정전기방전때 입력단자를 통해 주입된 정전기 전하가 내부회로를 거쳐 최종적으로 다른 단자를 통해 빠져나가면서 일으키는 주울(Joule)열로 인해 취약한 곳에서 접합 스파이킹(Junction Spiking), 산화막 파열(Rupture) 현상 등을 일으키기 때문이다.
따라서, 반도체 칩은 외부의 뜻하지 않은 ESD로부터 보호를 받기 위해 와이어본딩(Wire Bonding)이 되는 패드(PAD) 부위와 주(Main) 회로 사이에 ESD 방지용 보호회로가 설치되어 왔다.
통상적인 ESD 방지용 보호회로는 NMOS 트랜지스터의 NP 다이오드 또는 PMOS 트랜지스터의 PN 다이오드로 구성되며, 상기 PN 다이오드는 P+ 소오스/드레인영역과 N-웰영역이 접하는 형상으로 이루어지고, 상기 NP 다이오드는 N+ 소오스/드레인영역과 P-웰영역 사이가 접하는 형상으로 이루어진다.
도 1은 종래의 ESD 방지용 반도체장치를 도시한 레이아웃도이다.
참조부호 10은 P-웰영역, 12는 금속배선, 14는 게이트용 폴리실리콘막, 16은 콘택홀, 18a·18b·18c는 N+ 소오스/드레인영역, 20는 N-웰영역을 나타낸다.
도 1에 대하여 간단히 살펴보면, 반도체기판내에 P-웰영역(10)의 N+ 소오스/드레인영역(18b)과 N-웰영역(20)의 N+ 소오스/드레인영역(18c)은 금속배선(12)에 의해 상호 연결되어 있다. 이 때, P-웰영역(10)의 N+ 소오스/드레인영역(18b)은 좁은 면적을 가지며 고립되어 있다.
이와 같은 구조를 갖는 반도체칩의 불량(fail)은 오픈(Open) 드레인 및 풀업(Pull-Up)용으로 이용되며 5V의 전원(VDD)이 인가되는 N+ 소오스/드레인영역(18b)에서 주로 발생된다. 이는 불량부위인 N+ 소오스/드레인(18b)영역은 면적이 넓지 않고 독립되어 있으며 N형 불순물, 예를들어 인(P)이 고농도로 이온주입되어 있기 때문이다.
여기서, 음의 HBM 측정조건으로 N+ 소오스/드레인영역(18b)를 접지시키고 P-웰영역(10)의 N+ 소오스/드레인영역(18a)에 음의 ESD를 인가하게 되면 ESD가 N+ 소오스/드레인영역(18a)과 P-웰영역(10) 및 N+ 소오스/드레인영역(18b)을 순차적으로 거쳐 진행하게 된다.
이 때, N+ 소오스/드레인영역(18a)과 P-웰영역(10) 사이에 높은 역방향 전압이 걸리게 되므로 N+ 소오스/드레인영역(18a)과 P-웰영역(10) 사이에는 역방향 브레이크다운(Breakdown) 전압이 발생하기 쉽다.
즉, 좁은영역으로 고립되어 있는 파워단의 N+ 소오스/드레인영역(18b)와 N-웰영역(20)의 N+ 소오스/드레인영역(18c)은 금속배선(12)에 의하여 상호 연결되어 있으므로 파워가 공급되는 N+ 소오스/드레인영역(18b)이 그라운드(GND) 상태가 되고, N+ 소오스/드레인영역(18a)에 음의 전압이 가해지면 그라운드되어 있는 N+ 소오스/드레인영역(18b)에는 역방향 전압이 걸리게 된다. 이 때, 높은 EDS 전압이 인가되면 역방향 브레이크다운 전압이 발생되므로 N+ 소오스/드레인영역(18a)과 P-웰영역(10) 사이의 접합면이 쉽게 파괴된다.
따라서, 반도체칩은 음(Negative)의 인체 모델(Human Body Model)에서 ESD 전압이 -500V ∼ 2000V에서 견디도록 설계되어 있으나 종래 마이컴제품의 반도체칩 ESD 전압은 -500V 미만인 취약한 구조로 설계되어 있어 종래의 정전기방전 보호회로는 -500V 정도의 낮은 ESD 전압에서도 파괴되는 문제점이 있다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 오픈 드레인용 N+ 소오스/드레인영역의 면적을 증대시켜 역방향 전압의 캐패시턴스값을 증가시키고 저항을 증가시켜 -500V 이상의 높은 정전기 전압에서도 반도체칩의 내부회로를 보호할 수 있도록 한 ESD 방지용 반도체장치를 제공하는 데 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 ESD 방지용 반도체장치는
입/출력단에 연결되며 오픈 드레인용으로 사용되는 소오스/드레인영역; 및
상기 소오스/드레인영역의 정전기 보호를 위해 상기 소오스/드레인영역에 일체로 연결되는 저항영역이 포함되어 있다.
여기서, 상기 소오스/드레인영역은 N+ 형 또는 P+ 형으로 이루어지며, 상기 저항영역은 상기 소오스/드레인영역과 동일한 도전형과 동일 도핑농도로 형성된다.
상기와 같은 구조를 갖는 ESD 방지용 반도체장치에 따르면, 종래의 ESD 전압 보다 상대적으로 더 높은 ESD 전압에서 견딜 수 있는 내부회로를 갖는 반도체 칩을 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 ESD 방지용 반도체장치에 대하여 더욱 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 ESD 방지용 반도체장치를 도시한 레이아웃도이다.
참조부호 50은 P-웰영역, 52는 금속배선, 54는 게이트용 폴리실리콘막, 56은 콘택홀, 58a·58b·58c·58d는 N+ 소오스/드레인영역, 60는 N-웰영역을 나타낸다.
특히, 참조부호 58b는 오픈 드레인용 N+ 소오스/드레인영역으로 사용되고, 참조부호 58d는 ESD용 저항영역으로 사용되며, 상기 참조부호 58a 및 58c는 통상의 N+ 소오스/드레인영역으로 사용된다.
도 2에 도시된 레이아웃도에 대하여 살펴보면, 반도체기판내에 N-웰영역(60)과 P-웰영역(50)이 형성되어 있고, 상기 N-웰영역(60)에는 N+ 소오스/드레인영역(58c)이 형성되어 있으며, 상기 P-웰영역(50)에는 N+ 소오스/드레인영역(58b)이 형성되어 있다.
N+ 소오스/드레인영역(58b)과 N-웰영역(60)의 N+ 소오스/드레인영역(58c) 사이에는 면적을 증대시키며 저항을 증가시키는 ESD용 저항영역(58d)이 연장되도록 연결되어 있다.
상기 ESD용 저항영역(58d)은 N-웰영역 또는 P-웰영역 상에 형성될 수 있으며, 상기 오픈 드레인용 N+ 소오스/드레인영역(58b)에는 5V 이상의 전압이 인가된다.
여기서, N+ 소오스/드레인영역(58b)에는 5V 이상의 파워가 인가되므로 예컨데 보호회로에 PMOS 트랜지스터를 연결할 경우 P+ 소오스/드레인영역(도시 안됨)과 N-웰영역(60)사이에 인가되는 바이어스 상태가 순방향이 되기 때문에 NMOS 트랜지스터의 보호회로로 사용 가능하다
또한, 패드부위와 내부회로 사이에 보호회로가 있을지라도 파워가 인가되는 NMOS 트랜지스터의 N+ 소오스/드레인영역(58b)이 N-웰영역(60)의 N+ 소오스/드레인영역(58c)과 따로 고립되어 있을 경우에도 음 HBM에서의 ESD 전압에 취약해지는 것을 방지하기 위해 ESD용 저항영역(58d)을 오픈 드레인용 N+ 소오스/드레인영역(58b)과 N+ 소오스/드레인영역(58c)사이에 연장되도록 연결한다.
이상에서와 같이, 오픈 드레인용 N+ 소오스/드레인영역에 역방향 전압의 캐패시턴스값을 상대적으로 증가시키고 저항을 증가시켜 ESD용 저항영역을 연장되도록 연결함으로서 ESD 전압이 -500V 이상, 예들들어 -500V ∼ -1000V에서도 반도체칩의 내부회로가 파손되는 것을 방지할 수 있다.
상기와 바와 같이 본 발명에 따르면, 입/출력단에 연결되는 P-웰영역의 오픈 드레인용 N+ 소오스/드레인영역과 N-웰영역의 N+ 소오스/드레인영역 사이에 저항영역이 연장되도록 연결시켜 줌으로써 오픈 드레인용 N+ 소오스/드레인영역의 면적이 증가되어 역방향 전압의 캐패시턴스값을 증가시키고 저항을 크게하여 -500V 이상의 높은 정전기 전압에서도 반도체칩의 내부회로가 파손되는 것을 방지할 수 있다.
도 1은 종래의 정전기방전 방지용 반도체장치를 도시한 레이아웃도
도 2는 본 발명에 따른 정전기방전 방지용 반도체장치를 도시한 레이아웃도

Claims (3)

  1. 입/출력단에 연결되며 오픈 드레인용으로 사용되는 소오스/드레인영역; 및
    상기 소오스/드레인영역의 정전기 보호를 위해 상기 소오스/드레인영역에 일체로 연결되는 저항영역을 포함하는 것을 특징으로 하는 정전기방전 방지용 반도체장치.
  2. 제 1 항에 있어서, 상기 소오스/드레인영역은 N+ 형 또는 P+ 형으로 이루어진 것을 특징으로 하는 정전기방전 방지용 반도체장치.
  3. 제 1 항에 있어서, 상기 저항영역은 상기 소오스/드레인영역과 동일한 도전형과 동일 도핑농도로 형성되는 것을 특징으로 하는 정전기방전 방지용 반도체장치.
KR10-1998-0035893A 1998-09-01 1998-09-01 정전기방전 방지용 반도체장치 KR100506970B1 (ko)

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US11855075B2 (en) 2022-01-06 2023-12-26 SK Hynix Inc. Electrostatic discharge protection circuit

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