KR100245089B1 - 래치업 방지용 반도체 회로 - Google Patents

Abstract

본 발명은 래치-업 방지용 반도체 회로에 관한 것으로, 외부와 신호 전달이 이루어지는 패드 근처에 N-모스 트랜지스터 및 P-모스 트랜지스터를 사용하여, 외부에서 주입되는 전자나 정공들을 상기 회로를 통해 흡수되도록 하므로써, 기판 전위를 일정하게 유지시켜 반도체 칩을 래치-업 현상으로 부터 보호하여, 반도체 회로의 신뢰성을 향상시키는 래치-업 방지용 반도체 회로에 관한 것이다.

Description

래치업 방지용 반도체 회로

본 발명은 래치-업 방지용 반도체 회로에 관한 것으로, 외부와 신호 전달이 이루어지는 패드 근처에 N-모스 트랜지스터 및 P-모스 트랜지스터를 사용하여, 외부에서 주입되는 전자나 정공들을 상기 회로를 통해 흡수되도록 하므로써, 기판 전위를 일정하게 유지시켜 반도체 칩을 래치-업 현상으로 부터 보호하는 래치-업 방지용 반도체 회로에 관한 것이다.

일반적으로 C-모스 트랜지스터로 이루어진 반도체 제품은 그 신뢰성을 확보하기 위하여 반드시 래치-업(Latch-Up) 특성을 확보하여야만 하는 바, 이 래치-업 특성은 칩에 외부 전원이 인가된 상태에서 각 패드들을 통하여 주입되는 전하들이 칩 내부 회로에 기생적으로 구성되어 있는 웰(Well) 경계 지역의 래치-업 회로를 트리거시켜 'Vcc' 전원으로 부터 'Vss' 그라운드로 매우 많은 전류들이 계속적으로 흐르게 되므로써 칩 내의 내부 회로 일부를 파괴시켜 제품의 특성 불량을 일으키는 문제점을 유발한다.

여기서 일반적인 C-모스를 이용한 반도체 회로의 웰 경계 지역을 나타낸 단면도를 참조하여, 상기 C-모스 영역에서 발생하는 래치-업 현상을 간략하게 설명하면 제 1도 및 제 2도와 같이 도시할 수 있는 바, 제 1도는 C-모스를 이용한 반도체 회로의 웰 경계 지역을 나타낸 단면도이고, 제 2도는 상기 제 1 도의 C-모스 단면에서 발생되는 두개의 바이폴라 트랜지스터의 래치-업 등가회로를 나타낸 것이며, 이때 편의상 P형 기판 전위를 'Vbb' 벌크 전압이 인가되는 상태로 도시하였다.

도면에 도시된 트랜지스터는 P형 기판을 이용하여 제조한 C-모스 트랜지스터로, P형의 기판상에 N-웰이 형성되고, 상기 N-웰 내에 P-모스를 형성하기 위해 P⁺불순물 확산 영역이 형성되며, 또한 N-웰을 픽-업(Pick-Up)하기 위해 N⁺불순물 확산 영역이 위치된다.

그리고 P형 기판상에는 N-모스를 형성하기 위하여 N⁺불순물 확산 영역이 형성되고, P형 기판을 픽-업하기 위한 P⁺불순물 확산 영역이 형성된다.

이와 같은 구조로 형성된 C-모스 트랜지스터는 칩이 동작할때 웰 경계지역에서 발생되는 두개의 기생 바이폴라 트랜지스터(NPN형 트랜지스터, PNP형 트랜지스터)의 영향으로 전압 'Vcc'와 'Vss' 사이에 래치-업 현상이 발생하게 되어 칩의 파괴 현상이 일어나게 된다.

따라서 상기와 같은 래치-업 특성을 개선하기 위해 제품을 제조할 시 래치-업 시험 과정을 거치게 되는데, 이 래치-업 시험시 핀들을 통해서 주입되는 전하들에 의해 핀 근처의 기판 전위가 국부적으로 변할때 기판에 연결된 전극이 이를 충분히 받아들이지 못할 경우에는 기판 전위 자체가 전체적으로 변하게 되어 주위의 회로에 영향을 미치게 된다.

보편적으로 상기와 같은 제품의 신뢰성 시험에서 사용되는 래치-업 시험 조건은 칩에 동작 전압을 가한 상태에서 각 핀 별로 전류를 순방향과 역방향으로 일정시간 동안 가해 준후, 일정 전류의 허용 범위를 스펙으로 하여 래치-업 발생 여부를 결정하게 되며, C-모스로 구성된 제품에 있어서 래치-업을 방지하기 위하여는 일반적으로 C-모스가 형성되는 웰 경계 지역의 래치-업 특성 관련 디자인 규칙을 완화시켜 일차적으로 문제를 해결하고 있다.

그러나 상술한 바와 같은 방법으로는 고집적화 된 제품에서 중요시 되는 칩 면적에 대한 제한을 받기 때문에 무작정 래치-업만을 고려하여 완화된 설계를 할 수가 없으므로, 최소의 면적을 사용하면서 래치-업 특성을 확보하여야 하는 어려움이 있다.

이에 따라 실제적으로 사용되고 있는 C-모스 제품의 경우 래치-업 특성을 완전히 없앨 수가 없으며, 어느 정도의 한계를 정해 놓고 그 정도의 범주에서만 래치-업이 발생하지 않으면 된다.

또한 이와 같은 특성은 제품별로 사용하고 있는 파워(Power) 방법에 따라 변하기 때문에 제품마다의 특성에 따라 이 문제를 해결하는 방법도 여러 가지가 있다.

그 일예를 들면, 보통 제품의 경우에 있어서는 기판 전위를 P형 기판을 사용할 경우에는 그라운드 전압을 기판에 가하여 사용하고, 반대로 N형의 기판을 사용할 경우에는 'Vcc'전압을 기판에 인가하여 사용한다.

이 경우에 있어서는 외부로 부터 주입되는 전류를 곧바로 그라운드이든 전압 'Vcc'이든 직접적인 파워-라인을 따라서 받아들일 수 있기 때문에 쉽게 상기 문제를 어느 정도 해결할 수 있으나, 디-램 제품의 경우에는 메모리 셀의 비트 라인 캐패시턴스를 줄이기 위해 P형 기판상에 온-칩(On-Chip) 기판 전압 제너레이터를 이용하여 기판에 인가하여 주는데, 이 방법 때문에 상기에서 언급한 파워 전위를 기판에 가해 주는 방법에 비하여 훨씬 래치-업 특성을 제어하기가 어려운 문제점이 있다.

실예로 P형 실리콘 기판에 'Vbb' 벌크 전압을 인가하여 사용하고 있는 보통의 디-램 제품의 경우에 대해 래치-업 시험을 행하는 것을 설명하면, 디-램 제품은 모든 제품의 경우와 같이 외부로 연결되는 핀들을 가지고 있으며, 제품의 정전기 충격을 보호하기 위하여 어드레스, 컨트롤 핀에는 'ESD(Electro-Static Discharge)' 보호회로가 구성되어 있는 바, 이는 제 3도에 도시된 바와 같다.

신호를 인가받는 패드(1)에 저항 성분의 N-모스 트랜지스터(N1)와 저항(R)이 직렬로 연결되고, 상기 트랜지스터(N1)와 저항(R)에 바이어스 역할의 N-모스 트랜지스터(N2)가 병렬로 연결되며, 상기 저항(R)의 일측에 P-모스 트랜지스터(P1)와 N-모스 트랜지스터(N3)가 쌍을 이루어 복수개 연결되어 있다.

이와 같은 구조의 핀들에 래치-업 시험을 인가하게 되면, 포지티브 주입(Positive Injection)의 경우는 정공들이 N⁺불순물 접합을 통하여 기판 전압과 역방향 전압이 형성되며, 가해진 전압이 일정 전압(접합 파괴 전압) 이상으로 올라가게 되면 접합 파괴 현상으로 기판쪽으로 주입된 정공들이 국부적으로 기판 전위를 증가시키게 된다.

그러나 기판 전압은 온-칩 Vbb 제너레이터에 의하여 계속적으로 전류를 공급하게 되어 약간의 기판 전위 상승은 있을 수 있으나 국부적 기판 상승 효과에 의해 다시 'ESD' 회로의 트랜지스터가 바이폴라 동작에 의해 그라운드 쪽으로 주입된 전류를 받아들이기 때문에 어느 정도의 전류 주입은 래치-업을 유발하지 않는 상태에서 견딜 수 있다.

반대로 상기 조건과 달리 네가티브 주입(Negative Injection)의 경우는 핀을 통해서 인가되는 전자들이 N⁺불순물 확산 영역을 통하여 기판으로 순방향 바이어스에 의해 계속적으로 주입되는데, 온-칩 Vbb 제너레이터는 동작 전압이 고정되어 있는 상태에서 기판의 전위가 더욱 감소하게 되어 더이상 전류를 공급할 수 없게 된다.

이로 인하여 기판의 전위는 처음에는 국부적으로 감소하게 되나 계속적으로 주입되는 전자들에 의하여 기판 전체가 점차적으로 감소하게 되고 주위의 다른 N⁺불순물 접합 (특히 전위가 가장 높게 인가되어 있는 전극의 경우 더욱 취약함)의 접합 파괴 전압 이상으로 더욱 떨어져 결국 접합 파괴가 발생하게 되고 이로 인하여 래치-업이 발생하게 된다.

본 발명은 상술한 바와 같은 종래 문제점을 해결하기 위해, 트랜지스터를 이용해 외부에서 주입된 전하들로 인한 기판 전위의 국부적 변화를 감지하고, 전하들이 기판 전체로 확산되기 전에 우선적으로 이 트랜지스터를 사용하여 주입된 전류를 흡수해 기판 전위의 변화를 최소화시키므로써 래치-업 특성을 개선시키는 것을 목적으로 한다.

도 1은 일반적인 C-모스를 이용한 반도체 회로의 웰 경계 지역을 나타내는 단면도.

도 2는 제 1 도의 C-모스 단면에서 발생되는 두개의 바이폴라 트랜지스터의 래치-업 등가회로.

도 3은 일반적인 정전기 보호(ESD) 회로도.

도 4 (A)는 본 발명에 의해 구현된 래치-업 방지용 반도체 회로도.

도 4 (B)는 도 4 (A)의 단면도.

도 5 (A)는 본 발명의 다른 실시예에 의해 구현된 래치-업 방지용 반도체 회로도.

도 5 (B)는 도 5 (A)의 단면도.

도 6 (A)는 본 발명에 의해 구현된 반도체 회로를 실제적으로 반도체 제품의 칩에 이용한 상태를 개략적으로 나타내는 회로도.

도 6 (B)는 도 6 (A)의 단면도.

도 7은 일반적인 입/출력 회로 영역을 나타내는 회로도.

*도면의 주요부분에 대한 부호의 설명*

1 : 패드2 : N⁺소스 영역

3 : N⁺드레인 영역4 : P⁺불순물 확산 영역

5 : P⁺소스 영역6 : P⁺드레인 영역

7, 10 : N⁺불순물 확산 영역

8 : 입/출력 회로 영역

9 : 온-칩 기판 전압 제너레이터

상기와 같은 목적을 달성하기 위해 본 발명에서는 N-모스 트랜지스터 및 P-모스 트랜지스터 제조시 기판과 동일한 불순물 확산 영역을 부가 구성하고, 상기와 같이 구성된 트랜지스터를 반도체 회로와 연결하여 외부로 부터 주입되는 전자 및 정공들을 흡수하도록 하므로써, 래치-업을 방지토록 한다.

이와 같이 동작되도록 하는 본 발명에 의한 반도체 회로는 외부 신호를 입력으로 하는 패드에;

드레인 전극은 그라운드로 고정되고, 소스 전극은 상기 패드 주위의 벌크 전극에 접속되며, 게이트 전극은 온-칩 벌크 전압(Vbb) 제너레이터에 연결된 N-모스 트랜지스터를 접속하므로써;

외부로 부터 주입되는 전자들에 대해 벌크 전위를 상기 벌크 전압으로 일정하게 유지시켜 래치-업을 방지하도록 하는 것을 특징으로 한다.

또한 본 발명의 다른 실시예에 따른 반도체 회로는 외부 신호를 입력으로 하는 패드에;

소스 전극과 게이트 전극은 'Vpp' 전압 온-칩 제너레이터에 연결되고, 드레인 전극은 상기 패드 주위의 벌크 전극에 접속되며, 'Vpp' 전위로 웰 픽-업된 P-모스 트랜지스터를 접속하므로써;

외부로 부터 주입되는 전자들에 대해 칩의 웰 전위를 일정하게 유지시켜 래치-업을 방지하도록 하는 것을 특징으로 한다.

상술한 목적과 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제 4도 (A)는 본 발명에 위해 구현된 래치-업 방지용 반도체 회로로, N-모스 트랜지스터의 드레인(D) 전극은 그라운드(Vss)로 고정하고, 소스(S) 전극은 패드(1) 근처의 벌크 전극에 접속하며, 게이트(G) 전극은 온-칩 Vbb 제너레이터 혹은 패드(1)로 부터 일정 거리 이상 떨어져 있는 벌크 전극에 연결한다.

상기와 같은 연결을 가지는 반도체 회로의 단면도를 보면 이는 제 4도 (B)에 도시된 바와 같이, P형 기판에 형성된 N⁺소스 영역(2)과, N⁺드레인 영역(3)과, 상기 N-모스 트랜지스터의 소스단자를 P형 기판과 연결하기 위해 형성한 P⁺불순물 확산 영역(4)으로 구성된다.

이와 같이 이루어진 N-모스 트랜지스터를 래치-업 테스트가 행해지는 모든 패드(1)의 근처에 각각 연결하며, 반드시 상기 N-모스 트랜지스터의 위치는 트랜지스터 동작시 바디-이펙트(Body-Effect)를 최소화하기 위해 패드(1) 근처에 위치시켜야 한다.

이와 같이 구성된 N-모스 트랜지스터를 상기와 같은 형태로 연결하여 사용하면, 패드(1) 근처의 외부에서 주입된 전자들이 벌크에 축적되어 국부적으로 기판에 전위차를 발생하게 될 경우 우선적으로 상기 N-모스 트랜지스터가 전류를 흡수하기 때문에 래치-업 현상을 방지한다.

제 5도 (A)는 본 발명의 래치-업 방지 반도체 회로의 다른 실시예를 나타낸 도면으로, 상기 N-모스 트랜지스터와 유사 기능을 수행하는 P-모스 트랜지스터에 대한 래치-업 방지 반도체 회로이다.

P-모스 트랜지스터의 소스(S) 전극과 N-웰의 픽-업은 Vpp 온-칩 제너레이터 전압 (Vpp 전압은 Vcc 전원전압 보다 일반적으로 2배의 Vth 값을 갖는다.)을 입력받도록 연결하고, 게이트(G) 전극은 Vpp 온-칩 제너레이터로 부터 연결된 Vpp 전압으로 유지되도록 하며, 드레인 전극은 패드 주위의 벌크 전극에 연결한다.

상기와 같은 연결을 가지는 반도체 회로의 단면도를 보면 이는 제 5도 (B)에 도시된 바와 같이, N형 기판에 형성된 P⁺소스 영역(5)과, P⁺드레인 영역(6)과, 상기 P-모스 트랜지스터의 소스단자를 N형 기판과 연결하기 위해 형성한 N⁺불순물 확산 영역(7)으로 구성된다.

이와 같이 이루어진 P-모스 트랜지스터를 래치-업 테스트가 행해지는 모든 패드(1)의 근처에 각각 연결하며, 반드시 상기 P-모스 트랜지스터의 위치는 트랜지스터 동작시 바디-이펙트(Body-Effect)를 최소화하기 위해 패드(1) 근처에 위치시켜야 한다.

이와 같이 구성된 P-모스 트랜지스터를 상기와 같은 형태로 연결하여 사용하면 만약 상기 P-모스 트랜지스터의 드레인 전극에 외부에서 Vpp 이상의 전압이 주입될때 이 P-모스 트랜지스터가 동작하여 N-웰에 축적되는 정공들을 흡수하여 래치-업을 방지한다.

제 6도 (A)는 본 발명에 의해 구현된 상기 N-모스 트랜지스터를 실제적으로 반도체 제품의 칩에 이용한 도면을 나타낸 것으로, 외부 신호를 입력받는 패드(1)와, 상기 패드(1)에 연결된 입/출력 회로 영역(8)과 N-모스 트랜지스터 및 온-칩 기판 전압 제너레이터(9)로 이루어지며, 상기 트랜지스터의 연결은 상술한 바와 같이 드레인 전극은 그라운드로 연결되고, 게이트 전극은 칩에서 발생되는 온-칩 기판 전압 제너레이터(9)의 전위로 연결되며, 소스 전극은 상기 패드(1)에 연결된 입/출력 회로 영역(8)의 벌크 전극과 연결되도록 배치되어 있다.

상기와 같은 연결을 가지는 반도체 회로의 단면도를 보면 이는 제 6도 (B)에 도시된 바와 같이, P형 기판에 형성된 N⁺소스 영역(2)과, N⁺드레인 영역(3)과, 상기 N-모스 트랜지스터의 소스단자를 P형 기판과 연결하기 위해 형성한 P⁺불순물 확산 영역(4)과, 입/출력 회로 영역(8) 및 상기 입/출력 회로 영역(8)과 연결된 N⁺불순물 확산 영역(10)으로 구성된다.

상기와 같이 반도체 회로내에 본 발명에서 구현한 N-모스 트랜지스터를 상기처럼 연결하여 구동하게 되면, 외부 패드(1)로 부터 주입되는 전자들을 이 회로를 통하여 그라운드로 흐르게 해주므로써, 벌크 전위를 'Vbb'로 일정하게 유지시켜 준다.

따라서 반도체 회로에서 발생하는 래치-업 문제를 해결할 수 있게 된다.

참고로 상기 입/출력 회로 영역(8)에 대한 간략한 회로를 보면 제 7도와 같이 도시할 수 있는 바, 패드(1)에 연결된 N-모스 트랜지스터를 이용하여 풀-업과 풀-다운 동작을 동시에 사용하는 경우에 대한 회로이다.

그리고 본 발명에서 구현한 상기 각 트랜지스터는 상기 일예로 예시한 회로 부분 중 입/출력 회로 영역(8) 부분 대신 정전기 보호 회로 영역(제 3도에 도시되어 있음)이 위치할 경우에도 상기 트랜지스터를 정전기 보호 회로의 벌크 전극에 접속하여 사용하면 래치-업 현상을 방지할 수 있다.

이상에서 상세히 설명한 바와 같이 본 발명은 N-모스 트랜지스터 및 P-모스 트랜지스터 제조시 기판과 동일한 불순물 확산 영역을 부가 구성하고, 상기와 같이 구성된 트랜지스터를 반도체 회로와 연결하여 외부로 부터 주입되는 전자 및 정공들을 흡수하므로써, 래치-업을 방지하여 반도체 회로의 신뢰성을 향상시키는 잇점이 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (19)

1. 반도체 회로에 있어서,

   외부 신호를 입력으로 하는 패드에;

   드레인 전극은 그라운드로 고정되고, 소스 전극은 상기 패드 주위의 벌크 전극에 접속되며, 게이트 전극은 온-칩 벌크 전압(Vbb) 제너레이터에 연결된 N-모스 트랜지스터를 접속하므로써;

   외부로 부터 주입되는 전자들에 대해 벌크 전위를 상기 벌크 전압으로 일정하게 유지시켜 주는 것을 특징으로 하는 반도체 회로.
2. 제 1항에 있어서,

   상기 N-모스 트랜지스터는 P형기판에 형성된 N⁺불순물 확산 영역과, P⁺불순물 확산 영역을 포함하는 것을 특징으로 하는 반도체 회로.
3. 제 2항에 있어서,

   N-모스 트랜지스터의 소스 전극은 상기 P⁺불순물 확산 영역을 통하여 벌크 전극과 접속되는 것을 특징으로 하는 반도체 회로.
4. 제 1항에 있어서,

   상기 패드 주위의 벌크 전극에 접속되는 N-모스 트랜지스터의 소스 전극은 특히 패드 근처의 정전기 보호 회로에 인접되도록 접속시키는 것을 특징으로 하는 반도체 회로.
5. 제 1항에 있어서,

   상기 패드 주위의 벌크 전극에 접속되는 N-모스 트랜지스터의 소스 전극은 특히 패드 근처의 입/출력 회로에 인접되도록 접속시키는 것을 특징으로 하는 반도체 회로.
6. 제 1항에 있어서,

   상기 N-모스 트랜지스터는 상기 외부와 전기적 신호 전달이 이루어지는 모든 패드에 대응하여 연결되는 것을 특징으로 하는 반도체 회로.
7. 제 1항에 있어서,

   상기 N-모스 트랜지스터의 게이트 전극과 온-칩 벌크 전압(Vbb) 제너레이터의 연결은 저항이 적은 금속 배선으로 연결하는 것을 특징으로 하는 반도체 회로.
8. 제 1항에 있어서,

   상기 N-모스 트랜지스터의 게이트 전극은 상기 패드로 부터 일정거리 이상 떨어져 있는 벌크 전극에 연결하는 것을 특징으로 하는 반도체 회로.
9. 제 1항에 있어서,

   상기 N-모스 트랜지스터는 트랜지스터 동작시 바디-이펙트(Body-Effect)를 최소화 시키기 위해 패드 근처에 위치시키는 것을 특징으로 하는 반도체 회로.
10. 제 1항에 있어서,

    상기 N-모스 트랜지스터는 패드로 부터 상기 온-칩 제너레이터의 'Vbb' 전위보다 절대값이 더 큰 전위가 가해질때 동작되어 칩의 벌크 전위를 일정하게 유지시켜 주는 것을 특징으로 하는 반도체 회로.
11. 반도체 회로에 있어서,

    외부 신호를 입력으로 하는 패드에;

    소스 전극과 게이트 전극은 'Vpp' 전압 온-칩 제너레이터에 연결되고, 드레인 전극은 상기 패드 주위의 벌크 전극에 접속되며, 'Vpp' 전위로 웰 픽-업된 P-모스 트랜지스터를 접속하므로써;

    외부로 부터 주입되는 전자들에 대해 칩의 웰 전위를 일정하게 유지시켜 주는 것을 특징으로 하는 반도체 회로.
12. 제 11항에 있어서,

    상기 P-모스 트랜지스터는 N형기판에 형성된 P⁺불순물 확산 영역과, N⁺불순물 확산 영역을 포함하는 것을 특징으로 하는 반도체 회로.
13. 제 12항에 있어서,

    P-모스 트랜지스터의 소스 전극은 상기 N⁺불순물 확산 영역을 통하여 N-웰과 접속되는 것을 특징으로 하는 반도체 회로.
14. 제 11항에 있어서,

    상기 패드 주위의 벌크 전극에 접속되는 P-모스 트랜지스터의 드레인 전극은 특히 패드 근처의 정전기 보호 회로에 인접되도록 접속시키는 것을 특징으로 하는 반도체 회로.
15. 제 11항에 있어서,

    상기 패드 주위의 벌크 전극에 접속되는 P-모스 트랜지스터의 드레인 전극은 특히 패드 근처의 입/출력 회로에 인접되도록 접속시키는 것을 특징으로 하는 반도체 회로.
16. 제 11항에 있어서,

    상기 P-모스 트랜지스터는 상기 외부와 전기적 신호 전달이 이루어지는 모든 패드에 대응하여 연결되는 것을 특징으로 하는 반도체 회로.
17. 제 11항에 있어서,

    상기 P-모스 트랜지스터의 게이트 전극과 'Vpp' 전압 온-칩 제너레이터의 연결은 저항이 적은 금속 배선으로 연결하는 것을 특징으로 하는 반도체 회로.
18. 제 11항에 있어서,

    상기 P-모스 트랜지스터는 트랜지스터 동작시 바디-이펙트(Body-Effect)를 최소화 시키기 위해 패드 근처에 위치시키는 것을 특징으로 하는 반도체 회로.
19. 제 11항에 있어서,

    상기 P-모스 트랜지스터는 패드로 부터 상기 온-칩 제너레이터의 'Vpp' 전위보다 절대값이 더 큰 전위가 가해질때 동작되어 칩의 웰 전위를 일정하게 유지시켜 주는 것을 특징으로 하는 반도체 회로.