JPH05347095A - 基板電位発生回路 - Google Patents
基板電位発生回路Info
- Publication number
- JPH05347095A JPH05347095A JP4156612A JP15661292A JPH05347095A JP H05347095 A JPH05347095 A JP H05347095A JP 4156612 A JP4156612 A JP 4156612A JP 15661292 A JP15661292 A JP 15661292A JP H05347095 A JPH05347095 A JP H05347095A
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- JP
- Japan
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- substrate
- potential
- circuit
- substrate potential
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Abstract
(57)【要約】
【目的】 消費電流を抑制し、且つ半導体チップ面積の
増大を抑制することのできる基板電位発生回路を提供す
る。 【構成】 本発明の基板電位発生回路は、半導体集積回
路の基板上に搭載されて、当該基板の電位が電圧Ｖ1 に
上昇した時点において“Ｌ”レベルから“Ｈ”レベルに
変化する検知信号φ1 を出力する基板電位検知回路１
と、前記基板上に搭載されて、当該基板の電位が更に電
圧Ｖ2 （Ｖ2 ＞Ｖ1 ）に上昇した時点において“Ｌ”レ
ベルから“Ｈ”レベルに変化する検知信号φ2 を出力す
る基板電位検知回路２と、前記基板上に搭載されて、前
記基板電位を出力するとともに、検知信号φ1 を受け
て、前記基板の電位の上昇を抑制するように動作する基
板電位発生・制御回路３と、前記基板上に搭載されて、
検知信号φ2 を受けて、基板電位発生・制御回路３の出
力端の電位を接地電位に設定するＮＭＯＳトランジスタ
４とを備えて構成される。
増大を抑制することのできる基板電位発生回路を提供す
る。 【構成】 本発明の基板電位発生回路は、半導体集積回
路の基板上に搭載されて、当該基板の電位が電圧Ｖ1 に
上昇した時点において“Ｌ”レベルから“Ｈ”レベルに
変化する検知信号φ1 を出力する基板電位検知回路１
と、前記基板上に搭載されて、当該基板の電位が更に電
圧Ｖ2 （Ｖ2 ＞Ｖ1 ）に上昇した時点において“Ｌ”レ
ベルから“Ｈ”レベルに変化する検知信号φ2 を出力す
る基板電位検知回路２と、前記基板上に搭載されて、前
記基板電位を出力するとともに、検知信号φ1 を受け
て、前記基板の電位の上昇を抑制するように動作する基
板電位発生・制御回路３と、前記基板上に搭載されて、
検知信号φ2 を受けて、基板電位発生・制御回路３の出
力端の電位を接地電位に設定するＮＭＯＳトランジスタ
４とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は基板電位発生回路に関
し、特に半導体集積回路に用いられる基板電位発生回路
に関する。
し、特に半導体集積回路に用いられる基板電位発生回路
に関する。
【０００２】
【従来の技術】従来の基板電位発生回路の一例の構成図
が図４に示される。この基板電位発生回路は、図４に示
されるように、基板電位検知回路１０と基板電位発生・
制御回路１１とにより構成されている。
が図４に示される。この基板電位発生回路は、図４に示
されるように、基板電位検知回路１０と基板電位発生・
制御回路１１とにより構成されている。
【０００３】図４において、基板電位発生・制御回路１
１において生成される基板電位ＶBBは、対応する半導体
集積回路に供給されるが、当該半導体集積回路の動作時
におけるリーク電流、および短絡等によるリーク電流が
基板に流入し、これにより基板電位ＶBBのレベルが上昇
して、そのレベルが特定のレベルまで上昇すると、基板
電位検知回路１０においては当該特定レベルが検知され
てオンの状態となり、この基板電位検知回路１０より基
板電位発生・制御回路１１に送られている検知信号φ3
のレベルは、“Ｌ”レベルから“Ｈ”レベルに変化す
る。基板電位発生回路１１においては、“Ｈ”レベルの
検知信号φ3 を受けて昇圧抑制作用が作動し、基板電位
ＶBBの出力レベルが降圧される。
１において生成される基板電位ＶBBは、対応する半導体
集積回路に供給されるが、当該半導体集積回路の動作時
におけるリーク電流、および短絡等によるリーク電流が
基板に流入し、これにより基板電位ＶBBのレベルが上昇
して、そのレベルが特定のレベルまで上昇すると、基板
電位検知回路１０においては当該特定レベルが検知され
てオンの状態となり、この基板電位検知回路１０より基
板電位発生・制御回路１１に送られている検知信号φ3
のレベルは、“Ｌ”レベルから“Ｈ”レベルに変化す
る。基板電位発生回路１１においては、“Ｈ”レベルの
検知信号φ3 を受けて昇圧抑制作用が作動し、基板電位
ＶBBの出力レベルが降圧される。
【０００４】基板電位発生・制御回路１１より出力され
る基板電位ＶBBのレベルが低下して、基板電位検知回路
１０がオフする電位にまで降圧すると、これを受けて基
板電位検知回路１０より出力される検知信号φ3 は
“Ｈ”レベルより“Ｌ”レベルに変化して、基板電位発
生・制御回路１１における昇圧抑制作用が停止され、基
板電位ＶBBを一定に保持するように作用する。図６
（ａ）、（ｂ）および（ｃ）に示されるのは、それぞれ
基板電位ＶBBおよび検知信号φ3 の動作タイミング図で
あり、リーク電流の基盤に対する流入に伴ない基盤電圧
ＶBBが上昇してゆき、時間Ｔ3 において、検知信号φ3
が“Ｌ”レベルから“Ｈ”レベルに変化し、これによ
り、基板電圧ＶBBが降圧状態となり、時間Ｔ4 において
検知信号φ3 が“Ｈ”レベルから“Ｌ”レベルに変化す
る状態が示されている。
る基板電位ＶBBのレベルが低下して、基板電位検知回路
１０がオフする電位にまで降圧すると、これを受けて基
板電位検知回路１０より出力される検知信号φ3 は
“Ｈ”レベルより“Ｌ”レベルに変化して、基板電位発
生・制御回路１１における昇圧抑制作用が停止され、基
板電位ＶBBを一定に保持するように作用する。図６
（ａ）、（ｂ）および（ｃ）に示されるのは、それぞれ
基板電位ＶBBおよび検知信号φ3 の動作タイミング図で
あり、リーク電流の基盤に対する流入に伴ない基盤電圧
ＶBBが上昇してゆき、時間Ｔ3 において、検知信号φ3
が“Ｌ”レベルから“Ｈ”レベルに変化し、これによ
り、基板電圧ＶBBが降圧状態となり、時間Ｔ4 において
検知信号φ3 が“Ｈ”レベルから“Ｌ”レベルに変化す
る状態が示されている。
【０００５】
【発明が解決しようとする課題】上述した従来の基板電
位発生回路においては、基板にリーク電流が流入するこ
とによる基盤電位の昇圧を降下させて、当該基板電位を
一定のレベルに保持するように作用するが、基板に対す
るリーク電流に対して、基盤電位発生・制御回路の昇圧
抑制能力が不足する場合には、基板電位はそのまま上昇
を続け、ラッチアップを生起する要因となり、半導体集
積回路の破壊およびシステムの崩壊につながるという欠
点がある。
位発生回路においては、基板にリーク電流が流入するこ
とによる基盤電位の昇圧を降下させて、当該基板電位を
一定のレベルに保持するように作用するが、基板に対す
るリーク電流に対して、基盤電位発生・制御回路の昇圧
抑制能力が不足する場合には、基板電位はそのまま上昇
を続け、ラッチアップを生起する要因となり、半導体集
積回路の破壊およびシステムの崩壊につながるという欠
点がある。
【０００６】また、このような障害を回避するために基
板電位発生・制御回路の能力を十分に大きくとると、こ
れにより半導体集積回路総体の消費電流が増大するとと
もに、回路構成上の占有スペースがより多く必要とな
り、半導体チップ面積が増加するという欠点がある。
板電位発生・制御回路の能力を十分に大きくとると、こ
れにより半導体集積回路総体の消費電流が増大するとと
もに、回路構成上の占有スペースがより多く必要とな
り、半導体チップ面積が増加するという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明の基板電位発
生回路は、半導体集積回路の基板上に搭載されて、当該
基板の電位が電圧Ｖ1 に上昇した時点において特定レベ
ルの第１の検知信号を出力する第１の基板電位検知回路
と、前記基板上に搭載されて、当該基板の電位が更に電
圧Ｖ2 （Ｖ2 ＞Ｖ1 ）に上昇した時点において特定レベ
ルの第２の検知信号を出力する第２の基板電位検知回路
と、前記基板上に搭載されて、前記基板電位を出力する
とともに、前記第１の検知信号を受けて、前記基板の電
位の上昇を抑制するように動作する基板電位発生・制御
回路と、前記基板上に搭載されて、前記第２の検知信号
を受けて、前記基板電位発生・制御回路の出力端の電位
を、所定レベルの電位に設定するＮＭＯＳトランジスタ
と、を備えて構成される。
生回路は、半導体集積回路の基板上に搭載されて、当該
基板の電位が電圧Ｖ1 に上昇した時点において特定レベ
ルの第１の検知信号を出力する第１の基板電位検知回路
と、前記基板上に搭載されて、当該基板の電位が更に電
圧Ｖ2 （Ｖ2 ＞Ｖ1 ）に上昇した時点において特定レベ
ルの第２の検知信号を出力する第２の基板電位検知回路
と、前記基板上に搭載されて、前記基板電位を出力する
とともに、前記第１の検知信号を受けて、前記基板の電
位の上昇を抑制するように動作する基板電位発生・制御
回路と、前記基板上に搭載されて、前記第２の検知信号
を受けて、前記基板電位発生・制御回路の出力端の電位
を、所定レベルの電位に設定するＮＭＯＳトランジスタ
と、を備えて構成される。
【０００８】また、第２の発明の基板電位発生回路は、
半導体集積回路の基板上に搭載されて、当該基板の電位
が電圧Ｖ1 に上昇した時点において、特定レベルの第１
の検知信号を出力するとともに、当該基板の電位が更に
電圧Ｖ2 （Ｖ2 ＞Ｖ1 ）に上昇した時点において特定レ
ベルの第２の検知信号を出力する基板電位検知回路と、
前記基板上に搭載されて、前記基板電位を出力するとと
もに、前記第１の検知信号を受けて、前記基板の電位の
上昇を抑制するように動作する基板電位発生・制御回路
と、前記基板上に搭載されて、前記第２の検知信号を受
けて、前記基板電位発生・制御回路の出力端の電位を、
所定レベルの電位に設定するＮＭＯＳトランジスタと、
を備えて構成される。
半導体集積回路の基板上に搭載されて、当該基板の電位
が電圧Ｖ1 に上昇した時点において、特定レベルの第１
の検知信号を出力するとともに、当該基板の電位が更に
電圧Ｖ2 （Ｖ2 ＞Ｖ1 ）に上昇した時点において特定レ
ベルの第２の検知信号を出力する基板電位検知回路と、
前記基板上に搭載されて、前記基板電位を出力するとと
もに、前記第１の検知信号を受けて、前記基板の電位の
上昇を抑制するように動作する基板電位発生・制御回路
と、前記基板上に搭載されて、前記第２の検知信号を受
けて、前記基板電位発生・制御回路の出力端の電位を、
所定レベルの電位に設定するＮＭＯＳトランジスタと、
を備えて構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、基板
電位検知回路１および２と、基板電位発生回路３および
ＮＭＯＳトランジスタ４を含む制御部５とを備えて構成
される。ここにおいて、基板電位検知回路１および２
は、それぞれ基板電位の上昇に伴なう検知電位レベルが
異なっており、基板電位検知回路１の検知電位レベル
は、基板電位検知回路２の検知電位レベルよりも低いレ
ベルに設定されている。
ク図である。図１に示されるように、本実施例は、基板
電位検知回路１および２と、基板電位発生回路３および
ＮＭＯＳトランジスタ４を含む制御部５とを備えて構成
される。ここにおいて、基板電位検知回路１および２
は、それぞれ基板電位の上昇に伴なう検知電位レベルが
異なっており、基板電位検知回路１の検知電位レベル
は、基板電位検知回路２の検知電位レベルよりも低いレ
ベルに設定されている。
【００１１】図１において、基板にリーク電流が流入し
て基板電位ＶBBが上昇してゆき、図２（ａ）、（ｂ）お
よび（ｃ）に示されるように、時間Ｔ1 において電位Ｖ
1 になると、基板電位検知回路１はオンの状態となり、
これにより、基板電位検知回路１より出力される検知信
号φ1 は“Ｌ”レベルから“Ｈ”レベルに変化する。基
板電位検知回路１より出力される“Ｈ”レベルの検知信
号φ1 を受けて、基盤電位発生回路３においては昇圧抑
制作用が作動し、基板電位ＶBBの出力レベルが降圧され
る。しかしながら、基盤電位発生・制御回路３の昇圧抑
制作用が不足しているために、図２（ａ）に示されるよ
うに、基板電位ＶBBの電圧上昇傾向は抑制されはするも
のの、依然として上昇を続ける。そして、時間Ｔ2 にお
いては、図２（ｃ）に示されるように基板の電位はＶ2
となり、この時点において、基板電位検知回路２がオン
の状態となる。これにより、基板電位検知回路２より出
力される検知信号φ2 は“Ｌ”レベルから“Ｈ”レベル
に変化する。基板電位検知回路２より出力される“Ｈ”
レベルの検知信号φ1 は、ＮＭＯＳトランジスタ４のゲ
ートに入力されて、これによりＮＭＯＳトランジスタ４
はオンの状態となり、基板電位ＶBBのレベルは、瞬時に
接地電位レベルに降圧されて、その電位レベルに保持さ
れる。
て基板電位ＶBBが上昇してゆき、図２（ａ）、（ｂ）お
よび（ｃ）に示されるように、時間Ｔ1 において電位Ｖ
1 になると、基板電位検知回路１はオンの状態となり、
これにより、基板電位検知回路１より出力される検知信
号φ1 は“Ｌ”レベルから“Ｈ”レベルに変化する。基
板電位検知回路１より出力される“Ｈ”レベルの検知信
号φ1 を受けて、基盤電位発生回路３においては昇圧抑
制作用が作動し、基板電位ＶBBの出力レベルが降圧され
る。しかしながら、基盤電位発生・制御回路３の昇圧抑
制作用が不足しているために、図２（ａ）に示されるよ
うに、基板電位ＶBBの電圧上昇傾向は抑制されはするも
のの、依然として上昇を続ける。そして、時間Ｔ2 にお
いては、図２（ｃ）に示されるように基板の電位はＶ2
となり、この時点において、基板電位検知回路２がオン
の状態となる。これにより、基板電位検知回路２より出
力される検知信号φ2 は“Ｌ”レベルから“Ｈ”レベル
に変化する。基板電位検知回路２より出力される“Ｈ”
レベルの検知信号φ1 は、ＮＭＯＳトランジスタ４のゲ
ートに入力されて、これによりＮＭＯＳトランジスタ４
はオンの状態となり、基板電位ＶBBのレベルは、瞬時に
接地電位レベルに降圧されて、その電位レベルに保持さ
れる。
【００１２】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例を示すブロック図で
ある。図３に示されるように、本実施例は、基板電位検
知回路６と、基板電位発生・制御回路７およびＮＭＯＳ
トランジスタ８を含む制御部９とを備えて構成される。
する。図３は本発明の第２の実施例を示すブロック図で
ある。図３に示されるように、本実施例は、基板電位検
知回路６と、基板電位発生・制御回路７およびＮＭＯＳ
トランジスタ８を含む制御部９とを備えて構成される。
【００１３】図３において、基板電位検知回路６より出
力される検知信号φ1 およびφ2 は、それぞれ“Ｌ”レ
ベルから“Ｈ”レベルに変化する検知電位レベルが異な
っており、検知信号φ1 の検知電位レベルは、検知信号
φ2 の検知電位レベルよりも低いレベルに設定されてい
る。また、基板電位発生・制御回路７およびＮＭＯＳト
ランジスタ８を含む制御部９の構成ならびに動作につい
ては、前述の第１の実施例の場合と同様である。従っ
て、図３において、基板にリーク電流が流入して基板電
位ＶBBが上昇してゆき、図２（ａ）、（ｂ）および
（ｃ）に示されるように、時間Ｔ1 になると、基板電位
検知回路６より出力される検知信号φ1 が先ず“Ｌ”レ
ベルから“Ｈ”レベルに変化する。基板電位検知回路６
より出力される“Ｈ”レベルの検知信号φ1 を受けて、
基盤電位発生・制御回路７においては昇圧抑制作用が作
動し、基板電位ＶBBの出力レベルが降圧される。しかし
ながら、基盤電位発生・制御回路７の昇圧抑制能力が不
足しているために、図２（ａ）に示されるように、基板
電位ＶBBの電圧上昇傾向は低減されはするものの、依然
として上昇を続ける。そして、時間Ｔ2 においては、図
２（ｃ）に示されるように、今度は、基板電位検知回路
６より出力される検知信号φ2 は“Ｌ”レベルから
“Ｈ”レベルに変化する。この“Ｈ”レベルの検知信号
φ2 は、ＮＭＯＳトランジスタ８のゲートに入力され
て、これによりＮＭＯＳトランジスタ８はオンの状態と
なり、基板電圧ＶBBのレベルは、瞬時に接地電位レベル
に降圧されて、その電位レベルに保持される。この動作
の推移については、第１の実施例の場合と全く同様であ
る。
力される検知信号φ1 およびφ2 は、それぞれ“Ｌ”レ
ベルから“Ｈ”レベルに変化する検知電位レベルが異な
っており、検知信号φ1 の検知電位レベルは、検知信号
φ2 の検知電位レベルよりも低いレベルに設定されてい
る。また、基板電位発生・制御回路７およびＮＭＯＳト
ランジスタ８を含む制御部９の構成ならびに動作につい
ては、前述の第１の実施例の場合と同様である。従っ
て、図３において、基板にリーク電流が流入して基板電
位ＶBBが上昇してゆき、図２（ａ）、（ｂ）および
（ｃ）に示されるように、時間Ｔ1 になると、基板電位
検知回路６より出力される検知信号φ1 が先ず“Ｌ”レ
ベルから“Ｈ”レベルに変化する。基板電位検知回路６
より出力される“Ｈ”レベルの検知信号φ1 を受けて、
基盤電位発生・制御回路７においては昇圧抑制作用が作
動し、基板電位ＶBBの出力レベルが降圧される。しかし
ながら、基盤電位発生・制御回路７の昇圧抑制能力が不
足しているために、図２（ａ）に示されるように、基板
電位ＶBBの電圧上昇傾向は低減されはするものの、依然
として上昇を続ける。そして、時間Ｔ2 においては、図
２（ｃ）に示されるように、今度は、基板電位検知回路
６より出力される検知信号φ2 は“Ｌ”レベルから
“Ｈ”レベルに変化する。この“Ｈ”レベルの検知信号
φ2 は、ＮＭＯＳトランジスタ８のゲートに入力され
て、これによりＮＭＯＳトランジスタ８はオンの状態と
なり、基板電圧ＶBBのレベルは、瞬時に接地電位レベル
に降圧されて、その電位レベルに保持される。この動作
の推移については、第１の実施例の場合と全く同様であ
る。
【００１４】
【発明の効果】以上説明したように、本発明は、基板電
位検知回路より出力される検知信号を受けて、基板電位
と接地電位とを短絡させる回路を設けることにより、リ
ーク電流による基板電位の上昇が当該接地電位よりも上
昇することを防止することができるとともに、ラッチア
ップによる半導体集積回路の破壊ならびにシステムの崩
壊という危険性を低減することが可能となり、且つ半導
体集積回路の消費電流の増大を防止し、また半導体チッ
プの占有面積の増大を抑制することができるという効果
がある。
位検知回路より出力される検知信号を受けて、基板電位
と接地電位とを短絡させる回路を設けることにより、リ
ーク電流による基板電位の上昇が当該接地電位よりも上
昇することを防止することができるとともに、ラッチア
ップによる半導体集積回路の破壊ならびにシステムの崩
壊という危険性を低減することが可能となり、且つ半導
体集積回路の消費電流の増大を防止し、また半導体チッ
プの占有面積の増大を抑制することができるという効果
がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における動作信号の波形図であ
る。
る。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来例を示すブロック図である。
【図５】従来例における動作信号の波形図である。
１、２、６、１０ 基板電位検知回路 ３、７、１１ 基板電位発生・制御回路 ４、８ ＮＭＯＳトランジスタ ５、９ 制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/094 8941−5Ｊ Ｈ０３Ｋ 19/094 Ｄ
Claims (2)
- 【請求項１】 半導体集積回路の基板上に搭載されて、
当該基板の電位が電圧Ｖ1 に上昇した時点において特定
レベルの第１の検知信号を出力する第１の基板電位検知
回路と、 前記基板上に搭載されて、当該基板の電位が更に電圧Ｖ
2 （Ｖ2 ＞Ｖ1 ）に上昇した時点において特定レベルの
第２の検知信号を出力する第２の基板電位検知回路と、 前記基板上に搭載されて、前記基板電位を出力するとと
もに、前記第１の検知信号を受けて、前記基板の電位の
上昇を抑制するように動作する基板電位発生・制御回路
と、 前記基板上に搭載されて、前記第２の検知信号を受け
て、前記基板電位発生・制御回路の出力端の電位を、所
定レベルの電位に設定するＮＭＯＳトランジスタと、 を備えることを特徴とする基板電位発生回路。 - 【請求項２】 半導体集積回路の基板上に搭載されて、
当該基板の電位が電圧Ｖ1 に上昇した時点において、特
定レベルの第１の検知信号を出力するとともに、当該基
板の電位が更に電圧Ｖ2 （Ｖ2 ＞Ｖ1 ）に上昇した時点
において特定レベルの第２の検知信号を出力する基板電
位検知回路と、 前記基板上に搭載されて、前記基板電位を出力するとと
もに、前記第１の検知信号を受けて、前記基板の電位の
上昇を抑制するように動作する基板電位発生・制御回路
と、 前記基板上に搭載されて、前記第２の検知信号を受け
て、前記基板電位発生・制御回路の出力端の電位を、所
定レベルの電位に設定するＮＭＯＳトランジスタと、 を備えることを特徴とする基板電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156612A JPH05347095A (ja) | 1992-06-16 | 1992-06-16 | 基板電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156612A JPH05347095A (ja) | 1992-06-16 | 1992-06-16 | 基板電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347095A true JPH05347095A (ja) | 1993-12-27 |
Family
ID=15631542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156612A Pending JPH05347095A (ja) | 1992-06-16 | 1992-06-16 | 基板電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100245089B1 (ko) * | 1996-09-04 | 2000-03-02 | 김영환 | 래치업 방지용 반도체 회로 |
-
1992
- 1992-06-16 JP JP4156612A patent/JPH05347095A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100245089B1 (ko) * | 1996-09-04 | 2000-03-02 | 김영환 | 래치업 방지용 반도체 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |