JPH06105537A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06105537A JPH06105537A JP4247720A JP24772092A JPH06105537A JP H06105537 A JPH06105537 A JP H06105537A JP 4247720 A JP4247720 A JP 4247720A JP 24772092 A JP24772092 A JP 24772092A JP H06105537 A JPH06105537 A JP H06105537A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- level
- node
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 従来の昇圧回路の制御方法では、昇圧ノード
を電源にクランプしているため昇圧レベルが常にＶcc以
上になり、高電源電圧は長時間使用するとデバイスの信
頼性上問題になることがあった。本発明はこの問題を解
決する。 【構成】 昇圧ノード４に昇圧レベルコントロールトラ
ンジスタ５を接続し、トランジスタ５の接続段数で決ま
る所定値以上の昇圧電位が検出された時には、昇圧回路
制御回路を駆動して昇圧回路１の動作を停止させる。
を電源にクランプしているため昇圧レベルが常にＶcc以
上になり、高電源電圧は長時間使用するとデバイスの信
頼性上問題になることがあった。本発明はこの問題を解
決する。 【構成】 昇圧ノード４に昇圧レベルコントロールトラ
ンジスタ５を接続し、トランジスタ５の接続段数で決ま
る所定値以上の昇圧電位が検出された時には、昇圧回路
制御回路を駆動して昇圧回路１の動作を停止させる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特に昇圧回路による昇圧レベルをコントロールする
機能を具備したものに関するものである。
し、特に昇圧回路による昇圧レベルをコントロールする
機能を具備したものに関するものである。
【０００２】
【従来の技術】図４は従来の半導体集積回路の昇圧回路
周辺の回路図であり、図において、１は昇圧回路、４は
昇圧回路１の出力と接続する昇圧レベルのノードであ
る。また、２は電源電圧（Ｖcc）であり、上記ノード４
と間に昇圧レベルコントロールトランジスタ３が接続さ
れている。上記昇圧回路１は、電源接地間に直列接続さ
れた２つのＮ型ＭＯＳトランジスタ１０ａ，１０ｂと、
Ｎ型ＭＯＳトランジスタ１０ａの入力段とドレイン間に
遅延用のインバータ群１１を介して接続されたコンデン
サ１２と、該回路の信号入力段に接続された論理合わせ
用のインバータ１３とから構成されている。また１３は
上記ノード４の他端に接続された負荷回路である。
周辺の回路図であり、図において、１は昇圧回路、４は
昇圧回路１の出力と接続する昇圧レベルのノードであ
る。また、２は電源電圧（Ｖcc）であり、上記ノード４
と間に昇圧レベルコントロールトランジスタ３が接続さ
れている。上記昇圧回路１は、電源接地間に直列接続さ
れた２つのＮ型ＭＯＳトランジスタ１０ａ，１０ｂと、
Ｎ型ＭＯＳトランジスタ１０ａの入力段とドレイン間に
遅延用のインバータ群１１を介して接続されたコンデン
サ１２と、該回路の信号入力段に接続された論理合わせ
用のインバータ１３とから構成されている。また１３は
上記ノード４の他端に接続された負荷回路である。
【０００３】次に動作について説明する。インバータ１
３に入力信号としてＬレベルが入力されているとき、Ｎ
型ＭＯＳトランジスタ１０ａがオンして、ノード４がＶ
ccレベルまで上昇するとともに、コンデンサ１２の片側
電極にこれに相当する電荷が蓄積される。
３に入力信号としてＬレベルが入力されているとき、Ｎ
型ＭＯＳトランジスタ１０ａがオンして、ノード４がＶ
ccレベルまで上昇するとともに、コンデンサ１２の片側
電極にこれに相当する電荷が蓄積される。
【０００４】次いでインバータ群１１による所定時間遅
延後、コンデンサ１２の他方側電極が遅れてＨレベルと
なると、コンデンサ１２のカップリング効果によってノ
ード４がＶccレベル以上に上昇する。このときの電圧は
ノード４後段に接続される内部回路等の負荷回路１３の
寄生容量の大きさやコンデンサ１２の大きさ等に依存
し、例えば寄生容量が小さい時には最大２Ｖcc程度まで
上昇する可能性がある。
延後、コンデンサ１２の他方側電極が遅れてＨレベルと
なると、コンデンサ１２のカップリング効果によってノ
ード４がＶccレベル以上に上昇する。このときの電圧は
ノード４後段に接続される内部回路等の負荷回路１３の
寄生容量の大きさやコンデンサ１２の大きさ等に依存
し、例えば寄生容量が小さい時には最大２Ｖcc程度まで
上昇する可能性がある。
【０００５】ノード４と電源間に接続された昇圧レベル
コントロールトランジスタ３は、上記昇圧回路１によっ
てノード４の電位が所定値以上に上昇するのを防止して
いる。即ち所定以上の電位になるとトランジスタ３がオ
ンして電源２とノード４とが導通されノード４の電位は
最大で（Ｖcc＋トランジスタ３の閾値）Ｖになり、電源
に対してクランプされる。このようにして規制された昇
圧電位が負荷回路１３に印加されるようになっている。
コントロールトランジスタ３は、上記昇圧回路１によっ
てノード４の電位が所定値以上に上昇するのを防止して
いる。即ち所定以上の電位になるとトランジスタ３がオ
ンして電源２とノード４とが導通されノード４の電位は
最大で（Ｖcc＋トランジスタ３の閾値）Ｖになり、電源
に対してクランプされる。このようにして規制された昇
圧電位が負荷回路１３に印加されるようになっている。
【０００６】
【発明が解決しようとする課題】従来の昇圧回路を有す
る半導体集積回路は以上のように構成されており、出力
ノードが電源に対してクランプされているため、電源電
圧自体が高い時、昇圧レベルが高くなりすぎて後段に接
続される負荷回路のトランジスタ等の素子の耐圧を越え
てしまい、高電源電圧で長時間使用すると製品の信頼性
が悪化する等の問題点があった。
る半導体集積回路は以上のように構成されており、出力
ノードが電源に対してクランプされているため、電源電
圧自体が高い時、昇圧レベルが高くなりすぎて後段に接
続される負荷回路のトランジスタ等の素子の耐圧を越え
てしまい、高電源電圧で長時間使用すると製品の信頼性
が悪化する等の問題点があった。
【０００７】この発明は上記問題点を解消するためにな
されたもので、電源電圧が変動して高くなっても一定の
昇圧電位を供給することができる半導体集積回路を得る
ことを目的とする。
されたもので、電源電圧が変動して高くなっても一定の
昇圧電位を供給することができる半導体集積回路を得る
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、昇圧電位の大きさを検出して検出信号を出力
する昇圧電位検出手段と、該検出手段出力を受けた時に
上記昇圧回路の動作を停止させる昇圧回路制御手段とを
備えたものである。
積回路は、昇圧電位の大きさを検出して検出信号を出力
する昇圧電位検出手段と、該検出手段出力を受けた時に
上記昇圧回路の動作を停止させる昇圧回路制御手段とを
備えたものである。
【０００９】また、昇圧電位の大きさを検出し、その値
が所定値以上の時に過剰分の昇圧電位を放電する過剰昇
圧電位放電手段を備えたものである。
が所定値以上の時に過剰分の昇圧電位を放電する過剰昇
圧電位放電手段を備えたものである。
【００１０】
【作用】この発明においては、昇圧レベルが所定値以上
となったときに昇圧回路の動作を停止させるようにす
る、あるいは過剰な昇圧電位を放電するようにしたか
ら、高電源電圧時に所定値以上の昇圧電位が生じること
がない。
となったときに昇圧回路の動作を停止させるようにす
る、あるいは過剰な昇圧電位を放電するようにしたか
ら、高電源電圧時に所定値以上の昇圧電位が生じること
がない。
【００１１】
【実施例】実施例１．以下この発明の実施例を図につい
て説明する。図１は本発明の第１の実施例による昇圧回
路を備えた半導体集積回路の構成図であり、図４と同一
符号は同一または相当部分を示し、５は昇圧回路１後段
に接続された複数のＮ型ＭＯＳトランジスタからなる昇
圧レベルコントロールトランジスタであり、抵抗６を介
して接地８に接続されている。また９は昇圧回路１の動
作を制御する昇圧回路制御回路であり、上記昇圧レベル
コントロールトランジスタ５の出力をノード７を介して
受けるインバータ９０と、該インバータ９０の出力をゲ
ート入力とし、上記昇圧回路の入力段に接続されたＮ型
ＭＯＳトランジスタ９１とから構成されている。
て説明する。図１は本発明の第１の実施例による昇圧回
路を備えた半導体集積回路の構成図であり、図４と同一
符号は同一または相当部分を示し、５は昇圧回路１後段
に接続された複数のＮ型ＭＯＳトランジスタからなる昇
圧レベルコントロールトランジスタであり、抵抗６を介
して接地８に接続されている。また９は昇圧回路１の動
作を制御する昇圧回路制御回路であり、上記昇圧レベル
コントロールトランジスタ５の出力をノード７を介して
受けるインバータ９０と、該インバータ９０の出力をゲ
ート入力とし、上記昇圧回路の入力段に接続されたＮ型
ＭＯＳトランジスタ９１とから構成されている。
【００１２】次に動作について説明する。昇圧回路動作
時には、直列接続されたトランジスタ５の個数分の閾値
の和に相当する電位までノード４の電位が上昇し、電源
電圧Ｖccが上昇してノード４の電位が上記閾値の和を越
える所定の昇圧レベル以上になると、昇圧レベルコント
ロールトランジスタ５が通電してノード７に“Ｈ”が出
力される。このノード７が“Ｈ”になると昇圧回路制御
回路９により昇圧回路１への信号入力が停止され昇圧回
路１がストップする。
時には、直列接続されたトランジスタ５の個数分の閾値
の和に相当する電位までノード４の電位が上昇し、電源
電圧Ｖccが上昇してノード４の電位が上記閾値の和を越
える所定の昇圧レベル以上になると、昇圧レベルコント
ロールトランジスタ５が通電してノード７に“Ｈ”が出
力される。このノード７が“Ｈ”になると昇圧回路制御
回路９により昇圧回路１への信号入力が停止され昇圧回
路１がストップする。
【００１３】その後、昇圧レベルが抵抗６を介してリー
クする、あるいは電源電圧Ｖccが低下したときには、昇
圧レベルコントロールトランジスタ５を通過してノード
７から“Ｌ”が出力される。ノード７が“Ｌ”になると
昇圧回路制御回路９によって再度昇圧回路１に信号が入
力されるようになり、昇圧回路１が動作する。
クする、あるいは電源電圧Ｖccが低下したときには、昇
圧レベルコントロールトランジスタ５を通過してノード
７から“Ｌ”が出力される。ノード７が“Ｌ”になると
昇圧回路制御回路９によって再度昇圧回路１に信号が入
力されるようになり、昇圧回路１が動作する。
【００１４】このように本実施例によれば、昇圧レベル
コントロールトランジスタ５によって昇圧レベルを検知
し、所定値以上に昇圧されたことが検出された時には昇
圧回路制御回路９によって昇圧回路１の動作を停止させ
るようにしたから、電源電圧Ｖccが上昇した場合にも所
定値以上の昇圧電位が後段の負荷回路１３に印加される
ことがなく、該回路を構成する素子の破壊等の問題がな
くなり、デバイスの信頼性を向上させることができる。
コントロールトランジスタ５によって昇圧レベルを検知
し、所定値以上に昇圧されたことが検出された時には昇
圧回路制御回路９によって昇圧回路１の動作を停止させ
るようにしたから、電源電圧Ｖccが上昇した場合にも所
定値以上の昇圧電位が後段の負荷回路１３に印加される
ことがなく、該回路を構成する素子の破壊等の問題がな
くなり、デバイスの信頼性を向上させることができる。
【００１５】実施例２．次に本発明の第２の実施例によ
る半導体集積回路を図２に基づいて説明する。この実施
例では、接地に対して昇圧レベルをクランプするように
したものである。すなわち図２に示すように、ノード４
と接地８との間に複数のＮ型ＭＯＳトランジスタの直列
接続体からなる昇圧レベルコントロールトランジスタ１
４が設けられており、昇圧動作時には直列接続されたト
ランジスタ１４の個数分の閾値の和に相当する電位まで
ノード４の電位が上昇し、上記閾値の和を越える昇圧電
位がノード４に現れた場合に、トランジスタ１４が導通
してノード４と接地８とが接続されて過剰な昇圧レベル
分の電位が放電されるようになっている。
る半導体集積回路を図２に基づいて説明する。この実施
例では、接地に対して昇圧レベルをクランプするように
したものである。すなわち図２に示すように、ノード４
と接地８との間に複数のＮ型ＭＯＳトランジスタの直列
接続体からなる昇圧レベルコントロールトランジスタ１
４が設けられており、昇圧動作時には直列接続されたト
ランジスタ１４の個数分の閾値の和に相当する電位まで
ノード４の電位が上昇し、上記閾値の和を越える昇圧電
位がノード４に現れた場合に、トランジスタ１４が導通
してノード４と接地８とが接続されて過剰な昇圧レベル
分の電位が放電されるようになっている。
【００１６】このようにすることで昇圧回路の動作を停
止することなく、昇圧電位を規制することができる。
止することなく、昇圧電位を規制することができる。
【００１７】実施例３．次に本発明の第３の実施例によ
る半導体集積回路を図３に基づいて説明する。上記第２
の実施例ではＮ型ＭＯＳトランジスタを用いて昇圧レベ
ルコントロールトランジスタを構成したが、この実施例
ではＰ型ＭＯＳトランジスタを用いて昇圧レベルコント
ロールトランジスタ１５を構成するようにしたものであ
る。
る半導体集積回路を図３に基づいて説明する。上記第２
の実施例ではＮ型ＭＯＳトランジスタを用いて昇圧レベ
ルコントロールトランジスタを構成したが、この実施例
ではＰ型ＭＯＳトランジスタを用いて昇圧レベルコント
ロールトランジスタ１５を構成するようにしたものであ
る。
【００１８】このようにすることで上記第２の実施例と
同様の効果を奏することができる。
同様の効果を奏することができる。
【００１９】なお上記各実施例では昇圧レベルコントロ
ールトランジスタ５（１４，１５）を構成するトランジ
スタの接続段数については特に明示しなかったが、これ
は許容とする昇圧電位の大きさに応じて適宜設定すれば
よい。
ールトランジスタ５（１４，１５）を構成するトランジ
スタの接続段数については特に明示しなかったが、これ
は許容とする昇圧電位の大きさに応じて適宜設定すれば
よい。
【００２０】
【発明の効果】以上のように、この発明にかかる半導体
集積回路によれば、昇圧レベルが所定値以上となったと
きに昇圧回路の動作を停止させる、あるいは過剰な昇圧
電位を放電させるようにしたので、高電源電圧時に昇圧
レベルが高くなりすぎることなく製品の信頼性を高める
ことができるという効果がある。
集積回路によれば、昇圧レベルが所定値以上となったと
きに昇圧回路の動作を停止させる、あるいは過剰な昇圧
電位を放電させるようにしたので、高電源電圧時に昇圧
レベルが高くなりすぎることなく製品の信頼性を高める
ことができるという効果がある。
【図１】この発明の第１の実施例による半導体集積回路
を示す図。
を示す図。
【図２】この発明の第２の実施例による半導体集積回路
を示す図。
を示す図。
【図３】この発明の第３の実施例による半導体集積回路
を示す図。
を示す図。
【図４】従来の昇圧レベルを有する半導体集積回路を示
す図。
す図。
１ 昇圧回路 ５，１４，１５ 昇圧レベルコントロールトランジスタ ９ 昇圧回路制御回路（手段） １３ 負荷回路
Claims (3)
- 【請求項１】 入力信号を受けて電源電位を昇圧して後
段の負荷回路に昇圧電位を供給する昇圧回路を備えた半
導体集積回路において、 上記昇圧電位の大きさを検出して検出信号を出力する昇
圧電位検出手段と、 上記検出信号を受けた時に上記昇圧回路の動作を停止さ
せる昇圧回路制御手段とを備えたことを特徴とする半導
体集積回路。 - 【請求項２】 入力信号を受けて電源電位を昇圧して後
段の負荷回路に昇圧電位を供給する昇圧回路を備えた半
導体集積回路において、 上記昇圧電位の大きさを検出し、その値が所定値以上の
時に過剰分の昇圧電位を放電する過剰昇圧電位放電手段
を備えたことを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 上記過剰昇圧電位放電手段は、 上記昇圧回路出力段と接地間にダイオード接続されたＭ
ＯＳトランジスタであるあることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247720A JPH06105537A (ja) | 1992-09-17 | 1992-09-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247720A JPH06105537A (ja) | 1992-09-17 | 1992-09-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06105537A true JPH06105537A (ja) | 1994-04-15 |
Family
ID=17167675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247720A Pending JPH06105537A (ja) | 1992-09-17 | 1992-09-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105537A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014581A (ja) * | 2004-05-21 | 2006-01-12 | Rohm Co Ltd | 電源装置およびそれを用いた電子機器 |
| JP2008107548A (ja) * | 2006-10-25 | 2008-05-08 | Hitachi Displays Ltd | 表示装置 |
| JP2009044948A (ja) * | 2007-08-08 | 2009-02-26 | Hynix Semiconductor Inc | レギュレータ及び高電圧発生器 |
-
1992
- 1992-09-17 JP JP4247720A patent/JPH06105537A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014581A (ja) * | 2004-05-21 | 2006-01-12 | Rohm Co Ltd | 電源装置およびそれを用いた電子機器 |
| JP2008107548A (ja) * | 2006-10-25 | 2008-05-08 | Hitachi Displays Ltd | 表示装置 |
| JP2009044948A (ja) * | 2007-08-08 | 2009-02-26 | Hynix Semiconductor Inc | レギュレータ及び高電圧発生器 |
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