JPH0696596A - 半導体装置の内部電源発生回路 - Google Patents
半導体装置の内部電源発生回路Info
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- JPH0696596A JPH0696596A JP5115059A JP11505993A JPH0696596A JP H0696596 A JPH0696596 A JP H0696596A JP 5115059 A JP5115059 A JP 5115059A JP 11505993 A JP11505993 A JP 11505993A JP H0696596 A JPH0696596 A JP H0696596A
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Abstract
(57)【要約】
【目的】 半導体装置の内部電源発生回路を提供する。
【構成】 外部電圧を入力して内部電圧を発生するため
の内部電圧発生回路において、外部電圧に対する内部電
圧の特性が、外部電圧の第１電圧区間では基準電圧まで
外部電圧により内部電圧が線形的に増加した後、外部電
圧の第２電圧区間では外部電圧に関係なく基準電圧を保
ち、第２電圧区間の最後で上昇し外部電圧の第３電圧区
間では第２区間の最後で上昇された電圧から線形的に上
昇するように成り立つ。従って、半導体装置の信頼性テ
ストのため有用である。
の内部電圧発生回路において、外部電圧に対する内部電
圧の特性が、外部電圧の第１電圧区間では基準電圧まで
外部電圧により内部電圧が線形的に増加した後、外部電
圧の第２電圧区間では外部電圧に関係なく基準電圧を保
ち、第２電圧区間の最後で上昇し外部電圧の第３電圧区
間では第２区間の最後で上昇された電圧から線形的に上
昇するように成り立つ。従って、半導体装置の信頼性テ
ストのため有用である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
半導体装置の内部電源発生回路に関する。
半導体装置の内部電源発生回路に関する。
【０００２】
【従来の技術】一般的に高集積化された半導体装置内で
使われる内部電源発生回路は、外部電圧を一定のレベル
の電圧に降下させるために使用される。内部電源発生回
路は外部から印加される電圧の変化により半導体チップ
のモードを正常動作のための正常モード又はチップの信
頼性をテストするためのテストモードを設定する。半導
体装置のモード別テストを説明すれば次の通りである。
使われる内部電源発生回路は、外部電圧を一定のレベル
の電圧に降下させるために使用される。内部電源発生回
路は外部から印加される電圧の変化により半導体チップ
のモードを正常動作のための正常モード又はチップの信
頼性をテストするためのテストモードを設定する。半導
体装置のモード別テストを説明すれば次の通りである。
【０００３】第１に、正常モードでのテストがある。
【０００４】このテストでは外部から印加される電圧を
一定の電圧に降下する電圧降下回路を半導体装置の内部
に具備してテストを遂行するようになる。普通このモー
ドでは前記電圧降下回路が約５Ｖぐらいの電源電圧を発
生する。
一定の電圧に降下する電圧降下回路を半導体装置の内部
に具備してテストを遂行するようになる。普通このモー
ドでは前記電圧降下回路が約５Ｖぐらいの電源電圧を発
生する。
【０００５】第２に、ストレスモードにおけるテストが
ある。
ある。
【０００６】このテストでは外部から印加される電圧を
前記一定の電圧より高い電圧にしなければならない。し
かしながら外部電圧を上げるのは前記電圧降下回路が一
定の電圧を発生するため達成することができなかった。
それで、ストレスモードテストを遂行するためには、前
記電圧降下回路の出力端に電圧を昇圧するための昇圧回
路を具備してテストを遂行するようになる。このモード
では前記昇圧回路（ポンピング回路）により昇圧された
約６−７Ｖぐらいの電源電圧が発生する。
前記一定の電圧より高い電圧にしなければならない。し
かしながら外部電圧を上げるのは前記電圧降下回路が一
定の電圧を発生するため達成することができなかった。
それで、ストレスモードテストを遂行するためには、前
記電圧降下回路の出力端に電圧を昇圧するための昇圧回
路を具備してテストを遂行するようになる。このモード
では前記昇圧回路（ポンピング回路）により昇圧された
約６−７Ｖぐらいの電源電圧が発生する。
【０００７】図１は従来の半導体装置の内部電源発生回
路を示す。
路を示す。
【０００８】図１において、外部電源電圧Ｖext を入力
して正常モードでのテストのための電圧を発生させる内
部電圧発生手段１０、前記外部電源電圧端子と前記内部
電圧発生手段１０の出力電圧端子の間に繋がり出力信号
を昇圧するための昇圧回路１１から成り立つ。前記昇圧
回路１１はｎ個の直列連結されたＰＭＯＳトランジスタ
群（Ｍ1 −Ｍn ）を具備する。前記ＰＭＯＳトランジス
タ群の各々はソース電極と各トランジスタ毎の独立基板
が連結されゲート電極とドレイン電極が共通連結され成
り立つ。
して正常モードでのテストのための電圧を発生させる内
部電圧発生手段１０、前記外部電源電圧端子と前記内部
電圧発生手段１０の出力電圧端子の間に繋がり出力信号
を昇圧するための昇圧回路１１から成り立つ。前記昇圧
回路１１はｎ個の直列連結されたＰＭＯＳトランジスタ
群（Ｍ1 −Ｍn ）を具備する。前記ＰＭＯＳトランジス
タ群の各々はソース電極と各トランジスタ毎の独立基板
が連結されゲート電極とドレイン電極が共通連結され成
り立つ。
【０００９】図２は図１に示した回路の外部電源電圧に
対する内部電源電圧の関係を示すグラフである。
対する内部電源電圧の関係を示すグラフである。
【００１０】図２において、外部電源電圧Ｖext の低い
範囲では内部電源電圧Ｖint が内部電源発生手段１０の
出力電圧Ｖref までは線形的に増加し、外部電源電圧Ｖ
extの中間範囲では内部電源電圧Ｖint が基準電圧Ｖ
ref を保ち、外部電源電圧Ｖex t の高い範囲では内部電
源電圧Ｖint が又線型的に増加する特徴を持つ。
範囲では内部電源電圧Ｖint が内部電源発生手段１０の
出力電圧Ｖref までは線形的に増加し、外部電源電圧Ｖ
extの中間範囲では内部電源電圧Ｖint が基準電圧Ｖ
ref を保ち、外部電源電圧Ｖex t の高い範囲では内部電
源電圧Ｖint が又線型的に増加する特徴を持つ。
【００１１】すなわち、外部電源電圧Ｖext と基準電圧
Ｖref の間の電圧差が昇圧回路１１を構成するＮ個のＰ
ＭＯＳトランジスタ群のスレショルド電圧Ｖtp×ｎ以上
になる時、内部電源電圧は基準電圧を維持した後再び前
記外部電源電圧Ｖext の増加に比例するすなわち、従来
の半導体装置の内部電源発生回路は昇圧回路１１を使用
する場合に内部電源電圧Ｖint は印加する外部電源電圧
Ｖext から昇圧回路１１の両端子にかかる電圧Ｖtp×ｎ
を差し引いた電圧（Ｖext −（Ｖtp×ｎ））になる。も
し前記昇圧回路１１を構成しているＰＭＯＳトランジス
タを多数個使用して昇圧回路１１の両端子にかかる電圧
Ｖtp×ｎが高くなるように構成すれば、信頼度テストの
時に印加する外部電源電圧Ｖext が非常に高くなければ
ならない。この場合、外部電源電圧Ｖext を直接印加す
るトランジスタの信頼度特性が著しく低下する可能性が
ある。反対に昇圧回路１１を構成するＰＭＯＳトランジ
スタの数を最小に減らすと昇圧回路１１の両端子に掛か
る電圧Ｖtp×ｎが低くなって、内部電源電圧Ｖint が低
い外部電源電圧Ｖext でも、Ｖext に従って上昇する。
従って、内部電圧の安定領域が狭くなるという問題点が
あった。
Ｖref の間の電圧差が昇圧回路１１を構成するＮ個のＰ
ＭＯＳトランジスタ群のスレショルド電圧Ｖtp×ｎ以上
になる時、内部電源電圧は基準電圧を維持した後再び前
記外部電源電圧Ｖext の増加に比例するすなわち、従来
の半導体装置の内部電源発生回路は昇圧回路１１を使用
する場合に内部電源電圧Ｖint は印加する外部電源電圧
Ｖext から昇圧回路１１の両端子にかかる電圧Ｖtp×ｎ
を差し引いた電圧（Ｖext −（Ｖtp×ｎ））になる。も
し前記昇圧回路１１を構成しているＰＭＯＳトランジス
タを多数個使用して昇圧回路１１の両端子にかかる電圧
Ｖtp×ｎが高くなるように構成すれば、信頼度テストの
時に印加する外部電源電圧Ｖext が非常に高くなければ
ならない。この場合、外部電源電圧Ｖext を直接印加す
るトランジスタの信頼度特性が著しく低下する可能性が
ある。反対に昇圧回路１１を構成するＰＭＯＳトランジ
スタの数を最小に減らすと昇圧回路１１の両端子に掛か
る電圧Ｖtp×ｎが低くなって、内部電源電圧Ｖint が低
い外部電源電圧Ｖext でも、Ｖext に従って上昇する。
従って、内部電圧の安定領域が狭くなるという問題点が
あった。
【００１２】
【発明が解決しようとする課題】本発明の目的は外部電
源電圧の変化に関係なく安定した内部電源電圧を発生す
ることができ、信頼度テストの時には低い外部電源電圧
を印加しても内部電源電圧を昇圧させ得る内部電源発生
回路を提供することである。
源電圧の変化に関係なく安定した内部電源電圧を発生す
ることができ、信頼度テストの時には低い外部電源電圧
を印加しても内部電源電圧を昇圧させ得る内部電源発生
回路を提供することである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に本発明の半導体装置の内部電源発生回路は、外部電源
電圧を受けて、内部電源電圧と基準電圧を別々に出力す
る内部電源発生手段、外部電源電圧と前記基準電圧の間
に各々並列に繋がり内部電源電圧を昇圧する第１昇圧手
段、前記内部電源電圧の変化を基準電圧と比べる比較手
段、前記比較手段の比較結果をトリガー電位に変化させ
る駆動手段、及び前記駆動手段により制御され前記トリ
ガー信号を受け低い外部電源電圧へも正常的な内部電源
電圧の昇圧を成すようにする第２昇圧手段を具備して成
り立ち、前記外部電圧増加に対する内部電圧増加の特性
が前記外部電圧の第１電圧区間では前記基準電圧まで外
部電圧により内部電圧が線形的に増加した後、外部電圧
の第２電圧区間では外部電圧に関係なく内部電圧が前記
基準電圧を保ち、後前記第２電圧区間の最後で上昇し外
部電圧の第３電圧区間では前記第２区間の最後で上昇し
た電圧値から線形的に上昇することを特徴とする。
に本発明の半導体装置の内部電源発生回路は、外部電源
電圧を受けて、内部電源電圧と基準電圧を別々に出力す
る内部電源発生手段、外部電源電圧と前記基準電圧の間
に各々並列に繋がり内部電源電圧を昇圧する第１昇圧手
段、前記内部電源電圧の変化を基準電圧と比べる比較手
段、前記比較手段の比較結果をトリガー電位に変化させ
る駆動手段、及び前記駆動手段により制御され前記トリ
ガー信号を受け低い外部電源電圧へも正常的な内部電源
電圧の昇圧を成すようにする第２昇圧手段を具備して成
り立ち、前記外部電圧増加に対する内部電圧増加の特性
が前記外部電圧の第１電圧区間では前記基準電圧まで外
部電圧により内部電圧が線形的に増加した後、外部電圧
の第２電圧区間では外部電圧に関係なく内部電圧が前記
基準電圧を保ち、後前記第２電圧区間の最後で上昇し外
部電圧の第３電圧区間では前記第２区間の最後で上昇し
た電圧値から線形的に上昇することを特徴とする。
【００１４】
【作用】本発明の半導体装置の内部電源発生回路は正常
モードでは外部電源電圧の変化に関係なく内部電源発生
手段により一定の電圧を出力する。又、信頼度検査の時
には低い外部電圧でも昇圧回路により内部電源電圧が上
昇され得る。
モードでは外部電源電圧の変化に関係なく内部電源発生
手段により一定の電圧を出力する。又、信頼度検査の時
には低い外部電圧でも昇圧回路により内部電源電圧が上
昇され得る。
【００１５】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
説明する。
【００１６】図３は本発明の半導体装置の内部電源発生
回路を示す。
回路を示す。
【００１７】図３の回路は外部電源電圧Ｖext を入力し
て基準電圧Ｖref と内部電圧Ｖintを発生する内部電圧
発生回路２０、前記基準電圧Ｖref と前記内部電圧Ｖ
int を入力して比べる比較回路２１、前記比較回路２１
の出力信号をバッファーするための駆動回路２２、前記
外部電源電圧端子と前記内部電源端子の間に連結され前
記内部電圧Ｖint を昇圧するための第１昇圧回路２３、
前記外部電源電圧端子と前記内部電圧端子の間に連結さ
れ前記駆動回路２２の制御信号によりイネーブルされる
前記内部電圧Ｖint を昇圧するための第２昇圧回路２４
から構成されている。
て基準電圧Ｖref と内部電圧Ｖintを発生する内部電圧
発生回路２０、前記基準電圧Ｖref と前記内部電圧Ｖ
int を入力して比べる比較回路２１、前記比較回路２１
の出力信号をバッファーするための駆動回路２２、前記
外部電源電圧端子と前記内部電源端子の間に連結され前
記内部電圧Ｖint を昇圧するための第１昇圧回路２３、
前記外部電源電圧端子と前記内部電圧端子の間に連結さ
れ前記駆動回路２２の制御信号によりイネーブルされる
前記内部電圧Ｖint を昇圧するための第２昇圧回路２４
から構成されている。
【００１８】前記第１昇圧回路２３は、ｎ個の直列連結
されたＰＭＯＳトランジスタ群（Ｍ１−Ｍｎ）によって
構成され、前記ＰＭＯＳトランジスタ群の各々のソース
電極は各トランジスタ毎の独立基板に連結され、ゲート
電極はドレイン電極と共通接続され成り立つ。そして前
記第２昇圧回路２４は、ｎ個の直列連結されたＰＭＯＳ
トランジスタ群（Ｍ1 −Ｍn ）から構成され、前記ＰＭ
ＯＳトランジスタＭ1のソース電極と基板は、外部電源
電圧端子Ｖext に連結され、ゲート電極は前記駆動手段
の出力信号ΦSTR に連結され、前記ＰＭＯＳトランジス
タ群（Ｍ2 −Ｍn ）の各々のソース電極は、各トランジ
スタ毎の独立基板と連結され、ゲート電極はドレイン電
極と共通接続され成り立つ。
されたＰＭＯＳトランジスタ群（Ｍ１−Ｍｎ）によって
構成され、前記ＰＭＯＳトランジスタ群の各々のソース
電極は各トランジスタ毎の独立基板に連結され、ゲート
電極はドレイン電極と共通接続され成り立つ。そして前
記第２昇圧回路２４は、ｎ個の直列連結されたＰＭＯＳ
トランジスタ群（Ｍ1 −Ｍn ）から構成され、前記ＰＭ
ＯＳトランジスタＭ1のソース電極と基板は、外部電源
電圧端子Ｖext に連結され、ゲート電極は前記駆動手段
の出力信号ΦSTR に連結され、前記ＰＭＯＳトランジス
タ群（Ｍ2 −Ｍn ）の各々のソース電極は、各トランジ
スタ毎の独立基板と連結され、ゲート電極はドレイン電
極と共通接続され成り立つ。
【００１９】図４は図３に示した回路の外部電源電圧に
対する内部電源電圧の関係を示したグラフである。
対する内部電源電圧の関係を示したグラフである。
【００２０】図４において、外部電源電圧Ｖext が低い
電圧範囲では内部電源電圧Ｖint が基準電圧Ｖref まで
は線形的に増加した後、外部電源電圧Ｖext が中間電圧
範囲では内部電源電圧Ｖint が基準電圧Ｖref を保ち、
外部電源電圧Ｖext の高い範囲では内部電源電圧Ｖint
が少し垂直に上昇した後再び線形的に上昇する。
電圧範囲では内部電源電圧Ｖint が基準電圧Ｖref まで
は線形的に増加した後、外部電源電圧Ｖext が中間電圧
範囲では内部電源電圧Ｖint が基準電圧Ｖref を保ち、
外部電源電圧Ｖext の高い範囲では内部電源電圧Ｖint
が少し垂直に上昇した後再び線形的に上昇する。
【００２１】図５は図３に示した回路の一実施例の半導
体装置の内部電源発生回路を示すものである。
体装置の内部電源発生回路を示すものである。
【００２２】図５において、前記内部電圧発生回路２０
は、前記外部電源電圧端子Ｖext に繋がり基準電圧を発
生するための基準電圧発生回路３０と、前記外部電源電
圧端子に繋がり前記基準電圧を入力して増幅するための
第１増幅手段３１と、前記外部電源電圧端子に繋がり前
記基準電圧を入力して増幅するための第２増幅手段３２
とから成り立つ。
は、前記外部電源電圧端子Ｖext に繋がり基準電圧を発
生するための基準電圧発生回路３０と、前記外部電源電
圧端子に繋がり前記基準電圧を入力して増幅するための
第１増幅手段３１と、前記外部電源電圧端子に繋がり前
記基準電圧を入力して増幅するための第２増幅手段３２
とから成り立つ。
【００２３】前記比較回路２１は、差動増幅型比較回路
であって外部電源電圧端子に連結されたソース電極と基
板を有するＰＭＯＳトランジスタＰ１、前記ＰＭＯＳト
ランジスタＰ１のソース電極に連結されたソース電極と
基板と前記ＰＭＯＳトランジスタＰ１のゲート電極に連
結されたゲート電極とドレイン電極を有するＰＭＯＳト
ランジスタＰ２、前記ＰＭＯＳトランジスタＰ１のドレ
イン電極に連結されたドレイン電極と前記基準電圧Ｖ
ref を入力するゲート電極を有するＮＭＯＳトランジス
タＮ１、前記ＰＭＯＳトランジスタＰ２のドレイン電極
に連結されたドレイン電極と前記ＮＭＯＳトランジスタ
Ｎ１のソース電極に連結されたソース電極と前記内部電
源電圧Ｖint を入力するゲート電極を有するＮＭＯＳト
ランジスタＮ２、前記ＮＭＯＳトランジスタＮ１のソー
ス電極に連結されたドレイン電極と接地電圧Ｖｓｓに連
結されたソース電極と前記基準電圧Ｖｒｅｆを入力する
ゲート電極を有するＮＭＯＳトランジスタＮ３から構成
されている。
であって外部電源電圧端子に連結されたソース電極と基
板を有するＰＭＯＳトランジスタＰ１、前記ＰＭＯＳト
ランジスタＰ１のソース電極に連結されたソース電極と
基板と前記ＰＭＯＳトランジスタＰ１のゲート電極に連
結されたゲート電極とドレイン電極を有するＰＭＯＳト
ランジスタＰ２、前記ＰＭＯＳトランジスタＰ１のドレ
イン電極に連結されたドレイン電極と前記基準電圧Ｖ
ref を入力するゲート電極を有するＮＭＯＳトランジス
タＮ１、前記ＰＭＯＳトランジスタＰ２のドレイン電極
に連結されたドレイン電極と前記ＮＭＯＳトランジスタ
Ｎ１のソース電極に連結されたソース電極と前記内部電
源電圧Ｖint を入力するゲート電極を有するＮＭＯＳト
ランジスタＮ２、前記ＮＭＯＳトランジスタＮ１のソー
ス電極に連結されたドレイン電極と接地電圧Ｖｓｓに連
結されたソース電極と前記基準電圧Ｖｒｅｆを入力する
ゲート電極を有するＮＭＯＳトランジスタＮ３から構成
されている。
【００２４】前記駆動回路２２は、前記比較回路２１の
ＮＭＯＳトランジスタＮ１のドレイン電極からの信号を
入力する三つの直列連結されたインバーター群（ＩＮＶ
１、ＩＮＶ２、ＩＮＶ３）から構成されている。
ＮＭＯＳトランジスタＮ１のドレイン電極からの信号を
入力する三つの直列連結されたインバーター群（ＩＮＶ
１、ＩＮＶ２、ＩＮＶ３）から構成されている。
【００２５】前記第１昇圧回路２３は、前記外部電源電
圧端子に連結されたソース電極と基板とゲート電極に連
結されたドレイン電極を有するＰＭＯＳトランジスタＰ
３、前記ＰＭＯＳトランジスタＰ３のドレイン電極に連
結されたソース電極と基板と前記内部電源電圧端子に連
結されたゲート電極とドレイン電極を有するＰＭＯＳト
ランジスタＰ４から構成されている。
圧端子に連結されたソース電極と基板とゲート電極に連
結されたドレイン電極を有するＰＭＯＳトランジスタＰ
３、前記ＰＭＯＳトランジスタＰ３のドレイン電極に連
結されたソース電極と基板と前記内部電源電圧端子に連
結されたゲート電極とドレイン電極を有するＰＭＯＳト
ランジスタＰ４から構成されている。
【００２６】前記第２昇圧回路２４は、前記外部電源電
圧端子に連結されたソース電極と基板と前記インバータ
ーＩＮＶ３の出力端子に連結されたゲート電極を有する
ＰＭＯＳトランジスタＰ５、前記ＰＭＯＳトランジスタ
Ｐ５のドレイン電極に連結されたソース電極と基板と前
記内部電源電圧端子に連結されたゲート電極とドレイン
電極を有するＰＭＯＳトランジスタＰ６から構成されて
いる。
圧端子に連結されたソース電極と基板と前記インバータ
ーＩＮＶ３の出力端子に連結されたゲート電極を有する
ＰＭＯＳトランジスタＰ５、前記ＰＭＯＳトランジスタ
Ｐ５のドレイン電極に連結されたソース電極と基板と前
記内部電源電圧端子に連結されたゲート電極とドレイン
電極を有するＰＭＯＳトランジスタＰ６から構成されて
いる。
【００２７】前記実施例では、前記第１、第２昇圧回路
２３、２４が只二つのＰＭＯＳトランジスタ群から成り
立つことを実施例として示したが、更に多くのＰＭＯＳ
トランジスタが連結され構成され得る。
２３、２４が只二つのＰＭＯＳトランジスタ群から成り
立つことを実施例として示したが、更に多くのＰＭＯＳ
トランジスタが連結され構成され得る。
【００２８】前記のように構成された装置の動作を説明
すれば次の通りである。
すれば次の通りである。
【００２９】前記第１、第２昇圧回路２３、２４の各ス
レショルドＶtpが−０．８Ｖと仮定する。一定範囲の外
部電源電圧が内部電源発生手段に印加される場合に、前
記第１増幅手段３１の内部電源電圧Ｖint と第２増幅回
路３２の基準電圧Ｖref の出力レベルは始めは同一であ
る。しかしながら前記比較回路２１で内部電源電圧Ｖ
int を受けるＮＭＯＳトランジスタＮ２に比べ、基準電
圧Ｖref を受けるＮＭＯＳトランジスタＮ１のバイアス
電流が大きく設定されているので、前記ＮＭＯＳトラン
ジスタＮ２のドレイン電極の電位に比べ前記ＮＭＯＳト
ランジスタＮ１のドレイン電極の電位が更に低くなる。
しかしながら、外部電源電圧Ｖext と内部電源電圧Ｖ
int の間に電圧差がＶtp×２以上になると、前記第１昇
圧回路２３が動作して内部電源電圧Ｖint が外部電源電
圧Ｖext に比例して上昇するようになる。この時前記比
較回路２１のＮＭＯＳトランジスタＮ１のドレイン電極
の電位が前記ＮＭＯＳトランジスタＮ２のドレイン電極
の電位より高くなるので前記駆動手段２２のトリガー信
号ΦSTR は“ロー”レベルから“ハイ”レベルに変わ
る。そうすれば、前記駆動手段２２の出力信号ΦSTR を
受ける前記第２昇圧回路２４が動作して、内部電源電圧
Ｖint と外部電源電圧Ｖext の間の電圧はＶtp×１の電
圧が保たれる。前述した仮定に従うと約０．８Ｖぐらい
が保たれる。本発明は昇圧回路を構成するトランジスタ
の数により昇圧レベルがいろいろなレベルに調整でき最
小限一つ以上のトランジスタを使用すべきである。
レショルドＶtpが−０．８Ｖと仮定する。一定範囲の外
部電源電圧が内部電源発生手段に印加される場合に、前
記第１増幅手段３１の内部電源電圧Ｖint と第２増幅回
路３２の基準電圧Ｖref の出力レベルは始めは同一であ
る。しかしながら前記比較回路２１で内部電源電圧Ｖ
int を受けるＮＭＯＳトランジスタＮ２に比べ、基準電
圧Ｖref を受けるＮＭＯＳトランジスタＮ１のバイアス
電流が大きく設定されているので、前記ＮＭＯＳトラン
ジスタＮ２のドレイン電極の電位に比べ前記ＮＭＯＳト
ランジスタＮ１のドレイン電極の電位が更に低くなる。
しかしながら、外部電源電圧Ｖext と内部電源電圧Ｖ
int の間に電圧差がＶtp×２以上になると、前記第１昇
圧回路２３が動作して内部電源電圧Ｖint が外部電源電
圧Ｖext に比例して上昇するようになる。この時前記比
較回路２１のＮＭＯＳトランジスタＮ１のドレイン電極
の電位が前記ＮＭＯＳトランジスタＮ２のドレイン電極
の電位より高くなるので前記駆動手段２２のトリガー信
号ΦSTR は“ロー”レベルから“ハイ”レベルに変わ
る。そうすれば、前記駆動手段２２の出力信号ΦSTR を
受ける前記第２昇圧回路２４が動作して、内部電源電圧
Ｖint と外部電源電圧Ｖext の間の電圧はＶtp×１の電
圧が保たれる。前述した仮定に従うと約０．８Ｖぐらい
が保たれる。本発明は昇圧回路を構成するトランジスタ
の数により昇圧レベルがいろいろなレベルに調整でき最
小限一つ以上のトランジスタを使用すべきである。
【００３０】
【発明の効果】本発明の半導体装置の内部電源発生回路
は、正常モードでは外部電源電圧の変化に関係なく内部
電源発生手段により一定の電圧を出力する。又、信頼度
検査の時には低い外部電圧でも昇圧回路により内部電源
電圧が上昇され得るので半導体装置の特性及び信頼度が
向上できる。
は、正常モードでは外部電源電圧の変化に関係なく内部
電源発生手段により一定の電圧を出力する。又、信頼度
検査の時には低い外部電圧でも昇圧回路により内部電源
電圧が上昇され得るので半導体装置の特性及び信頼度が
向上できる。
【図１】 従来の内部電源発生回路を示す図である。
【図２】 図１に示した回路の外部電圧に対する内部電
圧の関係を示すグラフである。
圧の関係を示すグラフである。
【図３】 本発明の内部電源発生回路を示す図である。
【図４】 図３に示した回路の外部電圧に対する内部電
圧の関係を示すグラフである。
圧の関係を示すグラフである。
【図５】 本発明の望ましい実施例による内部電源発生
回路を示す図である。
回路を示す図である。
１０ 内部電圧発生手段 １１ 昇圧回路 ２０ 発生回路 ２１ 比較回路 ２２ 駆動回路 ２３ 第１昇圧回路 ２４ 第２昇圧回路 ３０ 基準電圧発生回路 ３１ 第１増幅回路 ３２ 第２増幅回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/407
Claims (10)
- 【請求項１】 外部電圧を入力して内部電圧を発生する
ための内部電圧発生回路において、 前記外部電圧に対する内部電圧の特性が前記外部電圧の
第１電圧区間では基準電圧まで外部電圧に従って内部電
圧が線形的に増加した後、外部電圧の第２電圧区間では
外部電圧に関係なく前記基準電圧を保ち、後前記第２電
圧区間の最後で上昇し外部電圧の第３電圧区間では前記
第２区間の最後で上昇された電圧から線形的に上昇する
ことを特徴とする半導体装置の内部電源発生回路。 - 【請求項２】 外部電源電圧を入力して基準電圧及び内
部電圧を発生するための内部電圧発生手段と、 前記外部電源電圧を入力し昇圧して内部電源を発生する
ための第１昇圧手段と、 前記内部電圧発生手段と前記第１昇圧手段からの信号を
比べるための比較手段と、 前記比較手段の信号を入力して制御信号を発生するため
の制御信号発生手段と、 前記第１昇圧手段と連結され前記制御信号発生手段の出
力信号に応答して前記外部電源電圧を入力し昇圧して内
部電源を発生するための第２昇圧手段を具備することを
特徴とする半導体装置の内部電源発生回路。 - 【請求項３】 前記内部電圧発生手段は外部電圧を入力
して基準電圧を発生するための基準電圧発生手段と、 前記基準電圧発生手段の出力信号を入力して増幅した後
前記第１昇圧手段に出力するための第１増幅手段と、 前記基準電圧発生手段の出力信号を入力して増幅した後
前記第２昇圧手段に出力するための第２増幅手段を具備
することを特徴とする請求項２記載の半導体装置の内部
電源発生回路。 - 【請求項４】 前記比較手段は前記第２増幅手段の出力
端子に繋がったソース電極と基板を有する第１ＰＭＯＳ
トランジスタと、 前記第１ＰＭＯＳトランジスタのソース電極に連結され
たソース電極と基板と前記第１ＰＭＯＳトランジスタの
ゲート電極に連結されたゲート電極とドレイン電極を有
する第２ＰＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタのドレイン電極に連結さ
れたドレイン電極と前記第２増幅手段の出力信号を入力
するゲート電極を有する第１ＮＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのドレイン電極に連結さ
れたドレイン電極と前記第１ＮＭＯＳトランジスタのソ
ース電極に連結されたソース電極と前記内部電源電圧を
入力するゲート電極を有する第２ＮＭＯＳトランジスタ
と、 前記第１ＮＭＯＳトランジスタのソース電極に連結され
たドレイン電極と接地電圧に連結されたソース電極と前
記第２増幅手段の出力信号を入力するゲート電極を有す
る第３ＮＭＯＳトランジスタを具備することを特徴とす
る請求項２記載の半導体装置の内部電源発生回路。 - 【請求項５】 前記第１ＮＭＯＳトランジスタの電流駆
動能力より前記第２ＮＭＯＳトランジスタの電流駆動能
力がさらに大きいことを特徴とする請求項４記載の半導
体装置の内部電源発生回路。 - 【請求項６】 前記制御信号発生手段は、前記比較手段
の第１ＮＭＯＳトランジスタのドレイン電極からの信号
を入力する三つの直列連結されたインバーター群を具備
することを特徴とする請求項２記載の半導体装置の内部
電源発生回路。 - 【請求項７】 前記第１昇圧手段は、前記外部電源電圧
端子と前記内部電源電圧端子の間に所定の数のトランジ
スタ群を直列連結し前記各々のトランジスタ群のソース
電極と基板が共通接続されゲート電極とドレイン電極が
共通接続され成り立つことを特徴とする請求項２記載の
半導体装置の内部電源発生回路。 - 【請求項８】 前記第１昇圧手段は前記外部電源電圧端
子に連結されたソース電極と基板とゲート電極に連結さ
れたドレイン電極を有する第３ＰＭＯＳトランジスタ
と、 前記第３ＰＭＯＳトランジスタのドレイン電極に連結さ
れたソース電極と基板と前記内部電源電圧端子に連結さ
れたゲート電極とドレイン電極を有する第４ＰＭＯＳト
ランジスタを具備することを特徴とする請求項７記載の
半導体装置の内部電源発生回路。 - 【請求項９】 前記第２昇圧手段は、前記制御信号発生
手段の制御信号出力端子に連結された制御電極と前記外
部電源電圧端子に連結されたソース電極と基板を有する
一つのトランジスタと、 前記一つのトランジスタのドレイン電極と前記内部電源
発生端子の間に直列連結されソース電極と基板が連結さ
れゲート電極とドレイン電極が連結された所定の数のト
ランジスタ群に成り立つことを特徴とする請求項２記載
の半導体装置の内部電源発生回路。 - 【請求項１０】 前記第２昇圧手段は、前記外部電源電
圧端子に連結されたソース電極と基板と前記制御信号発
生手段の出力端子に連結されたゲート電極を有する第５
ＰＭＯＳトランジスタと、 前記第５ＰＭＯＳトランジスタのドレイン電極に連結さ
れたソース電極と基板と前記内部電源電圧端子に連結さ
れたゲート電極とドレイン電極を有する第６ＰＭＯＳト
ランジスタを具備することを特徴とする請求項９記載の
半導体装置の内部電源発生回路。
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|---|---|---|---|
| KR1019920008655A KR950012018B1 (ko) | 1992-05-21 | 1992-05-21 | 반도체장치의 내부전원 발생회로 |
| KR1992-008655 | 1992-05-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696596A true JPH0696596A (ja) | 1994-04-08 |
| JP2553816B2 JP2553816B2 (ja) | 1996-11-13 |
Family
ID=19333421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5115059A Expired - Fee Related JP2553816B2 (ja) | 1992-05-21 | 1993-05-17 | 半導体装置の内部電源発生回路 |
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|---|---|
| US (1) | US5479093A (ja) |
| JP (1) | JP2553816B2 (ja) |
| KR (1) | KR950012018B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0822476A2 (en) * | 1996-08-02 | 1998-02-04 | Oki Electric Industry Co., Ltd. | Internal voltage generating circuit |
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|---|---|---|---|---|
| US5719491A (en) * | 1995-12-19 | 1998-02-17 | Cherry Semiconductor Corporation | Output driver for high-speed device |
| KR100541695B1 (ko) * | 1998-08-14 | 2006-04-28 | 주식회사 하이닉스반도체 | 반도체 장치의 내부 전원전압 공급회로 |
| DE19950541A1 (de) * | 1999-10-20 | 2001-06-07 | Infineon Technologies Ag | Spannungsgenerator |
| KR100783368B1 (ko) * | 2005-09-13 | 2007-12-07 | 한국전자통신연구원 | 스타트업모듈 |
| US20070229147A1 (en) * | 2006-03-30 | 2007-10-04 | Intel Corporation | Circuit supply voltage control using an error sensor |
| JP4890126B2 (ja) * | 2006-07-13 | 2012-03-07 | 株式会社リコー | ボルテージレギュレータ |
| US9784791B2 (en) * | 2014-07-18 | 2017-10-10 | Intel Corporation | Apparatus and method to debug a voltage regulator |
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| KR20220135768A (ko) * | 2021-03-31 | 2022-10-07 | 에스케이하이닉스 주식회사 | 반도체 장치 내 전원을 모니터링하기 위한 장치 |
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| JPS61117799A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 電源電圧センス回路 |
| JPH03283562A (ja) * | 1990-03-30 | 1991-12-13 | Sony Corp | 半導体集積回路装置 |
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|---|---|---|---|---|
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| JPS59111514A (ja) * | 1982-12-17 | 1984-06-27 | Hitachi Ltd | 半導体集積回路 |
-
1992
- 1992-05-21 KR KR1019920008655A patent/KR950012018B1/ko not_active IP Right Cessation
-
1993
- 1993-04-15 US US08/046,857 patent/US5479093A/en not_active Expired - Lifetime
- 1993-05-17 JP JP5115059A patent/JP2553816B2/ja not_active Expired - Fee Related
Patent Citations (2)
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| US5856756A (en) * | 1996-08-02 | 1999-01-05 | Oki Electric Industry Co., Ltd. | Internal voltage generating circuit |
| EP0822476A3 (en) * | 1996-08-02 | 1999-01-20 | Oki Electric Industry Co., Ltd. | Internal voltage generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2553816B2 (ja) | 1996-11-13 |
| KR950012018B1 (ko) | 1995-10-13 |
| US5479093A (en) | 1995-12-26 |
| KR930023734A (ko) | 1993-12-21 |
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