JPS61117799A - 電源電圧センス回路 - Google Patents
電源電圧センス回路Info
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- JPS61117799A JPS61117799A JP59237431A JP23743184A JPS61117799A JP S61117799 A JPS61117799 A JP S61117799A JP 59237431 A JP59237431 A JP 59237431A JP 23743184 A JP23743184 A JP 23743184A JP S61117799 A JPS61117799 A JP S61117799A
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- Japan
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- power supply
- supply voltage
- circuit
- power source
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はたとえば子連発性ＨＩＳフローティングゲート
記憶装置（Ｅ”ＦＲＯＭ）に用いられる電源電圧をセン
スするための電源電圧センス回路に関する。
記憶装置（Ｅ”ＦＲＯＭ）に用いられる電源電圧をセン
スするための電源電圧センス回路に関する。
従来の技術
Ｅ”ＦＲＯＭ 、スタティック形ランダムアクセスメ
モリ（ＳＲＡＭ）セルにフローティングゲートにより構
成される上記Ｅ”ＦＲＯＭセルを組合わせた記憶装置（
ＮＯＶＲＡＭ）等としては、単一電源（Ｖ ｃｃ）たと
えば＋５Ｖ電源によって動作するものがあり、このよう
な装置においては、消去／書込みを行うための高電圧た
とえば２０〜２５Ｖは装置内蔵の昇圧回路によって発生
させられる。しかしながら、電源電圧Ｖｃｃが十分高く
なく、たとえば３．５ｖ以下においても昇圧回路等の制
御回路部およびアドレス部が誤動作して誤消去もしくは
誤書込みが行われることがあり、つまり、電源電圧Ｖｃ
ｃのオン、オフ時には誤消去もしくは誤書込みが行われ
ることがある。このような誤消去もしくは誤書込みを防
止するために、電源電圧センス回路が設けられてあり、
これにより、電源電圧Ｖｃｃが所定値たとえば３．５〜
４．０ｖ以上になったときのみに昇圧回路等の制御回路
部の動作が可能となるようにしている。
モリ（ＳＲＡＭ）セルにフローティングゲートにより構
成される上記Ｅ”ＦＲＯＭセルを組合わせた記憶装置（
ＮＯＶＲＡＭ）等としては、単一電源（Ｖ ｃｃ）たと
えば＋５Ｖ電源によって動作するものがあり、このよう
な装置においては、消去／書込みを行うための高電圧た
とえば２０〜２５Ｖは装置内蔵の昇圧回路によって発生
させられる。しかしながら、電源電圧Ｖｃｃが十分高く
なく、たとえば３．５ｖ以下においても昇圧回路等の制
御回路部およびアドレス部が誤動作して誤消去もしくは
誤書込みが行われることがあり、つまり、電源電圧Ｖｃ
ｃのオン、オフ時には誤消去もしくは誤書込みが行われ
ることがある。このような誤消去もしくは誤書込みを防
止するために、電源電圧センス回路が設けられてあり、
これにより、電源電圧Ｖｃｃが所定値たとえば３．５〜
４．０ｖ以上になったときのみに昇圧回路等の制御回路
部の動作が可能となるようにしている。
第２図を参照してＥ”ＦＲＯＭの一例を説明すると、ｌ
はメモリセルＣＬが各ワード線Ｗ 、、ビット線（デー
タ線）ＢＪおよびプログラム線Ｐ、の交差点に設けられ
たメモリセルアレイである。２はＸアドレス信号Ａｔ
（１−０−ｎ）を受信するアドレスバッファ、３はＸ
デコーダ、４はＹアドレス（を号Ａｔ’ （ｉ−０〜
ｎ）を受信するアドレスバッファ、５はＹデコーダ、６
はＹゲートである。
はメモリセルＣＬが各ワード線Ｗ 、、ビット線（デー
タ線）ＢＪおよびプログラム線Ｐ、の交差点に設けられ
たメモリセルアレイである。２はＸアドレス信号Ａｔ
（１−０−ｎ）を受信するアドレスバッファ、３はＸ
デコーダ、４はＹアドレス（を号Ａｔ’ （ｉ−０〜
ｎ）を受信するアドレスバッファ、５はＹデコーダ、６
はＹゲートである。
Ｙゲート６からのデータＤｏはセンスアンプ７および出
力データバッファ８を端子Ｄｏより送出され、人力デー
タＤＩが入力データバッファ／ランチ９、消去／書込み
制御回路１０、およびチャージポンプ回路１１を介して
供給される。１ｍ 、 １３ ハチャージポンプ回路で
ある。
力データバッファ８を端子Ｄｏより送出され、人力デー
タＤＩが入力データバッファ／ランチ９、消去／書込み
制御回路１０、およびチャージポンプ回路１１を介して
供給される。１ｍ 、 １３ ハチャージポンプ回路で
ある。
１４は読み出し／書込み制御回路であって、チップイネ
ーブル信号■、出力イネーブル信号面、書込みイネーブ
ル信号■等を受信して動作モードを選択するものである
。
ーブル信号■、出力イネーブル信号面、書込みイネーブ
ル信号■等を受信して動作モードを選択するものである
。
また、単一の電源電圧Ｖｃｃは電源電圧センス回路１５
を介して読出し／書込み制御回路１４に供給されており
、これにより、を課電圧ＶＣＣは所定値例えば３．５■
以上のときにのみ記憶装置ｌが動作するようになってい
る。
を介して読出し／書込み制御回路１４に供給されており
、これにより、を課電圧ＶＣＣは所定値例えば３．５■
以上のときにのみ記憶装置ｌが動作するようになってい
る。
１６は消去／書込み動作時に動作するクロック発生回路
、１７は昇圧回路、１８は遅延回路である。つまり、昇
圧回路１７の高電圧は遅延回路１８を介して各チャージ
ポンプ回路１１ 、１２ 、１３に供給される。
、１７は昇圧回路、１８は遅延回路である。つまり、昇
圧回路１７の高電圧は遅延回路１８を介して各チャージ
ポンプ回路１１ 、１２ 、１３に供給される。
なお、第２図の回路において、消去動作（データ“１″
の書き込み）を行うときには、ワード線ＷＬ、 、およ
びプログラム線ＰＪに高電圧たとえば２０〜２５Ｖが印
加され、データ“０”の書き込み動作では、ワード線Ｗ
Ｌ、およびビットｗＡｓ ＋に高電圧が印加され、読出
し動作時はワード１ｉＷＬ、およびプログラム［Ｐ、に
ある所定の電圧（ＯＶ〜Ｖｃｃ）が印加される。
の書き込み）を行うときには、ワード線ＷＬ、 、およ
びプログラム線ＰＪに高電圧たとえば２０〜２５Ｖが印
加され、データ“０”の書き込み動作では、ワード線Ｗ
Ｌ、およびビットｗＡｓ ＋に高電圧が印加され、読出
し動作時はワード１ｉＷＬ、およびプログラム［Ｐ、に
ある所定の電圧（ＯＶ〜Ｖｃｃ）が印加される。
従来の電源電圧センス回路は、第３図、第４図に示すよ
うに、ＮＭＯＳ回路によって構成されていた。
うに、ＮＭＯＳ回路によって構成されていた。
たとえば、第３図においては、分圧回路としてのデプレ
ッション形トランジスタＱ１１およびＱ１□と、フィー
ドバンク手段としてのデプレッション形トランジスタＱ
Ｉ３と、インバータＩＮＶＩ、としてのデプレッション
形トランジスタＱ、およびエンハンスメント形トランジ
スタＱＩ５と、インバータＩＮＶ、□としてのデプレッ
ション形トランジスタＱ０およびエンハンスメント形ト
ランジスタＱＩ−１が示されている。第３図の回路にお
いて、電源電圧ＶｃｃがＯＶから上昇すると、ノードＮ
、の電位も上昇する。この結果、ノードＮ、の電位がイ
ンバータＩＮＶ、、のトリップポイントを超えると、ノ
ードＮ１□の電位がローレベルからハイレベルとなり、
従って、トランジスタＱＩ３のゲート電位がハイレベル
となるので、トランジスタＱＩ３によって充電されてノ
ードＮ Ｉ ｌの電位は急速に上昇し、それに伴ない、
ノードＮｌｔの電位も急速に上昇する。電源電圧ＶＣＣ
が５■から低下した場合には、上述の動作と同様に、ノ
ードＮ Ｉ １の電位がインバータＩＮＶ、。
ッション形トランジスタＱ１１およびＱ１□と、フィー
ドバンク手段としてのデプレッション形トランジスタＱ
Ｉ３と、インバータＩＮＶＩ、としてのデプレッション
形トランジスタＱ、およびエンハンスメント形トランジ
スタＱＩ５と、インバータＩＮＶ、□としてのデプレッ
ション形トランジスタＱ０およびエンハンスメント形ト
ランジスタＱＩ−１が示されている。第３図の回路にお
いて、電源電圧ＶｃｃがＯＶから上昇すると、ノードＮ
、の電位も上昇する。この結果、ノードＮ、の電位がイ
ンバータＩＮＶ、、のトリップポイントを超えると、ノ
ードＮ１□の電位がローレベルからハイレベルとなり、
従って、トランジスタＱＩ３のゲート電位がハイレベル
となるので、トランジスタＱＩ３によって充電されてノ
ードＮ Ｉ ｌの電位は急速に上昇し、それに伴ない、
ノードＮｌｔの電位も急速に上昇する。電源電圧ＶＣＣ
が５■から低下した場合には、上述の動作と同様に、ノ
ードＮ Ｉ １の電位がインバータＩＮＶ、。
のトリップポイント以下になると、ノードＮ ｌ ２の
電位は低下する。このようにして、電源電圧ＶＣＣの所
定値たとえば３．５■がインバータＩＮＶｚのトリップ
ポイントに相当するようにトランジスタＱｚ、Ｑ＋□を
設計しておけば、第３図の回路は電源電圧センス回路の
役目を十分発揮できる。
電位は低下する。このようにして、電源電圧ＶＣＣの所
定値たとえば３．５■がインバータＩＮＶｚのトリップ
ポイントに相当するようにトランジスタＱｚ、Ｑ＋□を
設計しておけば、第３図の回路は電源電圧センス回路の
役目を十分発揮できる。
また、第４図では、第３図の回路に対して、インバータ
ｒＮＶ、３としてのデプレッション形トランジスタＱｌ
Ｂおよびエンハンスメント形トランジスタＱＩ９を付加
し、また、分圧回路としてはエンハンスメント形トラン
ジスタＱｌｌ ’ 、 Ｑ１０ ’を用いてあり、従っ
て、出力０１１Ｔの位相は第３図の場合と反対であるが
、電源電圧ＶＣＣの所定値たとえば３．５■がインバー
タＩＮＶ、、のトリップポイントに和風するようにトラ
ンジスタＱｌｌ ’ Ｉ Ｑｌ□゛を設計しておけば、
第４図の回路も電源電圧センス回路の役目を十分発揮で
きる。
ｒＮＶ、３としてのデプレッション形トランジスタＱｌ
Ｂおよびエンハンスメント形トランジスタＱＩ９を付加
し、また、分圧回路としてはエンハンスメント形トラン
ジスタＱｌｌ ’ 、 Ｑ１０ ’を用いてあり、従っ
て、出力０１１Ｔの位相は第３図の場合と反対であるが
、電源電圧ＶＣＣの所定値たとえば３．５■がインバー
タＩＮＶ、、のトリップポイントに和風するようにトラ
ンジスタＱｌｌ ’ Ｉ Ｑｌ□゛を設計しておけば、
第４図の回路も電源電圧センス回路の役目を十分発揮で
きる。
発明が解決しようとする問題点
しかしながら、第３図、第４図において、初段の分圧回
路はいずれも抵抗分割回路であり、従って、初段には直
流電流が必ず流れ、また、複数のインバータのうち少な
くとも１つは直流電流が流れる状態にあり、この結果、
一般にスタンバイ電流が１μＡ以下であるＣＭＯ５型（
広くは、ＣＭＩＳ型）のＥ”ＦＲＯＭ等の不揮発性半導
体記憶装置に第３図。
路はいずれも抵抗分割回路であり、従って、初段には直
流電流が必ず流れ、また、複数のインバータのうち少な
くとも１つは直流電流が流れる状態にあり、この結果、
一般にスタンバイ電流が１μＡ以下であるＣＭＯ５型（
広くは、ＣＭＩＳ型）のＥ”ＦＲＯＭ等の不揮発性半導
体記憶装置に第３図。
第４図の電源電圧センス回路を適用することはできない
。
。
問題点を解決するための手段
本発明の目的は、ＣＭＯ５型の不揮発性半導体記憶装置
に適した電源電圧センス回路を提供することにあり、そ
の手段は、高電位側電源とキャパシタとの間に接続され
た第１のダイオード素子と、前記高電位側電源と前記キ
ャパシタとの間に前記第１のダイオードとは逆方向に接
続された第２のダイオード素子と、前記第１のダイオー
ド素子と該キャパシタとの接続点に入力端が接続された
インバータとを具備し、電源電圧センス出力を該インバ
ータから出力するようにした電源電圧センス回路によっ
て達成される。
に適した電源電圧センス回路を提供することにあり、そ
の手段は、高電位側電源とキャパシタとの間に接続され
た第１のダイオード素子と、前記高電位側電源と前記キ
ャパシタとの間に前記第１のダイオードとは逆方向に接
続された第２のダイオード素子と、前記第１のダイオー
ド素子と該キャパシタとの接続点に入力端が接続された
インバータとを具備し、電源電圧センス出力を該インバ
ータから出力するようにした電源電圧センス回路によっ
て達成される。
作用
上述の構成によれば、直流電流はほとんど流れない。
実施例
第１図は本発明に係る電源電圧センス回路の一実施例を
示す回路図である。第１図において、Ｖｃｃｉｉ源端子
とノードＮＩとの間には２段のＮチャネルエンハンスメ
ント型トランジスタＱ ＋ 、Ｑ ２が接続され、ノー
ドＮ１とＧＮＤ電源端子との間には安定化用キャパシタ
Ｃが接続されている。トランジスタＱｌ 、ＱＺにお
いては、ドレイン−ゲートが結合されており、つまり、
各トランジスタＱ１゜Ｑ、はダイオードとして作用する
。従って、トランジスタＱ＋ 、にｈはダイオードその
ものでよい。
示す回路図である。第１図において、Ｖｃｃｉｉ源端子
とノードＮＩとの間には２段のＮチャネルエンハンスメ
ント型トランジスタＱ ＋ 、Ｑ ２が接続され、ノー
ドＮ１とＧＮＤ電源端子との間には安定化用キャパシタ
Ｃが接続されている。トランジスタＱｌ 、ＱＺにお
いては、ドレイン−ゲートが結合されており、つまり、
各トランジスタＱ１゜Ｑ、はダイオードとして作用する
。従って、トランジスタＱ＋ 、にｈはダイオードその
ものでよい。
この結果、電源電圧ＶＣＣが２■い（■いはトランジス
タＱ ＋ 、 Ｑ ｔのスレッシュホールド電圧）以上
であれば、ノードＮ１の電位φ８．は、φＨ，＝Ｖｃｃ
−２Ｖい である。また、Ｖｃｃ電源端子とノードＮ１との間には
Ｎチャネルエンハンスメント型トランジスタＱ３が接続
されている。このトランジスタＱ３においては、ソース
−ゲート結合されており、つまり、トランジスタＱ、も
ダイオードとして作用するが、トランジスタＱ１ 、Ｑ
Ｚとは導通方向が反対である。従って、電源電圧Ｖｃｃ
の下降時に、ノードＮ、の電位は、 φ□”Ｖｃｃ＋Ｖい となる。
タＱ ＋ 、 Ｑ ｔのスレッシュホールド電圧）以上
であれば、ノードＮ１の電位φ８．は、φＨ，＝Ｖｃｃ
−２Ｖい である。また、Ｖｃｃ電源端子とノードＮ１との間には
Ｎチャネルエンハンスメント型トランジスタＱ３が接続
されている。このトランジスタＱ３においては、ソース
−ゲート結合されており、つまり、トランジスタＱ、も
ダイオードとして作用するが、トランジスタＱ１ 、Ｑ
Ｚとは導通方向が反対である。従って、電源電圧Ｖｃｃ
の下降時に、ノードＮ、の電位は、 φ□”Ｖｃｃ＋Ｖい となる。
エンハンスメント型トランジスタＱ４は出力ＯＵＴすな
わちノードＮ２の電位のフィードバックを受けてノード
Ｎ、の電位を制御するものであり、第３図、第４図のト
ランジスタＱ、に相当する。
わちノードＮ２の電位のフィードバックを受けてノード
Ｎ、の電位を制御するものであり、第３図、第４図のト
ランジスタＱ、に相当する。
ＰチャネルトランジスタＱｓ 、ＱｂおよびＮチャネ
ルトランジスタＱ？ 、ＱａはインバータＴＮＶ。
ルトランジスタＱ？ 、ＱａはインバータＴＮＶ。
を構成し、ＰチャネルトランジスタＱ、およびＮチャネ
ルトランジスタＱ１゜はインバータＩＮＶＺを構成して
いる。なお、この場合、インバータＩＮＶ、はシュミッ
トトリガ回路であって、入力電位の上昇時トリップポイ
ントは下降時のトリップポイントより高くなっている。
ルトランジスタＱ１゜はインバータＩＮＶＺを構成して
いる。なお、この場合、インバータＩＮＶ、はシュミッ
トトリガ回路であって、入力電位の上昇時トリップポイ
ントは下降時のトリップポイントより高くなっている。
このように、第１図の回路構成においては、直流電流の
経路は形成されておらず、従って、ＣＭＯ５型の不揮発
性半導体記憶装置に適用できる。
経路は形成されておらず、従って、ＣＭＯ５型の不揮発
性半導体記憶装置に適用できる。
第１図の回路動作を第５図を参照して説明する。
始めに、電源電圧Ｖｃｃが時刻ｔ０でＯＶから上昇する
場合を想定する。この場合、ノードＮ１の電位はトラン
ジスタＱｌ 、Ｑｚの２段分の２ｖｔゎだけ低い電圧
で、ＶＣＣに追随して上昇する。この結果、時刻１．で
、ノードＮ、の電位がインバータＴＮＶ、のトリップポ
イントＶＤ＋を超えると、ノードＮ３の電位は低下し、
従って、インバータＩＮＶ！の出力であるノードＮ２の
電位が上昇する。この結果、トランジスタＱ４にフィー
ドバックがかかり、電源電圧ＶＣＣによってノードＮ、
は充電される。
場合を想定する。この場合、ノードＮ１の電位はトラン
ジスタＱｌ 、Ｑｚの２段分の２ｖｔゎだけ低い電圧
で、ＶＣＣに追随して上昇する。この結果、時刻１．で
、ノードＮ、の電位がインバータＴＮＶ、のトリップポ
イントＶＤ＋を超えると、ノードＮ３の電位は低下し、
従って、インバータＩＮＶ！の出力であるノードＮ２の
電位が上昇する。この結果、トランジスタＱ４にフィー
ドバックがかかり、電源電圧ＶＣＣによってノードＮ、
は充電される。
そして、ノードＮ１の電位は上昇するので、出力ＯＵＴ
の電位は急上昇する。ただし、この場合、ノードＮ２
（出力０ＵＴ）の電位はＶｃｃであるので、ノードＮ１
の電位は、Ｖｃｃ−Ｖいである。
の電位は急上昇する。ただし、この場合、ノードＮ２
（出力０ＵＴ）の電位はＶｃｃであるので、ノードＮ１
の電位は、Ｖｃｃ−Ｖいである。
このように、電源電圧Ｖｃｃが上昇して所定値たとえば
３．５■に到達するまでは、出力ＯＵＴの電位はローレ
ベルすなわちＧＮＤレベルに維持されているが、電源電
圧Ｖｃｃが所定値を超えると、フィードハノクがかかっ
てただちに出力ＯＵＴの電位はＶＣＣとなる。
３．５■に到達するまでは、出力ＯＵＴの電位はローレ
ベルすなわちＧＮＤレベルに維持されているが、電源電
圧Ｖｃｃが所定値を超えると、フィードハノクがかかっ
てただちに出力ＯＵＴの電位はＶＣＣとなる。
逆に、時刻ｔ２にて電源電圧ＶＣＣが規定の値５■から
下降した場合を想定する。この場合、電源電圧ＶＣＣ，
ＣＣ前にノードＮ、の電位はＶｃｃ−Ｖいとすれば、ト
ランジスタＱ、、Ｑ２は共にカットオフ状態を保持して
おり、トランジスタＱ４もまたカットオフとなる。さら
に、電源電圧ＶＣＣの下降が進むと、電源電圧Ｖｃｃは
ノードＮ１の電位φ□より小さくなる。この結果、時刻
ｔ３にて、φＭＩ Ｖｃｃ＞Ｖいを満たすと、トラン
ジスタＱ３がオン状態となり、ノードＮ１の電位は■い
たけ遅れて電源電圧Ｖｃｃに追随して下降する。この結
果、ノードＮ、の電位φ□がインバータＩＮＶ、のトリ
ップポイント■ｌ、□以下になると、ノードＮ３の電位
は上昇し、ノードＮ２の電位Ｎ１の電位は下降してＧＮ
Ｄ レベルとなる。
下降した場合を想定する。この場合、電源電圧ＶＣＣ，
ＣＣ前にノードＮ、の電位はＶｃｃ−Ｖいとすれば、ト
ランジスタＱ、、Ｑ２は共にカットオフ状態を保持して
おり、トランジスタＱ４もまたカットオフとなる。さら
に、電源電圧ＶＣＣの下降が進むと、電源電圧Ｖｃｃは
ノードＮ１の電位φ□より小さくなる。この結果、時刻
ｔ３にて、φＭＩ Ｖｃｃ＞Ｖいを満たすと、トラン
ジスタＱ３がオン状態となり、ノードＮ１の電位は■い
たけ遅れて電源電圧Ｖｃｃに追随して下降する。この結
果、ノードＮ、の電位φ□がインバータＩＮＶ、のトリ
ップポイント■ｌ、□以下になると、ノードＮ３の電位
は上昇し、ノードＮ２の電位Ｎ１の電位は下降してＧＮ
Ｄ レベルとなる。
このようにして、電源電圧Ｖｃｃが下降して所定値３．
５■に到達するまでは出力ＯＵＴの電位は電源電圧ＶＣ
Ｃを保持するが、電源電圧Ｖｃｃが所定値以下になると
、出力０υＴの電位はＧＮＤ レベルとなる。
５■に到達するまでは出力ＯＵＴの電位は電源電圧ＶＣ
Ｃを保持するが、電源電圧Ｖｃｃが所定値以下になると
、出力０υＴの電位はＧＮＤ レベルとなる。
なお、この場合には、出力０［ＩＴの電位のトランジス
タＱ４へのフィードバックは役に立たないので、上昇時
に比較して出力ＯＵＴの電位のＧＮＤ レベルへの変化
は遅（なるが、その分インバータＩＮＶ、をシュミット
トリガ回路を用いることによって補っている。
タＱ４へのフィードバックは役に立たないので、上昇時
に比較して出力ＯＵＴの電位のＧＮＤ レベルへの変化
は遅（なるが、その分インバータＩＮＶ、をシュミット
トリガ回路を用いることによって補っている。
なお、上述の実施例においては、入力段トランジスタＱ
、、Ｑ、を２段としているが、センス電圧の値に応じて
３段以上になし得る。
、、Ｑ、を２段としているが、センス電圧の値に応じて
３段以上になし得る。
発明の詳細
な説明したように本発明によれば直流電流の経路は形成
されていないので、周辺ＣＭＯＳ型の不揮発性半導体記
憶装置に適用できる。
されていないので、周辺ＣＭＯＳ型の不揮発性半導体記
憶装置に適用できる。
第１図は本発明に係る電源電圧センス回路の一実施例を
示す回路図、第２図は電源電圧センス回路を含むＥ”Ｆ
ＲＯＭを示すブロック回路図、第３図。 第４図は従来の電源電圧センス回路を示す回路図、第５
図は第１図の回路動作を説明するタイミング図である。 Ｑ＋、Ｑｚ、口３＋Ｑ４−・・・Ｎチャネルエンハンス
メント型トランジスタ、 Ｑ、〜Ｑ、・・・第１のインバータ、 Ｑｑ、Ｑ＋ｏ・・・第２のインバータ、Ｎｌ ・・・第
１のノード、 Ｎ２・・・第２のノード、 Ｖｃｃ・・・第１の電源端子（電圧）、ＧＮＤ・・・第
２の電源端子（電圧）。
示す回路図、第２図は電源電圧センス回路を含むＥ”Ｆ
ＲＯＭを示すブロック回路図、第３図。 第４図は従来の電源電圧センス回路を示す回路図、第５
図は第１図の回路動作を説明するタイミング図である。 Ｑ＋、Ｑｚ、口３＋Ｑ４−・・・Ｎチャネルエンハンス
メント型トランジスタ、 Ｑ、〜Ｑ、・・・第１のインバータ、 Ｑｑ、Ｑ＋ｏ・・・第２のインバータ、Ｎｌ ・・・第
１のノード、 Ｎ２・・・第２のノード、 Ｖｃｃ・・・第１の電源端子（電圧）、ＧＮＤ・・・第
２の電源端子（電圧）。
Claims (1)
- 【特許請求の範囲】 １、高電位側電源とキャパシタとの間に接続された第１
のダイオード素子と、前記高電位側電源と前記キャパシ
タとの間に前記第１のダイオードとは逆方向に接続され
た第２のダイオード素子と、前記第１のダイオード素子
と該キャパシタとの接続点に入力端が接続されたインバ
ータとを具備し、電源電圧センス出力を該インバータか
ら出力するようにした電源電圧センス回路。 ２、前記のインバータがシュミツトトリガ回路である特
許請求の範囲第１項に記載の電源電圧センス回路。 ３、前記ダイオードがダイオード接続のＭＩＳトランジ
スタである特許請求の範囲第１項に記載の電源電圧セン
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237431A JPS61117799A (ja) | 1984-11-13 | 1984-11-13 | 電源電圧センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237431A JPS61117799A (ja) | 1984-11-13 | 1984-11-13 | 電源電圧センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61117799A true JPS61117799A (ja) | 1986-06-05 |
Family
ID=17015253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237431A Pending JPS61117799A (ja) | 1984-11-13 | 1984-11-13 | 電源電圧センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0696596A (ja) * | 1992-05-21 | 1994-04-08 | Samsung Electron Co Ltd | 半導体装置の内部電源発生回路 |
-
1984
- 1984-11-13 JP JP59237431A patent/JPS61117799A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0696596A (ja) * | 1992-05-21 | 1994-04-08 | Samsung Electron Co Ltd | 半導体装置の内部電源発生回路 |
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