JPH02114717A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＥＰＲＯＭ等の半導体記憶装置に関し。

書き込み時に正確に動作をすると同時に読み出し時には
しきい値電圧を高めることによって読み出し時において
もノイズによる誤動作のし難いデコーダ回路を有する半
導体記憶装置をうろことを目的とし。

情報の書込みに第１の電源電圧が印加され、読出し時に
は該第１の電源電圧よりも低い第２の電ａ電圧が印加さ
れるデコーダ部を有し、該デコーダ部は、負荷手段と、
該負荷手段と直列に接続され、それぞれアドレス信号に
より制御される複数の駆動トランジスタと、読出し時の
負荷電流を書込み時に対して増加させる手段とを具備す
るように構成される。

〔産業上の利用分野〕

本発明は、書き込み時に高電圧を必要とするＨＰＩＩＯ
Ｈのような不揮発性の半導体記憶装置におけるデコーダ
回路の改良に関するものである。

〔従来の技術〕

本発明に関連した従来の公知例として特開昭６１４５４
９６号が知られており、その回路の構成と動作を第３図
に従って説明するならば、■１，１は読み出し時に５Ｖ
程度の低電圧（以下ｖｃＣと云う）又書き込み時には１
２．５Ｖ程度の高電圧（以下ＶＰＰと云う）となる内部
切り換え可能な電源である。

又Ｔ、はＮチャネルデプリーション型ＭＯＳトランジス
ター、Ｔ２〜Ｔ、とＴ７はＮチャネルエンハンスメント
型ＭＯＳトランジスター、Ｔ６はＰチャネルエンハンス
メント型ＭＯＳトランジスターをそれぞれ示している。

第３図から明らかな様にトランジスターＴ１からＴ５に
よりＮＡＮＤデコーダ回路（ＤＥＣ）が構成されその出
力Ｎ１がトランジスターＴ６とＴ７によって構成される
ＣＭＯＳインバークー（ｒｖ）を駆動するものである。

尚、該ＣＭＯＳインバーター（ＩＶ）の出力側にはワー
ド線（ｗｒ−）が接続され、該ワード線（ＷＬ）と各ビ
ット線ＢＬｏ　、　ＢＬ＋　、ＢＬ２　　・・・・・・
との各交点にメモリセルトランジスタＭＣが接続される
。

一方ａ〜ｄはアドレス入力であり定常的にはＶｃｃ（論
理”　１　”　）かＶ８．（論理”０”）（通常は接地
電圧０■）のどちらかをとる。

ここで、アドレス入力ａ　−ｄが全てＶＣＣであるとす
ると、■４，１がＶ　ｃ　ｃかＶＰＰかにかかわらずノ
ードＮ、（デコーダ出力）はほぼＶＳＳ即ちＯＶとなる
ので従ってインバーターの出力であるノートＮ２は■２
，１となる。又アドレス入力ａ〜ｄのうち少なくとも１
つがＶＳＳとなるとＮＡＤＮ部の出力Ｎは■２，１に上
昇し、従ってインバーターの出力Ｎ２はＶ３Ｂ即ち０■
となる。尚アドレス人力ａ　−ｄは例えば外部より与え
られるアドレスをチップ内部で一度波形整形を行うアド
レスバッファー回路の出力としで与えられる。処でかか
る従来の半導体記憶装置におけるデコーダ回路のＮＡＮ
Ｄ部（第４図（ａ）に示す）には以下に示すような動作
上の問題点が存在していた。即ち、第４図の（ｂ）〜（
ｄ）にもとづいて上記第４図（ａ）に示される従来のデ
コーダ回路におり、ｌるＮＡＮＤ部の動作を説明すると
、第４図（ｂ）は負荷駆動曲線であって、図中■と■は
デプリーション型トランジスターＴの負荷特性を表すロ
ードカーブを示しており、■は読み出し時における、即
ち■２，１かＶ　ｃｃの時における該トランジスターＴ
、の負荷曲線を表し、又■は書き込み時における、即ち
ＶＰＰｌがＶＰＰとなった時における該トランジスター
Ｔ、の負荷曲線を表している。又、同図中■は駆動トラ
ンジスターＴ２〜Ｔ、の駆動曲線を示すものであり、各
駆動トランジスターの入力をまとめてＶＩＮと表示し、
ＶＩＮをＯＶから５■まで変化させた場合の駆動曲線を
それぞれ示している。

そこでかかるデコーダ回路においては、−船釣に書き込
み時即ちＶＰＰＩがＶＰＰの場合、ｖｏｕＴが低い電圧
である場合にその出力をＯＶ近くにまで落としておかな
いと次段のインバーターが誤動作してしまうおそれがあ
る。そのため第４図（ｂ）のＴ１の負荷曲線■から判る
通り、ノードＮ１を十分ＶＳＳ即ちＯＶ近くまで駆動す
るためには各駆動トランジスターＴ２〜Ｔ、はドライブ
能力を高くしたつまりｇｍの十分大きなトランジスター
でなければならない。

一方、該デコーダ回路の書き込み時における入出力特性
を第４図（ｄ）に示しであるが、かかる特性グラフから
みると書き込み時の入出力特性はＶＩＮが１Ｖ以下であ
ると出力■。ＬＩＴはＶＰＦであり、ＶＩＮが２．０Ｖ
以上好ましくは２．５Ｖ以上であると出力Ｖ。ＬＩＴは
ほぼＶＳＳまで下がる。つまりＶ　ＩＮが２．５Ｖ近辺
で出力が反転する。

このように、デコーダ回路のＮＡＮＤ部の出力論理レベ
ルが反転する時の入力電圧をＮＡＮＤ部のしきい値電圧
と称している。

又、設計サイドにおける一般的設計技術の常識として書
き込み時の入力電圧（ＮＡＮＤ部のしきい値電圧）を電
源電圧の半分程度にすることが良いとされている。従っ
て第４図（ｄ）のような人出力特性をもたせるようにＶ
ＣＣを５■とする時に該入力端子（ＮＡＮＤ部のしきい
値電圧）を■。、／２．即ち２．５Ｖ近辺になるように
設計することは適切なことである。

然しなから一方、読み出し時、即ち■４，１がＶＣＣの
場合はＴ１の負荷曲線■から判るように本来はそれほど
大きなトランジスターでなくともよくその結果第４図（
ｃ）の入出力特性曲線■が示すように、人力ＶＩＮがＩ
Ｖ以下であると出力■。Ｕｌが■。。、又入力ＶＩＮが
１．５■以上であると出力はほぼＶＳＳとなっている。

つまり、しきい値電圧が１．０〜１．５■とかなり低く
なっている。このことは入力にノイズが乗ると、特に０
■の入力にノイズがのると誤動作を起こしやすく、この
回路がノイズに弱いことを示している。

即ちＥＰＲＯＭのような不揮発性半導体記憶装置は一度
書き込みを行うと後は消去を行わない限り読め出ししか
行われないが、従来のデコーダ回路では読み出し時には
ＮＡＮＤ部のしきい値電圧がかなり低かったため読み出
し時に誤動作しやすくなっていた。

一般的に半導体装置では出力の変化等によりチップ内部
の接地電位が変化し、外部の接地電位と差を生ずるため
、外部接地電位を基準として与えられるアドレス信号な
どがチップ内部の接地電位を基準とすると期待したレベ
ルと異なりアドレスバッファーの出力が本来ＶＳＳであ
るべきなのにＶＳＳより上がったり、本来■。Ｃである
べきなのにＶＣＣより下がったりすることが発生する。

この関係の１例を第５図により更に詳しく説明すると、
ＩＣパッケージ１はその内にＩＣチップ２．　Ｖｃｃ端
子４、ＶＳＳ端子３、入力端子５及び出力端子６を有し
ているとする。尚出力端子６には負荷容量７が接続され
ている。今出力が例えば５■からＯ■に変化する時に、
負荷容量からの放電電流はチップ２内のワイヤー　トラ
ンジスターを通りチップグランドを経“ζＶＳＳに流れ
るがこの際チップ内のインダクタンス成分によってチッ
プのＶＳＳＳＳレベル昇する。従ってチップ内のＶＳＳ
は通常０■であるべきものが例えば−時的に２■となる
こともある。

尚、第５図中８は■。、電源、９は該入力端子５に接続
される信号源を示す。

一方、該信号１１ＪＸ９からの人力は例えば３Ｖとし、
又チップ２は入力が２■以上の時にＨレベルと判断し、
１■以下の時にはＬレベルと判断するように設計されて
いるとする。従って通常であれば３■が入力されるとＨ
レベルと判断される筈であるが、前述のようにチップの
ＶＳＳは一瞬でも２ｖとなっているとこの入力は１■で
あると判断されＬレベルと判断されてしまうという情況
が発生する。

そのためデコーダ回路の入力特性は、入力電圧がＶＳ２
より上がっても又ＶＣＣから下がっても余裕が保てる状
態として前述のように読出し時にはそのしきい値電圧を
Ｖｃｃ／２近辺つまり２．５■近辺にするのが理想的と
なる。

つまり従来のデコーダ回路ではその読出し時のしきい値
電圧が低いためノイズによるアドレスバッファーの出力
がＶＳＳより１．５■程度上昇してしまうと、インバー
ター回路の出力Ｎ２は本来ＶＳＳでなければならないの
にインバーターの入力が０■近くまで下がってしまう結
果ＶＣＣになると云う問題があった。

〔発明が解決しようとする課題〕

本発明の課題は上述した従来のデコーダ回路における、
書き込み時に正確に動作するように、ＮＡＮＤゲートを
構成する各駆動トランジスターの大きさを決めた場合読
み出し時のしきい値電圧が低くなりノイズに弱くなると
いう欠点を改良しようとするものであって、書き込み時
に正確に動作をすると同時に読み出し時にはしきい値電
圧を高めることによって読み出し時においてもノイズに
よる誤動作のし難いデコーダ回路を提供しようとするも
のである。

〔課題を解決するための手段〕

本発明は上記した課題を達成するため、次の技術的構成
を採用するものである。即ち、情報の書込み時に第１の
電＃ｉ電圧（Ｖｐｐ）が印加され、読出し時には該第１
の電源電圧よりも低い第２の電源電圧（ＶＣＣ）が印加
されるデコーダ部（ＤＥＣ）を有し、該デコーダ部は、
負荷手段（Ｔ１）と、該負荷手段（Ｔ、）と直列に接続
され、それぞれアドレス信号により制御される複数の駆
動トランジスタ（Ｔ２〜Ｔ５）と、読出し時の負荷電流
（Ｉ）を書込み時に対して増加させる手段（Ｔ８）とを
具備する半導体記憶装置である。

以下、本発明の構成を更に詳細に説明する。

本発明における特徴的構成は、上記デコーダー回路にお
いて、該ＮＡＮＤゲートに設けた負荷素子の他に、読出
し時に該ＮＡＮＤ部のしきい値を上昇させてノイズマー
ジンを向上させるために読出し時に動作する別の負荷素
子Ｔ８を該ＮＡＮＤゲート回路に付加するものである。

　該新たに付加される負荷素子Ｔ８は後述するように読
出し時の負荷電流（Ｔ）を書込み時に対して増加させる
ようなスイッチング機能を有する素子であることが好ま
しい。

該スイッチング素子Ｔ８としては特にその構造を限定す
るものではないが、Ｎチャネルエンハンスメント型トラ
ンジスタのほか２例えばデイプリージョン型トランジス
ター、或いはスイッチ回路を有する抵抗等を使用するこ
とが出来る。

更に該スイッチング素子ＴＢには読み出し時において電
圧即ちＶＣＣを印加し、読み出し時に該スイッチング素
子を作動させることによって読出し時におけるＮＡＮＤ
ゲート回路の負荷抵抗を減少セしめて読み出し時のＮＡ
ＮＤ回路のしきい値電圧を上昇させている。

一方書き込み時は該スイ・ンチング素子Ｔ１１にはＶＳ
Ｓ即ち０■が印加されるため該スイッチング素子Ｔ。は
非導通状態となりでＮＡＮＤケートの負荷は従来通りＴ
、のみとなるので従来と全く同様の動作を行うことか出
来る。

又該スイッチング素子Ｔ８を設ける位置は第１図に示す
ようにＮＡＮＤゲート回路のノードＮ、に接続し、ＮＡ
ＮＤゲートに従来から設けられている負荷Ｔ１と並列に
設けたものであってもよく、又第２図に示すようにＮＡ
ＮＤゲート回路の駆動トランジスターの接続部即ち、ト
ランジスターＴ２とＴ３の間、トランジスターＴ３とＴ
４の間等に付加したものであってもよい。即ちこの例で
はトランジスターＴ２とＴ３との間に付加した形を示し
ている。

〔作　用〕

本発明にあっては上記したように読み出し時に該負荷電
流増加手段を作動させることによって、読み出し時のみ
、デコーダ回路のＮＡＮＤ部の負荷抵抗を小さくするも
のであり、換言すれば負荷電流を増加させるものである
。

その結果、読み出し時における負荷トランジスターの負
荷曲線が第４図（ｂ）の曲線■から曲線■′のように変
化し読み出し時においても書き込み時におけるＴ１の負
荷曲線と同じ特性を示すように一時的に近似したものと
しうるのである。

これを第４図（Ｃ）でみてみると従来■の曲線であった
読み出し時のデコーダ部の入出力特性を■′に示すよう
な特性曲線に一時的に変更することが出来、しきい値電
圧を上昇させてノイズマージンを向上することが出来る
。更に該負荷電流増加手段としてのトランシタＴ８のｇ
ｍを選択することによって読み出し時のしきい値電圧を
Ｖ　ｃｃ／２の値に設定することが可能である。一方、
書き込み時には上記負荷電流増加手段は非動作の状態に
あるので該ＮＡＮＤゲート回路は従来通りの負荷の下で
動作をすることになる。

〔実施例〕

以下に本発明に係る半導体記憶装置の実施例を説明する
。

第１図は本発明における不揮発性半導体記憶装置を示し
たものである。図中第３図で示したものと同一のものは
同一記号で示してあり、Ｔ、はＮチャネルデプリーショ
ン型ＭＯ３）ランシスターＴ２〜Ｔ９、Ｔ７はＮチャネ
ルエンハンスメント型ＭＯ８Ｉ−ランシスター、Ｔ６は
Ｐチャネルエンハンスメント型ＭＯ３）ランシスターで
あって、本発明はかかる従来の回路に上記負荷電流増加
手段としてのＮチャネルエンハンスメント型トランジス
ターＴ、を■。Ｃ電源とＮＡＮＤゲート回路のノードＮ
１　との間に接続し、該ＮＡＮＤゲート回路の負荷トラ
ンジスターＴ１と並列に配置した構造を示すものである
。

本発明にお４−する上記デコーダ部の電源電圧（ＶＰＰ
Ｉ）は上記従来回路と同様に情報の書込み時には高電圧
例えば１２．５Ｖの第１の電源電圧（Ｖｐｐ）が印加さ
れ、読出し時には低電圧、例え（Ｔ３） ば５■の第２の電源電圧（ＶＣＣ）が印加されるように
内部的に切り換え可能に構成されている。

かかる切り換え手段は従来公知のスイッチング回路を使
用して容易に実現しろる。

前記したように負荷電流増加手段としてのトランジスタ
Ｔ８のゲートに入力される信号Ｒは読み出し時ＶＣＣ１
書き込み時ＶＳＳとなるような信号であり、読み出し時
は信号ＲがＶＣＣとなるため該トランジスタＴ８が導通
状態となり、従ってＮＡＮＤゲ−１−の駆動トランジス
ターＴ２〜Ｔ、の負荷はＴとＴ８が並列接続されたもの
となる。そこで該トランジスタＴ８の大きさ（例えばｇ
ｍ）を適当に選択することにより該ＮＡＮＤゲートの読
み出し時のしきい値電圧を上昇させ■。Ｃ／２に設定す
ることが出来る。

一方書き込み時は信号ＲばＶＳＳ即ちＯＶとなるため該
トランジスタＴ［ｌは非導通状態となるのでＮＡＮＤゲ
ートの負荷は従来通りＴ、のみとなるので従来と全く同
様の動作を行うことが出来る。

又第２図には本発明における他の実施例を示したもので
あり、本実施例にあっては前記トランジスタＴ８のソー
ス側をＮＡＮＤゲート回路を構成する複数の駆動１−ラ
ンシスターＴ２〜Ｔ、のうちＴ２とＴ３との接続部に接
続した状態を示している。

向上記トランジスターＴ８の構成及び作動は上記の実施
例と全く同一である。かかる実施例においては、駆動ト
ランジスターＴ２についてみると負荷は変わらないがＴ
３〜Ｔ５については前記実施例におけると同様負荷抵抗
が読み出し時においてのみ減少ゼしめられるので、しき
い値電圧を増大させることが可能である。本実施例につ
いては１〜ランシスターＴ２については何らの変化はな
いとしても、かかるＮＡＮＤゲートにおいてノイズに弱
い駆動トランジスターはＴ　ｓ　、　Ｔ　４等であるた
めこれ等の入力特性が改善されるたりでも、デコーダ回
路全体についてみれば上記読み出し時におけるしきい値
電圧の改善について大幅な効果の向上に寄与するもので
あって、本発明の目的を十分達成することが出来る。

第１図及び第２図の具体例において、トランジスターＴ
８のゲートに入力される信号Ｒには、読み出し時にＶＣ
Ｃが与えられ、書き込み時には■、。

が与えられるので読み出し時にはＮＡＮＤゲート回路の
負荷抵抗を減少させ（換言すれば負荷電流Ｉを増加させ
）ることか出来るので、読み出し時におけるしきい値電
圧を■。Ｃ／２にまで高めることが可能となる。

更に１本発明に於ける他の実施例として、上記トランジ
スターＴ８を設ける代わりに１−ランシタＴ１のゲート
電圧を制御して読み出し時に該トランシタＴ１のオン抵
抗を書き込み時に於ける該１−ランジスタＴ１のオン抵
抗よりも小としても良い。

〔発明の効果〕

以上述べたように本発明においては半導体記憶装置のデ
コーダ回路のしきい値電圧を読出し時にほぼＶＣＣ／２
にまで高めることが可能となる結果。

ノイズによるデコーダの誤動作が起きにくくなり信頼性
向上に貢献することが出来る。

【図面の簡単な説明】

第１図は本発明にかかる半導体記憶装置の一実施例を示
す図である。 第２回は本発明における半導体記憶装置の他の実施例を
示す図である。 第３図は従来の半導体記憶装置の構成概要を示す図であ
る。 第４図（ａ）は第３図に示される半導体記憶装置におけ
るデコーダ回路に共通の入力端子を入力した状態を示す
図である。 第４図（ｂ）は該デコーダ回路における負荷トランジス
ターＴ１の負荷曲線及び駆動トランジスターＴ２〜Ｔ５
の駆動曲線を示す図である。 第４図（ｃ）は読み出し時における該デコーダ回路の入
出力特性曲線を示すものである。 第４図（ｄ）は書き込み時における同人出力特性曲線を
示すものである。 第５図はＩＣパッケージにおける誤動作の一例を説明す
るための概略図である。 Ｔ、・・・負荷トランジスター（Ｎチャネルデプリーシ
ョン型）、 Ｔ２〜Ｔ５　Ｔ、・・・トランジスター（Ｎチャネルエ
ンハンスメント型）、 Ｔ６・・・トランジスター（Ｐチャネルエンハンスメン
ト型）、 ＴＩｌ・・・負荷電流増加手段としてのトランジスター
（Ｎチャネルエンハンスメント型） ａ　−ｄ・・・アドレス入力、 １・・・ＩＣパッケージ、　　　２・・・チップ、３・
・・接地端子、　　　　　４・・・電源端子、５・・・
入力端子に接続される信号源、６・・・出力端子、　　
　　　　７・・・負荷容量、８・・・ＶｃＣ電源。 Ｃ小

Claims (1)

【特許請求の範囲】
1. 情報の書込みに第１の電源電圧（Ｖ＿ｐ＿ｐ）が印加さ
   れ、読出し時には該第１の電源電圧よりも低い第２の電
   源電圧（Ｖ＿ｃ＿ｃ）が印加されるデコーダ部（ＤＥＣ
   ）を有し、該デコーダ部は、負荷手段（Ｔ＿１）と、該
   負荷手段（Ｔ＿１）と直列に接続され、それぞれアドレ
   ス信号により制御される複数の駆動トランジスタ（Ｔ＿
   ２〜Ｔ＿５）と、読出し時の負荷電流（Ｉ）を書込み時
   に対して増加させる手段（Ｔ＿８）とを具備することを
   特徴とする半導体記憶装置。