KR930009462B1 - 반도체 기억장치 - Google Patents

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KR930009462B1
KR930009462B1 KR1019890015347A KR890015347A KR930009462B1 KR 930009462 B1 KR930009462 B1 KR 930009462B1 KR 1019890015347 A KR1019890015347 A KR 1019890015347A KR 890015347 A KR890015347 A KR 890015347A KR 930009462 B1 KR930009462 B1 KR 930009462B1
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마사노부 요시다
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

반도체 기억장치
제 1 도는 본 발명의 반도체 기억 장치의 일 실시예도.
제 2 도는 본 발명의 반도체 기억 장치의 다른 실시예도.
제 3 도는 종래 반도체 기억 장치의 일 실례도.
제 4a 도는 구동 트랜지스터가 공통 입력 전압을 가지는 종래 반도체 기억 장치의 디코우더 회로도.
제 4b 도는 제 4a 도에서 보여준 디코우터 회로에서 로드 트랜지스터(T2)의 로드 곡선과, 제 4a 도에서 보여준 구동 트랜시스터(T2내지 T5)로 구성된 NAND 게이트 회로의 출력 특성 곡선 도표.
제 4c 도는 판독 모드에서 디코우더 회로의 출력-입력 특성 곡선 도표.
제 4d 도는 기입 모드에서 디코우드 회로의 출력-입력 특성 곡선 도표.
제 5 도는 에러동작이 패키지에서 발생하는 이유를 설명하는 블록도.
제 6a, 6b 및 6c 도는 종래 반도체 기억 장치에서 어드레스 버퍼 방향의 어드레스 신호 입력 파형, 어드레스 버퍼 방향으로부터 출력 신호 파형, 워드 라인의 전압 레벨 파형도.
제 7 도는 실례로서써 그의 한 상황을 보여주는 종래 반도체 기억 장치의 디코우더의 블록도.
제 8 도는 메모리 셀 어레이의 워드 라인중 하나에 대한 등가 회로도.
제 9 도는 센스 증폭기가 메모리 셀로부터 얻은 신호에 대하여 잘못된 데이타를 판독하는 조건을 설명하는 도면.
제 10 도는 본 발명의 반도체 기억 장치의 실시예에 대한 블록도.
제 11 도는 제 10 도에서 보여준 디코우더 전원 검출기 회로의 실시예도.
* 도면의 주요부분에 대한 부호의 설명
31 : 로우 어드레스 버퍼 32 : 로우 어드레스 디코우더
33 : 칼럼 어드레스 버퍼 34 : 칼럼 디코우더
35 : 디코우더 전원 전압 검출회로 36 : 기억 셀 어레이
37 : 센스 증폭기 T1: 로드 수단
T2, T3, T4, T5: 구동 트랜지스터 T8: 로드 전류 증가수단
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 기입 모드(프로그래밍 모드)또는 소거 모드에서 고전압을 요구하는 EPROM 및 EEPROM등과 같은 비소멸성 기억 셀을 포함하는 반도체 기억 장치에 이용되는 개선된 디코우더 회로에 관한 것이다.
본 출원 발명의 종래 기술로서 일본 공개 공보 번호 제 61-45496호가 공지되어 있다.
종래 기술의 회로 구성과 동작은 제 3 도를 참조하여 이하 설명하겠다.
디코우더에서, 전원(VPPI)은 두개의 전압레벨 즉, 판독 모드에서 이용된 약 5V의 저전압레벨(이하 VCC라 함)가 기입 모두에서 이용된 약 12.5V의 고전압레벨(이하 VPP라 함)에 내부적으로 스위치될 수 있다.
디코우더는 N채널 공핍형 MOS 트랜지스터(T1), N채널 엔핸스먼트형 MOS 트랜지스터(T2내지 T5및 T7), P채널 엔핸스먼트형 MOS 트랜지스터(T6)가 구비된다. 트랜지스터(T1내지 T5)는 NAND 게이트회로(D)를 구성한다.
출력단자(N1)로부터 출력(N1)은 트랜지스터(T6및 T7)로 구성되는 CMOS 인버터(IV)를 구동한다.
CMOS 인버터(IV)의 출력은 워드라인(WL)에 접속한다.
기억 셀 트랜지스터(MC)는 워드 라인(WL)과 비트 라인(BL0, BL1, BL2…)의 각 교차점에 구비된다.
입력 어드레스 신호(a 내지 d)는 구동 트랜지스터(T2내지 T5)의 게이트에 각각 인가된다.
안정 상태에서, 이러한 입력 어드레스 신호는 선택적으로 VCC레벨(로직 "1" 또는 VSS레벨(접지레젤 즉, 0V를 항상 보여주는, 로직 "0")중 하나를 보여준다.
입력 어드레스 신호(a 내지 d)모든 전압레벨이 VCC일 때, 노우드(N1)(디코우더 회로의 출력)는, 디코우더 전원(VPPI)이 VCC이거나 VPP인 여부에 관계없이, 거의 VSS즉, 0V로 감소된다.
그리하여, 노우드(N2) 즉, 인버터이 출력 전압은 VPPI로 증가된다.
하나 또는 그 이상의 입력 어드레스 신호(a 내지 d)가 VSS이라면, 디코우더 회로(DEC)의 출력(N1)은 VPPI로 증가된다.
그리하여 인버터(N2)의 출력은 VSS즉, 0V로 감소된다.
여기서, 입력 어드레스 신호(a 내지 d)는, 예를 들면, 외부적으로 인가된 어드레스 신호가 칩 내부의 동작을 형성하는 파형으로 되도록 어드레스의 버퍼 회로의 출력으로부터 주어진다.
제 4a 도에서 보여준 바와 같이 디코우더 회로(DEC)의 NAND 게이트 회로(D)의 동작에는 문제점이 발생한다.
제 4d 도는 디코우더 회로의 로드 곡선과 트랜지스터(T2내지 T5)의 출력 특성 곡선을 보여준다.
라인 ①과 ②은 공핍형 트랜지스터(T1)의 로드 특성을 지시하는 로드 곡선을 보여준다.
라인 ①은 VPPI가 VCC가 즉, 판독 모드일 때 트랜지스터(T1)의 로드 곡선을 보여주며, 반면에 라인 ②은 VPPI가 VPP즉, 기입 모드일 때 트랜지스(T1)의 로드 곡선을 보여준다.
한편 라인 ③은 구동 트랜지스터(T2내지 T5)의 특성 곡선을 보여주는데, 여기서 입력(VIN)은 구동 회로(D)의 각 구동 트랜지스터에 각 입력이 집중되는 입력으로써 보여준다.
각 곡선은 입력(VIN)이 0V 내지 5V까지 변화될 때의 출력 특성 곡선을 보여준다.
일반적으로 말하면, 이러한 디코우더 회로에서, 출력(VOUT)이 저레벨일 때 디코우더 회로(DEC)의 출력(N1)에서 출력전압(VOUT)이 거의 0V로 감소되지 않는 한, 다른 전압이 선택적으로 인가되는 디코우더 전원(VPPI)이 기입 모드에서 VPP일 때, 로드 수단(T1)의 스트림 아래에 배열된 인버터는 빈번하게 잘못 동작 된다.
그러므로, 제 4(b) 도에서 보여준 로드 곡선 ②에서 나타난 바와 같이, 노우드(N1)에서 디코우더 회로(DEC)의 출력(VOUT)의 전압을 VSS즉, 0V로 완전히 감소시키기 위하여, 구동 실행 능력이 큰 트랜지스터, 즉 충분히 큰 상호 컨덕턱스(gm)을 가진 트랜지스터는 트랜지스터(T2내지 T5)가 이용되어야 한다.
기입 모드에서 디코우더 회로(DEC)의 입력 및 출력 특성 곡선은 제 4d 도에서 보여진다.
도시된 바와 같이, 전압(VIN)이 1V이하일 때 출력(VOUT)은 VPP이며, 반면 전압(VIN)이 2.0V를 초과할때 바람직하게 2.5V를 초과할 때 거의 VSS로 감소된다.
이것은 입력 전압(VIN)이 대략 2.5V일 때 디코우더 회로(DEC)의 출력(VOUT)은 반전되는 것을 의미한다.
디코우더 회로(DEC)의 NAND 게이트 회로의 출력 로직레벨이 반전되는 것에 의한 입력 전압(VIN)은 NAND 게이트 회로의 드레시홀드 전압이라 부른다.
디코우더 회로이 실계에 종사한 사람들간에는 전원 전압의 대략 반에서 기입 모드의 입력 전압(NAND)게이트 회로의 드레시홀드 전압)을 설계하는 것이 상식이다.
따라서, VCC가 5V로 설정되게 가정하면, 제 4d 도에서 보여준 바와 같이, 디코우더 회로(DEC)에 입력-출력 특성을 주기 위하여, VCC/2로서, 즉 대략 2.5V로 회로의 입력 전압(NAND)게이트 회로의 드레시홀드 전압)을 설계하는 것이 적합하다.
그러나, VPPI가 VCC인 기입 모드에서, 트랜지스터(T1)는 제 4(b)도의 로드 곡선 ①로 지시된 정도의 성능을 갖지 못한다.
그러므로, 제 4c 도의 입력-출력 특성 곡선 ①으로보여준 바와 같이, 입력 전압(VIN)이 1V보다 작을 때, 출력 전압(VOUT)이 VCC로 되는 한편 입력 전압(VIN)이 1.5V를 초과할 때, 출력 전압(VOUT)이 VSS로 되어, 그 드레시홀드 전압이 1.0내지 1.5V로 현저하게 낮아지게 된다.
이것은 잡음이 입력신호에, 특히 0V를 가지는 입력신호에 부가될 때, 이 디코우더 회로(DEC)는 잘못 동작할 수 있다는 것을 의미한다.
따라서, 이 회로는 잡음에 대하여 약점이 된다.
이 문제점은 드레시홀드 전압이 기입 모두에서 낮기 때문에, 어드레스 버퍼의 출력이 잡음에 의해 VSS로 부터 약 1.5V까지 증가될 때, 인버터의 출력(N2)은, 본래 VSS에 출력(N2) 대신에, 대략 0V로 감소되는 인버터의 출력(N1)에 의해 VCC로 반전되는 것으로 발생한다.
EPROM과 같은 비소멸성 반도체 기억 장치에서는 기입 동작이 실행된 이후에, NAND 게이트 회로의 드레시홀드 전압 레벨이 극히 작기 때문에 판독 모드에서 잘못된 동작이 발생하기 쉬울지라도, 소거 동작이 수행될 때까지 판독 동작만이 실행될 수 있다.
일반적으로 말하면, 반도체 장치에서, 예를 들면, 버퍼 회로에서 칩내의 내부 접지 전위는 그 출력의 변동으로 인해 가변되어 칩내의 내부집지전위 및 외부집지전위 사이에서의 차분 전위가 생성된다.
따라서, 기준 전위로서 외부 접지 전위를 가지는 어드레스 신호가 칩에 인가될 때, 그 어드레스 신호의 예정 전위레벨은 그 전위가 칩의 내부 접지 전위를 참조하여 판별될 때 가변되게 될 것이다.
그러므로, 버퍼 회로의 출력 전압이 본래 VSS를 가지는 대신에 VSS로부터 증가되거나, 혹은 버퍼 회로의 출력 전압이 본래 VCC를 가지는 대신에 VCC로부터 감소되는 비정상 상태가 빈번하게 있게 된다.
이러한 문제의 한 예가 제 5 도를 참조하여 상세히 설명될 것이다.
제 5 도에서 보여준 바와 같이, IC 패키지(1)는 IC칩(2), VCC단자(4), VSS단자(3), 입력 단자(5), 및 출력 단자(6)가 구비된다.
로드 커패시턴스(7)는 패키지(1)의 출력단자(6)에 접속된다.
또한, VCC의 전압을 제공하는 전원(8)과 입력 단자(5)에 접속된 신호 전원(9)이 구비된다.
그래서, 출력 전압이 5V에서 0V까지 스위치될 때, 로드 커패시티(7)로부터의 방전 전류는 칩내에 구비된 와이어와 트랜지스터 및 더욱이 칩접지, 즉 VSS'레벨을 가지는 내부 접지 전위를 거쳐서 VSS레벨을 가지는 외부 접지 단자(3)로 흐르며, 이러한 상황이라도, 칩(2)의 VSS'레벨은 칩 내부의 인덕턴스 소자 때문에 증가될 것이다.
그리하여, 칩(2)의 VSS' 레벨은 종종 본래 OV에 있는 VSS' 레벨 대신에 어떤 양의 전압, 예를 들면 2V만큼 즉시 증가된다.
반면, 패키지가 신호 전원 (9)으로부터 입력 전압이 3V로 설정되도록 설계된다고 가정하면, 칩은 입력신호가 2V를 초과하는 전압을 가질 때 H레벨로서 입력신호를 판별할 수 있으며, 또 칩은 입력신호가 1V이하의 전압을 가질 때 "L"레벨로서 입력신호를 판별할 수 있다.
상기 설명한 바와 같이 패키지에서, 3V 전압을 가지는 신호가 입력될 때, 이것은 정상 상태에서 "H"레벨로서 판별될 것이다.
따라서, 드레시홀드 전압이 대략 VCC/2 즉, 대략 2.5V로 설정되는 디코우더 회로의 입력 특성에 대하여 이상적으로 되어, 디코우더 회로는 그곳에 인가된 잡음에 의해 VSS로부터 입력 전압의 증가 또는 VCC로부터 입력 전압의 감소에 대하여 조차도 충분한 잡은 제거를 할 수 있다.
더욱이, 상기 언급한 바와같이 종래 디코우더 회로를 가지는 반도체 기억 장치에서, 디코우더가 잘못 동작할 때, 잘못된 정보는 메모리 셀 어레이에 전송되어 마침내 잘못된 결정과 메로리로부터 만들어진다.
그에 대한 이유는 제 6 도 내지 9 도를 참조하여 설명될 것이다.
일반적으로 말하면, 제 6 도에서 보여준 바와 같이, 외부적으로 공급된 어드레스 신호 입력은 제 6a 도에서 보여준 바와 같은 파형을 가진 버퍼 회로의 입력단자에 인가되며, 파형 모양 동작을 받게 되도, 제 6b 도에서 보여준 바와 같이 파형을 가진 디코우더 회로의 입력 단자에 출력된다.
이러한 상황에서, 잡음(Y)이 제 6a 도에서 보여준 바와 같이 어드레스 신호에 부가될 때를 가정하면, 어드레스 버퍼의 출력 신호는 고유적으로 제 6b 도에서 보여준 바와 같이 잡음부(Y)에 반응하여 비정성 신호부(X 및 X')를 가진다.
그러면, 가령 비정상 신호부(X)를 포함하는 어드레스 버퍼의 출력 신호는 디코우더 회로에 입력될 때, 디코우더는 디코우더 회로에 대하여 설정된 비정상 신호부의 레벨과 드레시홀드의 레벨에 따라서 잘못 동작 될 수 있다.
비정상 신호부의 레벨이 디코우더 회로에 대하여 설정된 드레시홀드 레벨보다 높거나 낮다면, 디코우더 회로는 잘못 동작될 것이며 제 6c 도에서 보여준 바와 같이 워드 라인(WL)에 잘못된 신호 정보를 출력할 것이다.
특히, 디코우더 회로가 제 7 도에서 보여준 바와 같이, "H"레벨을 가지는 어드레스 버퍼의 출력이 게이트(a, b 및 c)에 인가되고, "L"레벨을 가지는 출력이 디코우더 회로(DEC)의 게이트(d)에 인가될 때, 입력 드레시홀드의 전압은 1.5V로 설정된다.
따라서, 이러한 상황에서, 제 7 도에서 보는 바와 같이, 디코우더 회로의 노우드(N)에서 출력 (VOUT)은 "H" 상태에 있으며, 인버터의 노우드(N2)에서 출력은 "L"레벨 상태에 있다.
그러면, 1.5V를 초과하는 레벨을 가지는 비정상 신호부(X)가 입력 단자(d)에 즉시 인가될 때를 가정하면, 디코우더 회로의 출력(VOUT)의 레벨은 즉시 본래 "H"레벨인 대신에 "L"레벨에 스위치되며, 그래서 인버터의 출력 레벨은 본래 "L"레벨인 대신에 "H"레벨로 즉시 스위치된다.
그러므로, 이러한 상황에서, 이 디코우더에 접속된 워드 라인(WL)은, 워드 라인의 레벨이 어느 기억 셀로부터 또는 기억 셀로 정보를 잘못 판독하거나 기입하도록 제 6(c) 도에서 보여준 바와 같이 0V 레벨로부터 비정상 신호부(Z)를 형성하도록 증가될지라도, 비선택 워드 라인이며 그에 의하여 신호 레벨은 "L"이다.
반면에, 이러한 비정상 신호부의 기간이 현저히 짧을 때, 그러한 신호는, 기간이 상대적으로 길 때 영향을 미칠지라도, 그와 관계된 회로의 회로장치 주류에 영향을 미치지 않는다.
반도체 기억 장치에서 이용된 기억 셀 어레이에서, 다수쌍의 레지스터와 커패시터는 직렬로 장치되어 그 등가회로는 제 8 도에서 보여준 도면으로 나타낼 수 있다.
그리하여, 비정상 신호 레벨을 포함하는 인버터로부터 신호 출력은 지연되며 비정상 신호부의 기간은 CR에 의해 야기된 다수의 시정수 때문에 연장될 수 있다. 이 연장된 신호부(P)가 센스 증폭기에 출력될 때, 잘못된 데이타부(P)는 제 9 도에서 보여준 바와 같이 기간(t) 동안 드레시홀드 레빌(Vt)과 함께 판독될 것이다.
이렇게 잘못된 정보가 신호의 잡음 때문에 생성되며, 이것은 잘못된 동작이 일어나는 회로의 연속 회로장치 주류에서 용이하게 교정될 수 없다.
디코우더의 회로 이외도 반도체 기억 장치의 이렇게 잘못된 동작을 피하기 위하여, 이것은 그렇게 민감하게 잡음에 반응하지 않도록 어드레스 버퍼 회로를 구성하는 것이 목적이나, 그러한 방법으로 완전히 이러한 문제를 막은 것은 매우 어렵다.
본 발명의 목적은, 디코우더 회로가 기입 회로에서는 정확하게 작동할 수 있으나 판독 모드에서는 드레시홀드 전압 레벨이 감소되도록 설정되는 NAND 게이트 회로를 구성하는 구동 트랜지스터 때문에 빈약한 잡음 제거를 하는 종래 디코우더 회로의 결점을 제거하는 것이다.
더욱 다른 목적은 판독 모드에서 드레시홀드 전압 레벨을 증가시키는 잡음과 함께 기입 모드 및 판독 모드에서 정확하게 동작할 수 있는 디코우더 회로를 제공하는 것이다.
본 발명의 목적을 위하여, 판독 모드 동안에 제 1 전력원 전압을 공급하고 기입 모드 동안에 제 1 전력원 전압보다 높은 제 2 전력원 전압을 공급하기 위한 제 1 전력원 라인, 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하기 위한 제 2 전력원 라인, 제 1 전력원 라인과 출력 노우드 사이에 접속된 로드 소자를 포함하는 디코우더 회로, 출력 노우드와 제 2 전력원 라인 사이에 직렬로 접속되고, 어드레스 정보를 디코우딩하기 위한 다수의 트랜지스터, 상기 디코우더 회로에 접속되어 판독 모드 동안에 상기 디코우더 회로를 통하여 로드 전류 흐름을 증가하기 위한 수단을 구비한 반도체 기억 장치가 제공된다.
본 발명의 반도체 기억 장치에 있어서, 제 1 전력원 라인은 디코우더 전원 전압(VPPI)에 접속되고, 제 2 전력원 라인은 디코우더 전압원(VPPI)보다 낮은 전압원에 접속된 라인이며, 이것은 접지 레벨이 될 수 있다. 예를 들면, 제 1 전력원 전압이 VCC이고 제 2 전력원 전압이 VPP이고 더욱이 제 3 전력원 전압은 VSS이다.
특히, 제 1 도에서 보여준 바와 같이, 본 발명의 반도체 기억 회로는 디코우더 회로(DEC)와 인버터(IV)를 포함하는 디코우더, 기억 셀 어레이로 구성되며, 디코우더 회로(DEC)는 판독 모드에서 제 1전력원 전압(VCC)이고 기입 모드에서 제 2 전력원전압(VPP)인 디코우더 전력원(VPPI)이 구비되며, 더욱이 로드 수단(T1)에 직렬로 접속된 로드 수단(T1)과 NAND 게이트 회로(D)를 더욱 포함하며 그곳에 직렬로 장치된 다수의 구동 트랜지스터(T2내지 T5)가 구비되며, 수단(T8), 즉 로드 전류를 증가시키기 위하여 판독 모드에서만 동작하는 로드 전류를 증가시키기 위한 로드 전류 증가 수단은 기입 모드에서 보다는 판독 모드에서 로드 전류를 이끌기 위하여 디코우더 회로에 구비되는 것을 특징으로 한다.
본 발명의 바람직한 실시예도 첨부된 도면을 참조하여 이하에 세부적으로 설명될 것이다.
본 발명의 실시예에 따라 반도체 기억 장치의 전체 구조는 제 10 도에서 보여진다. 도면에서, 반도체 기억장치는 로우 어드레스 버퍼(31), 로우 어드레스 디코우더(32), 기억 셀 어레이(36), 컬럼 어드레스 버퍼(33), 컬럼 디코우더(34), 및 검출기, 즉 디코우더 전원 전압 검출 회로(35)를 포함한다.
기억 셀 어레이(36)의 출력 단자(N3)에는 센스 증폭기(37), 출력 버퍼(38), 데이타-인 버퍼(DIN버퍼)(39), 입-출력 단자 T(I/O), 및 기입 회로(40)가 접속된다.
본 장치에서, 기억 셀 어레이의 워드 라인에 대한 어드레스 신호는 파형 모양 동작에 대하여 로우 어드레스 버퍼(31)의 단자(d1, d2…dn)에 입력된다.
예를 들면, 출력은 로우 디코우더(32)의 입력 단자(a, b, c 및 d)에 인가된다.
제 10 도에서 보여준 입력단자(a 내지 d)는 제 1 도 및 제 2 도에서 보여준 바와 같이 디코우더 회로(DEC)에 구비된 구동 트랜지스터(T2내지 T5)의 입력 단자( a 내지 b)에 대응한다.
로우 어드레스 디코우더(32)는 로드 수단(T1), 직렬로 배열되며 구동 트랜지스터(T2내지 T3)를 구성하는 NAND 게이트 회로(D)를 포함하는 디코우더 회로(DEC), 인버터 회로(IV), 및 제 1 도 및 제 2 도에서 보여준 바와 같이 판독 모드에서 최소한의 로드 전류(I)를 증가시키는 수단(T8)를 포함한다.
본 실시예에서, 로드 소자(T1)는 출력 노우드(N1)에 접속된 게이트를 가지는 공핍형 트랜지스터일 수 있다. 반면에, 인버터(IV)는 제 1 전력원 라인과 제 2 전력원 라인 사이에 접속되며, 디코우더 회로의 출력 노우드(N1)에 접속된 입력을 가진다 ;
디코우더 회로(32)의 출력은 최소한 하나의 노드를 선택하기 위하여 워드 라인(WL)에 인가된다.
워드 라인(WL)은, 제 1 도에서 보여준 바와 같이 워드 라인(WL)과 비트 라인(BL) 사이의 교차점에 다수의 기억 셀(MC)로 구성되는 기억 셀 어레이(36)에 배열된다.
본 실시예에서, 반도체 기억 장치는 EPROM, EEPROM등과 같은 것으로 될 수 있다.
기억 셀 어레이의 비트 라인(BL)에 대한 어드레스 신호는 컬럼 어드레스 버터(33)의 단자(c1, c2…cn)에 입력된다.
출력은 위에서 설명한 바와 같이 같은 방법으로 컬럼 디코우더(34)에 인가된다.
디코우더 회로(34)의 출력은 트랜지스터를 거쳐서 어떠한 비트 라인을 선택하기 위하여 비트 라인(BL1, BL2, BLn)에 인가된다.
반도체 기억 장치는 판독 모드와 기입 모드와 일치하여 고레벨(VPP)내지 저레벨(VCC)사이에 디코우더 전원 전압을 스위치하기 위한 스위칭 회로를 가지는 가변 전압원(41)인 디코우더 전원 전압(VPPI)이 구비된다.
합성 전압원 로우 디코우더(32)에서 제 1 도 및 제 2 도에서 보여준 바와 같이 디코우더 전원 전압(VPPI)단자에 인가되고 디코우더 전원 전압이 VPP인지 VCC인지를 검출하기 위한 디코우더 전원 전압 검출 회로, 즉 VPP/VCC검출기(35)에 인가된다.
로드 전류 증가 수단(T8)의 동작을 제어하기 위한 제어 신호(R)는 제 1 도에서 보여준 바와 같이 로우 디코우더의 로드 전류 증가 수단(T8)의 게이트에 출력 및 인가된다.
판독 모드에서, 기억 셀 어레이(36)의 입력 및 출력 단자(N3)로부터 신호 전압 출력은 그것을 판독하기 위하여 센스 증폭기(37)에 인가된다.
그 결과, 신호는 출력 버퍼 회로(38)를 통하여 데이타 입-출력 단자T(I/O)로부터 출력된다.
기입 모드에서, 기입될 정보는 데이타 입-출력 단자T(I/O)를 통하여 데이타-인버터 회로(39)에 입력된다.
데이타-인 버퍼 회로(39)로부터 출력은 제어 신호(R)에 의해 제어된 기입 회로(40)를 통하여 기억 셀 어레이(36)의 입-출력 단자(N3)에 입력된다.
본 실시예에서, 디코우더 전원 전압 검출 회로(35)는 제 11 도에서 보여준 바와 같이 회로를 가질 수 있다. 검출기가 한 회로를 가진다는 점에서, 예를 들면, 회로는 상기 제 1 전력원 라인에 소오스가 접속되고 , 게이트가 드레인에 접속된 제 1 P채널형 MOS 트랜지스터(T1)와, 소오스가 상기 제 1 트랜지스터(T1)의 드레인에 접속된 제 2 P채널형 MOS 트랜지스터(T2)와, 드레인이 상기 제 2 트랜지스터(T2)의 드레인에 접속됨과 아울러 소오스가 제 2 전력원 라인에 접속된 제 3N 채널형 MOS 트랜지스터(T3)를 구비하여, 일정 전압원(VCC)에 공통으로 접속된 상기 제 2 및 제 3 트랜지스터(T2및 T3)의 두 게이트와 상기 제 2 및 제 3 트랜지스터(T2및 T3)사이에 형성된 접속부에 접속되는 인버터를 추가로 구비한다.
기입 모드에서는 가변 소오스 전압(VPPI)이 더 높은 전압(VPP), 예를 들어 제 1 전력원 전압으로 언급된 12.5V일 수 있다.
판독 모드에서는 가변 소오스 전압(VPPI)이 더 낮은 전압, 예를 들면 제 2 전력원 전압으로서 언급된 5V일 수 있다.
제 1 전력원 전압은 바람직하게도 제 2 전력원 전압보다 높다.
디코우더 전원 전압 검출 회로(35)에서, 전압(VPPI)이, VPP즉, 12.5V일 때, 회로(35)는 "L"레벨을 가지는 제어 신호(R)를 발생하며, 반면에 전압(VPPI)가 VCC, 즉 5V일 때, 회로(35)는 "H"레벨을 가지는 제어 신호(R)를 발생한다.
따라서, 로드 전류 증가 수단(T8)는 전압(VPPI)이 VCC일 때, 즉 판독모드에서만 활성화된다.
본 발명은, 로드 수단, 즉 구동 트랜지스터(T2내지 T5)로 구성되는 NAND 게이트 회로에 병렬로 제공된 로드 트랜지스터(T1)와, 분리 로드 수단, 즉, 디코우더 회로(DEC)에 제공되며, 소음 마아진, 즉 저항대 잡음의 비율을 개선한 NAND 게이트 회로의 드레시홀드 레벨을 증가시키기 위해 판독 모드에서만 활성화되는 로드 전류 증가수단(T8)을 추가로 포함한 것을 특징으로 한다.
로드 전류 증가 수단(T8)은 바람직하게는 후에 설명되듯이, 기입 모드의 로드 전류(I)를 초과하여 판독모드의 NAND게이트에 흐르는 로드 전류(I)를 증가시키기 위한 스위칭 기능을 가지는 회로이다.
로드 전류 증가 수단(T8)의 구조는 특별히 제한되어 있지 않다.
N-채널 엔핸드먼트형 트랜지스터, 공핍형 트랜지스터, 스위칭 회로를 가지는 저항같은 것이 이용된다. 본 실시예에서, 로드 전류 증가 수단은 출력 노우드(N1)와 제 1전력원 전압(VCC)을 공급하는 제 3 전력원 라인 사이에 접속된 엔핸스먼트형 트랜지스터로 구성된다.
상기에서 설명한 바와 같이 VCC전압은 판독 모드에서 로드 전류 증가 수단(T8)의 스위칭 기능을 활성화 하기 위하여 로드 전류 증가 수단(T8)이 인가된다.
그리하여, NAND 게이트 회로의 로드 저항은 감소되고 NAND 게이트 회로의 드레시홀드 전압 레벨은 판독 모드에서 증가된다.
기입 모드에서, 전압(VSS)즉, 0V는 기입 모드에서 비전도성 조건으로 비활성화하고 그곳에 위치하기 위하여 로드 전류 증가 수단(T8)의 게이트에 인가된다.
이에 따라, NAND 게이트 회의 로드는 로드 수단(T1)으로만 구성되며, 그래서 NAND 게이트 회로는 통상 조건과 같은 방법으로 동작할 수 있다.
로그 전류 증가 수단(T8)은, 로드 수단(T1)과 NAND 게이트 회로가 제 1 도에서 보여준 바와 같이 병렬로 접속되는 노우드부(N1)의 디코우더 회로에 제공될 수 있다.
또한, 로드 전류 증가 수단(T8)은 NAND 게이트 회로의 두 인접 직렬 접속된 구동 트랜지스터 사이의 특정한 접속부에 제공될 수 있다.
따라서, 이 수단은 예를 들어 제 2 도에서 보여준 바와 같이 트랜지스터(T2)와 트랜지스터(T3)사이, 트랜지스터(T3)의 트랜지스터(T4) 사이 등의 접속부에 제공된다.
제 2 도는, 로드 전류 증가 수단(T8)이 본 발명의 일례로서 트랜지스터(T2)와 트랜지스터(T3)사이의 접속부에 제공된 실시예이다.
상기에서 설명한 바와 같이, 디코우더 회로(DEC)의 로드 저항치는 로드 전류 증가 수단(T8)에 의하여 판독 모드에서만 감소된다. 즉 로드 전류는 판독 모드에서 증가된다.
따라서, 기입 모드에서 로드 트랜지스터(T1)의 로드 곡선은 제 4(b) 도에서 보여준 바와 같이, 로드 곡선 ①로부터 로드 곡선 ①'까지 변화된다.
그러므로, 기입 모드에서 로드 트랜지스터(T1)의 로드 곡선은 기입 모드에서 로드 곡선 ②에 근접한 장치를 즉시 할 수 있으며, 그래서 로드 트랜지스터(T1)는 판독 모드와 기입 모드에서 모드 즉시 동일한 것을 실행할 수 있다.
제 4c 도에서 나타난 바와 같이, 판독 모드에서 디코우더 회로의 원래 입-출력 특성 곡선 ①은 즉시 입-출력 특성 곡선 ②로 변경될 수 있다.
그러므로, 디코우더 회로의 잡음 제거는 판독 모드에서 드레시홀드 전압 레벨을 증가시킴으로써 개선될 수 있다.
더우기, 드레시홀드 전압레벨을 로드 전류 증가 수단으로서 트랜지스터(T8)의 적절한 상호 컨덕턴스(gm)를 선택함으로써 기입 모드에 VCC/2로 설정될 수 있다.
기입 모드에서, 로드 전류 증가 수단(T8)은 비활성화 조건에 있기 때문에, NAND 게이트 회로는 로드수단(T1)과 함께 정상적으로 동작한다.
제 1 도는 본 발명의 반도체 기억 장치의 제 1 실시예를 보여준다.
제 1 도에서, 제 3 도와 동일한 소자는 동일한 부호를 가진다.
T1N채널 공핍형 MOS 트랜지스터이며, T2내지 T5및 T7은 N채널 엔핸스먼트형 MOS 트랜지스터이고, T6은 P채널 엔핸스먼트형 MOS 트랜지스터이다.
N채널 엔핸스먼트형 트랜지스터(T8)는 디코우더 전압원(VCC)과 디코우드 회로(DEC)의 NAND 게이트 사이의 노우드부(N1)에 로드 전류 증가 수단으로서 접속되어 로드 수단(T1)에 병렬로 접속된다.
상기 설명한 바와 같이 디코우더 회로는 높은 제 1 디코우더 전원 전압(VPP), 예를 들면 12.5V로 및 판독 모드에서 낮은 제 2 전압(VCC), 예를 들면 5V로 내부적으로 디코우더 전원 전압(VPPI)을 스위치하기 위하여 구성된다.
이 스위칭 동작은 공지된 스위칭 회로를 이용하여 실행될 수 있다.
본 발명의 일 실시예에서, 제 11 도에서 보여준 회로 배선을 가지는 제 10 도에서 보여준 바와 같이 제어 회로(35)는 스위칭 수단으로서 이용된다.
상기에서 설명한 바와 같이, 제어 신호(R)는 트랜지스터(T8)의 게이트, 즉 로드 전류 증가 수단에 입력되어 판독 모드에서 VCC, 즉 "H"레벨로 전환되고 기입 모드에서 VSS즉 "L"레벨로 전환된다.
따라서, 판독 모드에서, 제어신호(R)는 "H"이며, 그리하여 트랜지스터(T8)는 온이된다.
그러므로, 로드 트랜지스터(T1)와 로드 전류 증가 트랜지스터(T8)는 디코우더 회로(DEC)에서 NAND 게이트 회로의 구동 트랜지스터(직렬 연결의 T2내지 T5)를 병렬로 접속한다.
이러한 상황에서, 판독 모드에서 NAND 게이트 회로의 드레시홀드 전압 레벨이 증가되어 트랜지스터(T8), 예를 들면 상호 컨덕턴스(gm)의 수행을 적절히 선택함으로써 대략 VCC/2로 설정될 수 있다.
기입 모드에서, 제어 신호(R)의 레벨은 VSS즉 0V이며, 그리하여 트랜지스터(T8)는 오프가 된다.
따라서, NAND 게이트 회로는 로드 트랜지스터(T1)만 가지고 통상의 종래 방법으로 동작될 수 있다.
제 2 도는 본 발명의 반도체 기억 장치의 또다른 실시예를 보여준다.
제 2 도에서, 트랜지스터(T8)의 소오스, 즉, 로드 전류 증가 수단은 트랜지스터(T2내지 T5)로 구성된 NAND 게이트 회로의 트랜지스터(T2내지 T3) 사이의 접속부에 접속된다.
본 실시예에서, 트랜지스터(T8)이 구성과 동작의 제 1 실시예의 것과 동일하다.
트랜지스터(T2)의 로드는 변화되지 않으나, 트랜지스터(T3내지 T5)의 로드 저항은 제 1 실시예와 동일한 방법을 판독 모드에서 감소될 수 있으며, 그리하여 판독 모드에서 NAND 게이트 회로의 드레시홀드 레벨은 증가될 수 있다.
일반적으로 NAND 게이트 회로에서, 트랜지스터가 직렬로 로드 트랜지스터(T1)로부터 멀리 장치될수록 잡음도 더 약해진다.
예를 들면, 트랜지스터(T4내지 T5)는 트랜지스터(T2내지 T3)와 비교하여 볼 때 약하다.
본 실시예에서, 이러한 트랜지스터(T3,T4및 T5)의 입력 특성을 개선된다.
그러므로, 트랜지스터(T5)의 수행이 개선되지 않을지라고, 트랜지스터(T3, T4및 T5)의 입력 특성 개선은, 전체적으로 디코우더 회로의 관점에서, 판독 모드의 드레시홀드 전압 레벨을 현저히 증가시켜, 본 발명의 목적이 완전히 설명된다.
제 1 도 및 제 2 도에서 보여준 실시예의 판독 모드에서, 전압 레벨(VCC)를 가지는 제어 신호(R)는 트랜지스터(T8)의 게이트에 인가되며 NAND 게이트 회로의 모드 저항은 VCC/2로 드레시홀드 전압레벨을 증가시키기 위하여 판독 모드에서 감소된다(다시 말하면, 로드 전류(I)는 증가된다).
본 발명의 또 다른 실시예로서, 다음 방법이 이용될 수 있는데, 여기서 트랜지스터(T1)의 게이트 전압은, 판독 모드의 트랜지스터(T1)의 온저항이 트랜지스터(T8)를 이용하는 대신에 기입 모드의 온저항보다 적게 감소되도록 제어된다.
수단(T8)은 소오스 전압(VPPI)이 VCC즉, 5V로 설정될 때만 동작하기 때문에 로드 수단(T1)의 소오스 전압(VPPI)은, 로드 전류 증가 수단(T8)의 소오스(VCC)를 공통으로 이용할 수 있다.
디코우더 회로가 로우 디코우더 회로를 이용함으로서 설명될 수 있으나, 컬럼 디코우더 회로를 이용할 수도 있다.
더욱이, 본 발명의 또 다른 실시예는 판독 모드 동안에 제 1 전력원 전압을 공급하고, 기입 모드 동안에 제 1 전력원 전압보다 높은 제 2 전력원 전압을 공급하기 위한 제 1 전력원 라인, 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하기 위한 제 2 전력원 라인, 및 어드레스 정보를 디코우딩하는 디코우더를 포함하며, 상기 디코우더는 출력 노우드와 제 2 전력원 라인 사이에 접속되며, 어드레스 정보에 의하여 제어되는 다수의 트랜지스터, 및 상기 제 1 전력원 라인과 출력 노우드 사이에 접속되어, 로드 전류를 공급하는 로드 수단을 포함하며, 상기 로드 수단의 전류 공급력은 판독 모드의 공급력이 기입 모드의 전류 공급 능력보다 높아지도록 가변된다.
본 실시예에서, 로드 수단(T1)과 로드 전류 증가 수단(T8)은 결합되어 기입 모드의 증력을 나타낸다.
본 실시예에서, 로드 수단(T1)과 로드 전류 증가 수단(T8)은 결합되어 한 로드 수단으로서 나타낸다.
상술한 바와 같이, 본 발명의 반도체 기억 장치에서, 잡음에 의해 야기된 디코우더의 잘못된 동작은 디코우더 회로의 드레시홀드 전압 레벨이 판독 모드에서 약 VCC/2까지 증가되기 때문에 효과적으로 억제될 수 있으며, 따라서 기억 장치의 신뢰도가 개선된다.
더욱이, 잡음이 어드레스 입력신호에 부가될 때라도, 본 발명의 디코우더 회로는 충분한 잡음 제거를 하기 때문에, 디코우더는 잡음에 의하여 쉽게 잘못 동작할 수 없으며, 그리하여 잡음에 의하여 야기된 기억 셀 어레이의 잘못된 동작은 효과적으로 억제될 수 있다.

Claims (12)

  1. 반도체 기억 장치에 있어서, 판독 모드 동안에 제 1 전력원 전압을 공급하고 기입 모드 동안에 제 1 전력원 전압보다 높은 제 2 전력원 전압을 공급하는 제 1 전력원 라인 ; 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하는 제 2 전력원 라인 ; 제 1 전력원 라인과 출력 노우드 사이에 접속된 로드 소자를 포함하는 디코우더 회로 ; 출력 노우드와 제 2 전력원 라인 사이에 직렬로 접속되며, 어드레스 정보를 디코우딩하기 위한 다수의 트랜지스터 및 ; 상기 디코우더 회로에 접속되어 판독 모드 동안에 상기 디코우더 회로를 통하여 흐르는 로드 전류를 증가시키는 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서, 상기 로드 전류 증가 수단은 상기 디코우더 회로의 출력에 제공되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서, 상기 로드 전류 증가 수단은 상기 디코우더 회로의 두개의 인접 트랜지스터 사이의 소정의 접속부에 제공되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 항에 있어서, 상기 로드 소자는 출력 노우드에 접속된 게이트를 가지는 공핍형 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  5. 제 2 항에 있어서, 상기 로드 전류 증가 수단은 출력 노우드와 제 1 전력원 전압을 제공하는 제 3 전력원 라인 사이에 접속된 엔핸스먼트형 트랜지스터를 구비하는데, 이 인핸스먼트형 트랜지스터는 판독 모드 동안에 온 상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 3 항에 있어서, 상기 로드 전류 증가 수단은 접속부와 제 1 전력원 전압을 제공하는 제 3 전력원 라인 사이에 접속된 엔핸스먼트형 트랜지스터를 구비하는데, 이 엔핸스먼트형 트랜지스터는 판독 모드 동안에 온상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1 항에 있어서, 제 1 전력원 라인과 제 2 전력원 사이에 접속되어, 디코우더 회로의 출력 노우드에 접속된 입력을 가지는 인버터 ; 그 인버터의 출력에 접속된 워드 라인 및 ; 상기 워드 라인에 접속된 기억 셀을 더욱 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 1 항에 있어서, 상기 제 1 전력원 라인에 접속되어, 제 1 전력원 전압이 제 1 전력원 라인에 검출될 때 제어 신호를 발생하기 위한 검출기를 더욱 포함하며, 상기 로드 전류 증가 수단은 제어 신호에 의하여 활성화되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 8 항에 있어서, 상기 검출기는, 제 1 형을 가지는 제 1 트랜지스터, 제 1 형을 가지는 제 2 트랜지스터 및 제 1 형과 다른 제 2 형을 가지는 제 3 트랜지스터가 서로 직렬로 배열되고, 제 1 트랜지스터의 단은 상기 제 1 전력원 라인에 접속되고, 동시에 제 3 트랜지스터의 단은 상기 제 2 전력원 라인에 접속되는 일련의 트랜지스터를 포함하는 회로를 가지며, 상기 회로는 제 2 및 제 3 트랜지스터의 게이트 또는 베이스 모두가 공통으로 일정 전압원에 접속되며, 상기 제 1 의 게이트 또는 베이스는 상기 제 1 트랜지스터와 제 2 트랜지스터사이에 형성된 접속부와 접속되며, 동시에 인버터는 상기 제 2 트랜지스터와, 제 3 트랜지스터 사이에 형성된 접속부에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  10. 반도체 기억 장치에 있어서, 판독 모드 동안에 제 1 전력원 전압과 기입 모드 동안에 제 1 전력원 전압보다 높은 제 2 전력원 전압을 공급하는 제 1 전력원 라인 ; 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하는 제 2 전력원 라인 ; 어드레스 정보를 디코우딩하고 디코우더 출력 노우드와 상기 제 2 전력원 라인 사이에 직렬로 접속되어, 어드레스 정보에 의해 제어된 다수의 디코우더 트랜지스터를 포함하는 어드레스 디코우더 및 ; 상기 제 1 전력원 라인과 상기 디코우더 출력 노우드 사이에 접속되어, 판독 모드 동안에 디코우더 트랜지스터에 제 1 로드 전류를 공급하고 기입 동안에 디코우더 트랜지스터에 제 2 로드 전류를 공급하며, 제 1 로드 전류는 제 2 로드 전류보다 큰 전류를 갖는 로드 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
  11. 반도체 기억 장치에 있어서, 판독 모드 동안에 제 1 전력원 전압을 공급하고 기입동안에 제 1 전력원 전압보다 큰 제 2 전력원 전압을 공급하는 제 1 전력원 라인 ; 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하는 제 2 전력원 라인 ; 상기 제 1 전력원 라인과 제 2 전력원 라인 사이에 접속되어, 어드레스 정보를 디코우딩하고 제어 신호에 의해 제어되는 디코우더 및 ; 상기 디코우더 및 상기 제 1 전력원 라인에 접속되어, 제 1 전력원 전압이 제 1 전력원 라인에 검출될 때 제어 신호를 발생하는 검출기를 구비하고, 상기 검출기를 통하여 흐르는 전류는 제어 신호에 응답하여 판독 모드 동안에 증가되는 것을 특징으로 하는 반도체 기억 장치.
  12. 반도체 기억 장치에 있어서, 기입 모드 동안에 제 1 전력원 전압을 공급하고 판독 모드 동안에 제 1 전력원 전압보다 높은 제 2 전력원 전압을 공급하는 제 1 전력원 라인 ; 제 1 전력원 전압보다 낮은 제 3 전력원 전압을 공급하는 제 2 전력원 라인 ; 어드레스 정보를 디코우더하며, 출력 노우드와 제 2 전력원 라인 사이에 접속되고, 어드레스 정보에 의하여 제어되는 디코우더 및 ; 상기 제 1 전력원 라인과 출력 노우드 사이에 접속되어 로드 전류를 공급하는 로드 수단을 구비하며, 그 로드 수단의 전력공급능력은 판독 모드의 전류 공급 능력이 기입 모드의 전류 공급 능력보다 높아지도록 가변하는 로드 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
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