KR900015148A - 반도체장치 - Google Patents

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KR900015148A
KR900015148A KR1019900002638A KR900002638A KR900015148A KR 900015148 A KR900015148 A KR 900015148A KR 1019900002638 A KR1019900002638 A KR 1019900002638A KR 900002638 A KR900002638 A KR 900002638A KR 900015148 A KR900015148 A KR 900015148A
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Inventor
다가시 아끼오까
마사히로 이와무라
아쯔시 히라이시
유우지 요꼬야마
노조무 마쯔자기
다쯔미 야마우찌
유다가 고바야시
노브유끼 고도오
아끼라 이데
히데아끼 우찌다
마시히로 야마무라
Original Assignee
미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명에 의한 반도체 집적회로에 조립되는 입력버퍼회로의 일실시예를 나타낸 회로도.
제9도는 본 발명에 의해 반도체 집적회로에 조립되는 입력버퍼회로의 다른 실시예를 나타낸 회로도.
제10도는 본 발명의 적용되는 메모리장치의 개략도.

Claims (48)

  1. (1) 하나의 입력신호에 대하여 서로 상보관계에 있는 2개의 출력신호를 발생하고 입력레벨 변환회로와, 이 입력레벨 변환회로의 출력에 응동하늘 1단구성의 비반전 버퍼회로와, 이 비반전 버퍼회로와 병설되고, 상기 입력 레벨변환회로의 출력에 응동하는 1단 구성의 반전버퍼회로를 구비함과 동시에, 상기 비반전 버퍼회로 및 반전버퍼회로는 모두 입력부를 MOS트랜지스터, 출력부를 바이폴라 트랜지스터로 구성한 Bi-COMS트랜지스터로 이루어진 입력버퍼회로와, (2) 입력부를 MOS트랜지스터, 출력부를 바이폴라 트랜지스터로 구성한 MOS바이폴라 복합회로로 이루어진 논리게이트를 복수개 사용하여 이루어지고, 또 2단으로 구성된 디코더회로와, (3) 멀티이미터 트랜지스터를 가지는 센스앰프호로와, (4) 입력신호의 전압변화를 펄스전류로 변환하는 전압전류 변환회로와, 상기 펄스전류를 받아 전류전압 젼환을 행하는 캐스코드증폭기와, (5) 반도체 집적내부 회로로 부터의 신호를 입력하는 입력단자와, 상기 반도체 집적회로의 외부회로에 신호를 출력하는 출력단자를 구비하고 상기 입력의 변화가 출력으로서 전달하기에 앞서 출력되는 트렌지션 디렉터신호를 기초로하여 출력의 전위를 일시적으로 전위전위와 접지전위의 중간의 전위로하고 직전 데이터에 의한 출력전위가 “L”일때의 상기 중간의 전위를 V으로하고 직전데이터에 의한 출력단자 전위가 “H”일때의 상기 중간의 전위를 V2라 했을때 V1＜V2의 관계가 되는 회로를 구비한 버퍼회로를 적어도 하나를 구비한 반도체장치.
  2. 1개의 입력신호에 대하여 서로 상보관계에 있는 2개의 출력신호를 밭생하는 입력버퍼회로를 구비하고, 상기 입력버퍼회로는 입력레벨 변환회로와, 이 입력레벨 변환회로의 출력에 응동하는 1단구성의 비반전버퍼회로와, 이 비반전 버퍼회로와 병설되어 상기 입력레벨 변환회로의 출력에 응동하는 1단구성의 반전버퍼회로를 구비함과 동시에 상기 비반전 버퍼회로 및 반전버퍼회로는 모두 입력부를 MOS트랜지스터 출력부를 바이폴라 트랜지스터로 구성한 Bi-CMOS트랜지스터로 이루어진 반도체장치.
  3. 제1항에 있어서, 상기 입력버퍼회로는 입력부를 MOS트랜지스터, 출력부를 바이폴라 트랜지스터로 구성한 Bi-CMOS트랜지스터로 이루어진 반도체장치.
  4. 제2항에 있어서, 상기 입력버퍼회로의 출력부로 부터의 출력으로 상기 비반전 버퍼회로의 출력을 “H”로부터 “L”로 절환하도록한 반도체장치.
  5. 1개의 입력신호에 대하여 서로 상보관계에 있는 2개의 출력신호를 발생하는 입력버퍼회로를 구비하고, 상기 입력버퍼회로는 입력레벨변환기와, 이 입력레벨변환회로의 출력에 응동하는 1단구성의 반전버퍼회로를 구비함과 동시에 상기 입력레벨변환기 및 반전버퍼회로는 모두 입력부를 MOS트랜지스터, 출력부를 바이폴라 트랜지스터로 구성하고 비반전 출력은 상기 입력레벨변환기의 출력으로 부터 얻도록 한 것을 특징으로 하는 반도체장치.
  6. 제1항 내지 제4항중에 있어서, 상기 입력버퍼회로는 메모리장치와 함께 조립되어 있는 반도체장치.
  7. 입력부를 MOS트랜지스터, 출력부를 바이폴라, 트랜지스터로 구성한 MOS바이폴라 복합회로로 이루어진 논리게이트를 복수개 사용하여 이루어지고 또한 2단으로 구성하도록 한 디코더회로를 가지는 반도체장치.
  8. 제7항에 있어서, 상기 논리게이트는 전원과 접지간에 접속되고 상기 전원측으로 부터 순차적으로 저항 및 1개 이상의 MOS트랜지스터로 이루어진 직렬체와, 상기 저항과 MOS트랜지스터와의 접속점에 있어서의 출력을 받는 CMOS인버터와, 이 CMOS인버터의 출력을 받는 바이폴라 트랜지스터로 이루어진 반도체장치.
  9. 제8항에 있어서, 상기 저항을 CMOS트랜지스터로 구성한 반도체 장치.
  10. 제8항에 있어서, 바이폴라 트랜지스터는 MOS트랜지스터로 거쳐 접지되고 이 MOS트랜지스터와의 접속점이 로부레벨일때에 상기 MOS트랜지스터를 온이되게하는 논리게이트를 구비한 반도체장치.
  11. 제10항에 있어서, MOS트랜지스터를 바이폴라 트랜지스터로 치환환 반도체장치.
  12. 제7항에 있어서, 디코더회로가 짜넣어진 반도체장치.
  13. 메모리셀 어레이와, 상기 메모리셀 어레이에 어드레스 정보를 가하는 어드레스 디코더와, 상기 어드레스 레코더에 어드레스신호를 가하는 입력버퍼화, 상기 어드레스 디코더로 부터의 어드레스 정보에 의거하여 메모리 셀 신호즐 증폭하는 센스앰프와 상기 센스엠프의 출력이 입력되는 출력버퍼로 이루어진 반도체 기억장치에 있어서, 상기 센스앰프는 멀티 이미터 트렌지스터를 가지는 반도체장치.
  14. 메모리셀 어레이와, 상기 메모리셀 어레이에 어드레스 정보를 가하는 어드레스 디코더와, 상기 어드레스 디코더에 어드레스 신호를 가하는 입력버퍼와, 상기 어드레스 디코더로부터의 어드레스 정보에 의거하여 메모리 셀 신호를 증폭하는 센스앰프와, 상기 센스앰프의 출력이 입력되는 출력버퍼로 이루어진 반도체 기억장치에 있어서, 상기 센스앰프는 상기 메모리 셀어레이로 부터의 데이터버스를 서로 2조이상으로 분할하는 캐스코드앰프를 가지는 반도체장치.
  15. 복수의 차동전압-차동전류변환수단을 포함하고 1개의 차동전압-차동전류변환수단의 출력은 1조의 공통 데이터 버스선에 연결되어 있고 상기 1조의 공통데이터버스선에는 1개이상의 차동전압-차동전류 변환수단이 접속되어 있고 상기 1조의 공통데이터버스선의 차동전류신호를 전압신호로 변환하는 전류-전압 변환수단을 가지고 상기 전류-전압변환수단에는 2조이상의 상기 공통데이터 버스선이 접속되는 반도체장치.
  16. 제15항에 있어서, 차동전압-차동전류 변환수단은 바이폴라트랜지스터를 포함하는 반도체장치.
  17. 제15항에 있어서, 전류-전압 변환수단으로서 캐스코드엠프를 사용한 반도체장치.
  18. 제17항에 있어서, 캐스코드앰프를 구성하는 바이폴라 트랜지스터에 멀티이미터 트랜지스터를 사용한 반도체 장치.
  19. 제15항에 있어서, 상기 전류-전압수단은 비선택신호의 입력에 의하여 출력레벨을 “로우”로 낮추는 기능을 가지고 이들의 출력을 이미터 플로워회로를 통하여 와이어드 OR하므로서 멀티 플렉스하는 반도체장치.
  20. 제19항에 있어서, 전류-전압 변환수단으로서 캐스코드엠프를 사용한 반도체장치.
  21. 제20항에 있어서, 캐스코드앰프를 구성하는 바이폴라 트랜지스터에 멀티이미터 트랜지스터를 사용한 반도체장치.
  22. 메모리셀 어레이와, 상기 메모리셀어레이에 어드레스정보를 가하는 어드레스 레코더와, 상기 어드레스 디코더에 어드세스신호를 가하는 입력버퍼화, 상기 어드레스 디코더로 부터의 어드레스 정보에 의거하여 메모리 셀신호를 증폭하는 센스앰프와, 상기 센스앰프의 출력이 입력되는 버퍼로 이루어진 반도체기억장치에 있어서, 상기 센스앰프는 복수개의 캐스코드앰프를 가지는 반도체장치.
  23. 제22항에 있어서, 상기 복수개의 캐스코드앰프는 각각 멀티이미터트랜지스터를 사용한 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 멀티 이미터 트랜지스터는 풀다운 회로가 접속된 이미터를 가지는 반도체장치.
  25. 제13항 또는 제15항 기재의 반도체장치를 가지는 마이크로 프로세서.
  26. 입력신호의 전압변화를 펄스전류로 변환하는 전압전류변환회로와, 상기 펄스전류를 받아 전류전압 변환을 행하는 캐스코드증폭기를 구비한 것을 특징으로 하는 신호변환검출회로.
  27. n(≥2)개의 입력신호에 각각에 대하여 해당입력신호의 전압변화를 펄스전류로 변환하는 n개의 전류전압변환회로와, 전류신호를 전압신호로 변환하는 캐스코드 증폭기를 구비하고, 상기 n개의 전류전압 변환회로의 출력을 와이어드 논리접속하여 상기 캐스코드 증폭기에 입력시킨 것을 특징으로 하는 신호변차 검출회로.
  28. n(≥2)개의 입력신호의 각각에 대하여 해당 입력신호의 전압변화를 펄스전류로 변환하는 nr개의 전류전압 변환회로와, 전류신호를 전압신호로 변환하는 k(≤n)입력의 캐스코드 증폭기를 구비하고 상기 n개의 전류전압 변환회로를 k개의 조로 분할하고 각조마다 출력을 와이어드 논리접속하여 상기 k입력의 캐소크드증폭기에 입력시킨 것을 특징으로 하는 신호변화 검출회로.
  29. n(≥2)개의 입력신호의 각각에 대하여 해당 입력신호의 전압변화를 펄스전류로 변환하는 n개의 전류전압 변환회로와, k(≤n)개의 이미터를 가지는 베이스 접지형의 멀티 이미터 바이폴라 트랜지스터를 입력단으로 하는 증폭기를 구비하고 상기 n개의 전류전압 변환회로를 k개로 분할하고 각조마다 출력을 와이어드 논리접속하여 상기 k개의 이미터에 각각 접속한 것을 특징으로 하는 신호변화 검출회로.
  30. 제28항 또는 제29항에 있어서, 상기 전류전압 변환회로의 조는 단일의 전류전압 변환회로만을 포함하는 것을 허용하는 신호변화 검출회로.
  31. 제26항 내지 제29항에 있어서, 상기 전압전류 변환회로를 MOSFET로 구성하고 상기 전류전압 변환회로의 입력단을 이미터를 입력으로 하는 베이스 접지형의 바이폴라 트랜지스터로 구성한 것을 특징으로 하는 신호변화검출회로.
  32. 제26항 내지 제29항에 있어서, 상기 전압전류 변환회로를MOS FET로 구성하고, 상기 전류전압 변환회로의 입력단을 소오스를 입력으로하는 게이트 접지형의 MOS FET로 구성한 것을 특징으로하는 신호변화 검출회로.
  33. 입력신호의 전압변화를 펄스전류로 변환하는 전류변환회로에 있어서, 발생하는 펄스전류의 피이크치를 억제하는 전류 리미터회로를 설치한 것을 특징으로 하는 전압전류 변환회로.
  34. 입력신호의 전압변화를 펄스전류로 변환하는 전압전류 변환회로에서, 전류 출력단과 접지와의 사이에 드레인 소오스경로가 접속된 적어도 1개의 FET와, 입력신호의 변화시에 일정시간만 전 FET를 도통시키는 제어신호를 해당 게이트에 인가하는 제어회로와, 게이트에 기준전압이 인가되는 드레인 소오스 경로를 상기 FET의 드레인 소오스 경로에 직렬 접속한 전류제한용 FET를 구비한 것을 특징으로 하는 전압전류 변환회로.
  35. 제26항 내지 제32항중 어느하나에 기재된 신호변환검출회로와, 그 신호 변화검출회로의 검출출력에 따라 내부의 동기신호를 밭생하는 동기신호발생회로를 구비한 것을 특징으로하는 디지탈 기억장치.
  36. 어드레스 신호의 변화를 전류펄스로 변환하는 제1의 변환회로와, 그 변환회로의 전류펄스를 대략 일정전위의 노드에서 가산하는 가산수단과, 그 가산수단에 의하여 가산된 전류펄스를 전압변화로 변환하는 제2의 변환수단과, 그 제2의 변환수단의 전압변화에 따라 내부의 동기신호를 밭생하는 동기신호 발생수단을 구비한 것을 특징으로 하는 디지탈 기억장치.
  37. 상보펄스신호를 받아 펄스폭을 확대한 펄스신호를 발생하는 펄스 스트레치회로로서, 그 입력의 어느한쪽이 저레벨일때 고레벨의 출력을 발생하는 제1의 논리회로와, 입력을 반전하는 인버터 회로를 구비하고, 상기 상보펄스신호의 부의 펄스신호를 상기 제1의 논리회로의 한쪽의 입력단에 인가함과 동시에 정의 펄스신호를 상기 인버터회로를 거쳐 상기 제1의 논리회로의 다른쪽의 입력단에 인가하는 것을 특징으로 하는 펄스 스트레치회로.
  38. 제37항에 있어서, 상기 논리호로의 후단에 2입력의 어느한쪽이 고레벨일때 저레벨의 출력을 발생하는 제2의 논리회로를 설치하고 전단의 논리회로의 출력을 후단의 논리회로의 한쪽의 입력단에 인가함과 동시에 다른쪽의 입력단에 상기 정의 펄스신호를 인가하는 것을 특징으로 하는 펄스 스트레치회로.
  39. 상보 펄스 신호를 받아 펄스폭을 확대한 펄스신호를 발생하는 펄스 스트레치회로로서, 2입력의 어느 한쪽이 고레벨일때 저레벨의 출력을 발생하는 논리회로와, 입력을 반전하는 인버터회로를 구비하고 상기 상보펄스신호의 정의 펄스신호를 상기 논리회로의 한쪽의 입력단에 인가함과 동시에, 부의 펄스신호를 상기 인버터회로를 거쳐 상기 논리회로의 다른쪽의 입력단에 인가하는 것을 특징으로 하는 펄스 스트레치회로.
  40. 제39항에 있어서, 상기 논리회로의 후단에 2입력의 어느 한쪽이 저레벨일때 고레벨의 출력을 발생하는 다른논리회로를 설치하고 전단의 논리회로의 출력을 후단의 논리회로의 한쪽의 입력단에 인가함과 동시에 다른쪽의 입력단에 상기 부의 펄스신호를 인가하는 것을 특징으로 하는 펄스스트레치회로.
  41. 정 및 부의 상보펄스신호를 받아 펄스폭을 확대한 펄스신호를 얻는 펄스스트레치회로로서, 정논리의 NOR회로와 부논리의 NOR회로를 교대로 다단으로 배치하고 각 NOR회로의 한쪽의 입력단에는 정논리의 NOR회로이면 정의 펄스신호를 부논리의 NOR회로이면 부의 펄스신호를 인가하고 또한 제1단의 NOR회로의 타단의 입력단에는 해단 NOR회로의 한쪽의 입력단에 인가되고 있는 펄스신호와 다른쪽의 펄스신호를 인버터를 거쳐 인가함과 동시에 제2단 이후의 NOR회로의 다른쪽의 입력단에는 전단의 NOR회로의 출력을 인가하고, 어느 하나의 NOR회로의 출력단으로 부터 펄스폭이 확대된 펄스신호를 얻는 펄스스트레치회로.
  42. 반도체 집적회로 내부로 부터의 신호를 입력하는 입력단자와, 상기 반도체 집적회로의 외부회로에 신호를 출력하는 출력단자를 구비하고 상기 입력의 변화가 출력으로서 전달되기에 앞서 출력되는 트랜지션 디덱터 신호를 기초로하여 출력의 전위를 일시적으로 전원전위와 접지전위의 중간의 전위로하는 출력버퍼회로에 있어서, 직전 데이터에 의한 출력단자 전위가 “L”일때의 상기 주간의 전위 V1라 하고, 직전 데이터에 의한 출력단자 전위가 “H”일때의 상기 중간의 전위를 V2라 했을때 V1＜V2의 관계가 되는 회로를 구비하도록 한 것을 특징으로 하는 출력버퍼회로.
  43. 제43항에 있어서, V1전위의 발생회로 및 V2전위의 발생회로를 각각 출력단자에 접속하고 상기 트래니션 디텍더신호 및 출력신호로 상기 각 회로를 선택적으로 구동시키도록한 출력버퍼회로.
  44. 제43항에 있어서, V2전위의 발생회로는 전원단자와 출력단자간에 접속되고, 또 트랜지션 디텍터신호가 게이트에 공통으로 인가되는 2개의 MOS트랜지스터와, 각 MOS트랜지스터의 접속점의 출력이 베이스에 인가되고 콘렉터를 상기 전원단자에 이미터를 상기 출력단자에 접속된 바이폴라 트랜지스터로 구성한 출력버퍼회로.
  45. 제44항에 있어서, 상기 2개의 MOS트랜지스터중 전원단자측의 MOS트랜지스터 이외의 MOS트랜지스터를 2개의 직렬 접속된 다이오드로 치환하고 상기 다른 MOS트랜지스터에 접속된 단자의 다른 단자를 접지시킨 출력 버퍼회로.
  46. 제43항에 있어서, V1전위의 발생회로는 출력단자와 접지간에 접속되고, 또 트랜지션 디텍터신호가 게이트에 공통으로 인가되는 2개의 MOS트랜지스터와, 각MOS트랜지스터의 접속점의 출력이 베이스에 입력되며 콜렉터를 상기 출력단자에 이미터를 접지시킨 바이폴라 트랜지스터로 구성한 출력버퍼회로.
  47. 제46항에 있어서, 출력단자와 MOS트랜지스터의 사이에 다이오드 2개를 개재시키고 접지측에 있는 MOS트랜지스터를 저항으로 치환한 출력버퍼회로.
  48. 반도체 집적회로 내부로 부터의 신호를 입력하는 입력단자와 상기 반도체 집적회로의 외부회로에 신호를 출력하는 출력단자를 구비하고 상기 입력의 변화가 출력으로서 전달되기에 앞서 출력되는 트랜지션 디덱터신호를 기초로하여 출력의 전위를 일시적으로 전원전위와 접지전위의 중간의 전위로하는 출력버퍼회로에 있어서 직전데이터에 의한 출력단자 전위가 “L”일때의 상기 중간의 전위를 V1이라하고 직진데이터에 의한 출력단자 전위가“H”일때의 중간의 전위를 V2라 했을때 V1＜V2의 관계가 되도록 한 것은 특징으로 하는 구동방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900002638A 1989-03-09 1990-02-28 반도체장치 KR900015148A (ko)

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