JP2753560B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2753560B2 JP2753560B2 JP1057066A JP5706689A JP2753560B2 JP 2753560 B2 JP2753560 B2 JP 2753560B2 JP 1057066 A JP1057066 A JP 1057066A JP 5706689 A JP5706689 A JP 5706689A JP 2753560 B2 JP2753560 B2 JP 2753560B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、出力バッファ回路、特に半導体集積回路内
部からの信号を入力する入力端子と、前記半導体集積回
路の外部回路へ信号を出力する出力端子を備えるものた
とえば半導体メモリ装置に用いられる出力バッファ回路
に関する。
部からの信号を入力する入力端子と、前記半導体集積回
路の外部回路へ信号を出力する出力端子を備えるものた
とえば半導体メモリ装置に用いられる出力バッファ回路
に関する。
従来、半導体メモリやマイクロプロセッサ等のデジタ
ル信号を扱う半導体装置の出力バッファ回路において、
アクセスタイムを短かくし、高速化を計るものとして、
特開昭59-181828号公報に示したものが知られている。
この技術は、出力バッファ回路への入力信号に先だって
出力を“L"レベルと“H"レベルとの中間のレベルにする
ことを特徴とするものである。
ル信号を扱う半導体装置の出力バッファ回路において、
アクセスタイムを短かくし、高速化を計るものとして、
特開昭59-181828号公報に示したものが知られている。
この技術は、出力バッファ回路への入力信号に先だって
出力を“L"レベルと“H"レベルとの中間のレベルにする
ことを特徴とするものである。
そして、上記技術は、雑音の低減をも図っているもの
となっている。
となっている。
すなわち、出力バッファ回路の原理的な構成としては
第４図に示すような等価回路となっている。同図は同一
のLSIチップ内に組み込まれ、かつパッケージに内包さ
れたものとし、符号L1〜L3はLSIをパッケージに搭載し
た場合に付加されるリードインダクタンスである。破線
で囲んだ出力バッファ回路は、多ビット構成の場合な
ど、出力の個数倍並列に接続されている。前記出力バッ
ファ回路で、出力が“L"→“H"→“L"と変わるとき、出
力バイポーラトランジスタＱ1を流れる電流（Ｉ1）及び
出力NMOSトランジスタＱ2を流れる電流（Ｉ2）、LSIチ
ップ内のVcc電圧（ＶA）及びグランド電圧（ＧA）の波
形を第５図（ａ）〜（ｄ）の実線示す。第4,5図から明
らかな様に、出力電圧を上げ下げする時には負荷容量を
充放電する必要があり、このため過渡的にＩ1やＩ2が大
きなピークを示す（第５図（ｂ））。このとき、L1やL2
のリードインダクタンスの両端には、電流の時間微分に
比例した が発生する。このため、LSIチップ内のVcc電位（ＶA）
やグランド電位（ＧL）が過渡的に変動し（第５図
（ｃ），（ｄ））、それぞれの電位に雑音ΔＶが発生し
たと同等の現象となる。
第４図に示すような等価回路となっている。同図は同一
のLSIチップ内に組み込まれ、かつパッケージに内包さ
れたものとし、符号L1〜L3はLSIをパッケージに搭載し
た場合に付加されるリードインダクタンスである。破線
で囲んだ出力バッファ回路は、多ビット構成の場合な
ど、出力の個数倍並列に接続されている。前記出力バッ
ファ回路で、出力が“L"→“H"→“L"と変わるとき、出
力バイポーラトランジスタＱ1を流れる電流（Ｉ1）及び
出力NMOSトランジスタＱ2を流れる電流（Ｉ2）、LSIチ
ップ内のVcc電圧（ＶA）及びグランド電圧（ＧA）の波
形を第５図（ａ）〜（ｄ）の実線示す。第4,5図から明
らかな様に、出力電圧を上げ下げする時には負荷容量を
充放電する必要があり、このため過渡的にＩ1やＩ2が大
きなピークを示す（第５図（ｂ））。このとき、L1やL2
のリードインダクタンスの両端には、電流の時間微分に
比例した が発生する。このため、LSIチップ内のVcc電位（ＶA）
やグランド電位（ＧL）が過渡的に変動し（第５図
（ｃ），（ｄ））、それぞれの電位に雑音ΔＶが発生し
たと同等の現象となる。
それ故、上述した特開昭59-181828号公報の技術によ
って、第５図（ａ）の一点鎖線に示すような出力電圧を
形成することにより、負荷容量の充放電を２回に分け、
電流のピーク値を下げ（第５図（ｂ）の一点鎖線）、結
果として による雑音の低下を図っている（第５図（ｃ），（ｄ）
の一点鎖線）。
って、第５図（ａ）の一点鎖線に示すような出力電圧を
形成することにより、負荷容量の充放電を２回に分け、
電流のピーク値を下げ（第５図（ｂ）の一点鎖線）、結
果として による雑音の低下を図っている（第５図（ｃ），（ｄ）
の一点鎖線）。
なお、第３図（ａ）ないし（ｃ）は、上記公報におけ
る技術における動作波形図であり、第３図（ｂ）に示す
入力信号に対して、トランジションデテクタ信号を印加
させることにより（第３図（ａ））、第３図（ｃ）に示
すような出力信号、すなわち第５図（ａ）の一点鎖線に
示すものと同じ信号を得ている。
る技術における動作波形図であり、第３図（ｂ）に示す
入力信号に対して、トランジションデテクタ信号を印加
させることにより（第３図（ａ））、第３図（ｃ）に示
すような出力信号、すなわち第５図（ａ）の一点鎖線に
示すものと同じ信号を得ている。
しかし、上述の公報に示した技術にあっては、出力バ
ッファ回路への入力信号に先だって出力を“L"レベルと
“H"レベルとの中間のレベルとしていることから、この
中間レベルの信号がそのまま他の半導体集積回路への入
力信号となってしまうという問題点を有していた。
ッファ回路への入力信号に先だって出力を“L"レベルと
“H"レベルとの中間のレベルとしていることから、この
中間レベルの信号がそのまま他の半導体集積回路への入
力信号となってしまうという問題点を有していた。
すなわち、当該他の半導体集積回路は、“H"レベル、
あるいは“L"レベル信号のみ受け付ける状態としてある
が、前記中間レベルの信号が当該他の半導体集積回路の
スレッショルド電圧（Ｖ+h）に近すぎることから、たと
えば他の半導体集積回路の入力バッファ回路等に発振等
を行なわせるような悪影響を及ぼすといったことが生じ
る。
あるいは“L"レベル信号のみ受け付ける状態としてある
が、前記中間レベルの信号が当該他の半導体集積回路の
スレッショルド電圧（Ｖ+h）に近すぎることから、たと
えば他の半導体集積回路の入力バッファ回路等に発振等
を行なわせるような悪影響を及ぼすといったことが生じ
る。
本発明は、このような事情に鑑みてなされたものであ
り、高速化はもちろんのこと、雑音を少なくした上で他
の半導体集積回路に悪影響を及ぼすことのない出力バッ
ファ回路を提供することを目的とする。
り、高速化はもちろんのこと、雑音を少なくした上で他
の半導体集積回路に悪影響を及ぼすことのない出力バッ
ファ回路を提供することを目的とする。
このような目的を達成するために、本発明は、基本的
には、半導体集積回路内部からの信号を入力する入力端
子と、前記半導体集積回路の外部回路へ信号を出力する
出力端子と、入力端子から入力された信号の変化に応じ
て信号を前記出力端子に出力する出力トランジスタとを
備え、前記入力の変化が出力として伝わるのに先立って
半導体集積回路の外部より入力される入力信号の変化を
検出し、パルス状の信号を形成するトランジションデテ
クタ回路より出力されるトランジションデテクタ信号に
基づいて出力端の電位を一時的に電源電位と接地電位の
中間の電位とする回路手段を有する出力バッファ回路に
おいて、前記回路手段の動作期間中は、前記トランジシ
ョンデテクタ信号に基づいて前記出力トランジスタを強
制的に非動作状態にする回路を有することを特徴とする
ものである。
には、半導体集積回路内部からの信号を入力する入力端
子と、前記半導体集積回路の外部回路へ信号を出力する
出力端子と、入力端子から入力された信号の変化に応じ
て信号を前記出力端子に出力する出力トランジスタとを
備え、前記入力の変化が出力として伝わるのに先立って
半導体集積回路の外部より入力される入力信号の変化を
検出し、パルス状の信号を形成するトランジションデテ
クタ回路より出力されるトランジションデテクタ信号に
基づいて出力端の電位を一時的に電源電位と接地電位の
中間の電位とする回路手段を有する出力バッファ回路に
おいて、前記回路手段の動作期間中は、前記トランジシ
ョンデテクタ信号に基づいて前記出力トランジスタを強
制的に非動作状態にする回路を有することを特徴とする
ものである。
また本発明は、半導体集積回路内部からの信号を入力
する入力端子と、前記半導体集積回路の外部回路へ信号
を出力する出力端子と、入力端子から入力された信号の
変化に応じて信号を前記出力端子に出力する出力トラン
ジスタとを備え、前記入力の変化が出力として伝わるの
に先立って半導体集積回路の外部より入力される入力信
号の変化を検出し、パルス状の信号を形成するトランジ
ションデテクタ回路より出力されるトランジションデテ
クタ信号に基づいて出力端の電位を一時的に電源電位と
接地電位の中間の電位とする回路手段を有する出力バッ
ファ回路において、前記回路手段は、直前データによる
出力端子電位が“Low"のときの前記中間の電位をＶ1と
し、直前データによる出力端子電位が“High"のときの
前記中間電位をＶ2としたとき、Ｖ1＜Ｖ2の関係となる
ように電位Ｖ1を発生するＶ1電位発生回路と、電位Ｖ2
を発生するＶ2電位発生回路とを有し、前記Ｖ1電位発生
回路及びＶ2電位発生回路はそれぞれ前記出力端子に接
続され、前記トランジションデテクタ信号及び出力信号
とで、前記Ｖ1電位発生回路またはＶ2電位発生回路を選
択的に駆動可能に構成すると共に、前記Ｖ1電位発生回
路は、電源端子と出力端子間に接続され、かつトランジ
ションデテクタ信号がゲートに共通に印加される２個の
MOSトランジスタと、各MOSトランジスタの接続点の出力
がベースに入力され、コレクタが前記電源端子に、エミ
ッタが前記出力端子に接続されたバイポーラトランジス
タとから構成され、前記Ｖ2電位発生回路は、出力端子
と接地間に接続され、かつトランジションデテクタ信号
がゲートに共通に印加される２個のMOSトランジスタ
と、各MOSトランジスタの接続点の出力がベースに入力
され、コレクタが前記出力端子に、エミッタが接地され
たバイポーラトランジスタとから構成されたことを特徴
とするものである。
する入力端子と、前記半導体集積回路の外部回路へ信号
を出力する出力端子と、入力端子から入力された信号の
変化に応じて信号を前記出力端子に出力する出力トラン
ジスタとを備え、前記入力の変化が出力として伝わるの
に先立って半導体集積回路の外部より入力される入力信
号の変化を検出し、パルス状の信号を形成するトランジ
ションデテクタ回路より出力されるトランジションデテ
クタ信号に基づいて出力端の電位を一時的に電源電位と
接地電位の中間の電位とする回路手段を有する出力バッ
ファ回路において、前記回路手段は、直前データによる
出力端子電位が“Low"のときの前記中間の電位をＶ1と
し、直前データによる出力端子電位が“High"のときの
前記中間電位をＶ2としたとき、Ｖ1＜Ｖ2の関係となる
ように電位Ｖ1を発生するＶ1電位発生回路と、電位Ｖ2
を発生するＶ2電位発生回路とを有し、前記Ｖ1電位発生
回路及びＶ2電位発生回路はそれぞれ前記出力端子に接
続され、前記トランジションデテクタ信号及び出力信号
とで、前記Ｖ1電位発生回路またはＶ2電位発生回路を選
択的に駆動可能に構成すると共に、前記Ｖ1電位発生回
路は、電源端子と出力端子間に接続され、かつトランジ
ションデテクタ信号がゲートに共通に印加される２個の
MOSトランジスタと、各MOSトランジスタの接続点の出力
がベースに入力され、コレクタが前記電源端子に、エミ
ッタが前記出力端子に接続されたバイポーラトランジス
タとから構成され、前記Ｖ2電位発生回路は、出力端子
と接地間に接続され、かつトランジションデテクタ信号
がゲートに共通に印加される２個のMOSトランジスタ
と、各MOSトランジスタの接続点の出力がベースに入力
され、コレクタが前記出力端子に、エミッタが接地され
たバイポーラトランジスタとから構成されたことを特徴
とするものである。
上記構成の出力バッファ回路では、トランジションデ
テクタ回路より出力されるトランジションデテクタ信号
に基づいて出力端の電位を一時的に電源電位と接地電位
の中間の電位とする回路手段が動作期間中は、前記トラ
ンジションデテクタ信号に基づいて出力トランジスタが
強制的に非動作状態にされる。これにより、出力端の電
位の中間電位への移行が速やかに行なわれると共に、高
速化が図れる。また上記構成の出力バッファ回路では、
中間レベルの電位が従来のように“Low"レベルと“Hig
h"レベルとのちようど中間値ではなく、その中間値を設
ける機能を維持させたまま一方では“Low"レベルに近づ
け、他方では“High"レベルに近づけるようにしている
ことから、他の半導体集積回路におけるスレッションル
ド電位から離れた電位とすることができる。このため他
の半導体集積回路の入力バッファ回路等に悪影響を及ぼ
すようなことはなくなる。
テクタ回路より出力されるトランジションデテクタ信号
に基づいて出力端の電位を一時的に電源電位と接地電位
の中間の電位とする回路手段が動作期間中は、前記トラ
ンジションデテクタ信号に基づいて出力トランジスタが
強制的に非動作状態にされる。これにより、出力端の電
位の中間電位への移行が速やかに行なわれると共に、高
速化が図れる。また上記構成の出力バッファ回路では、
中間レベルの電位が従来のように“Low"レベルと“Hig
h"レベルとのちようど中間値ではなく、その中間値を設
ける機能を維持させたまま一方では“Low"レベルに近づ
け、他方では“High"レベルに近づけるようにしている
ことから、他の半導体集積回路におけるスレッションル
ド電位から離れた電位とすることができる。このため他
の半導体集積回路の入力バッファ回路等に悪影響を及ぼ
すようなことはなくなる。
まず、第９図は半導体メモリのブロック構成図を示
す。図において、10−1,10−2,10−Ｍは夫々入力バッフ
ァ回路であり、夫々の入力に対して非反転出力と反転出
力を有する。11はデコーダ回路、12はドライバ回路であ
り、メモリセルアレイ15にアドレスを与える。13はセン
スアンプ、14は出力バッファ回路である。
す。図において、10−1,10−2,10−Ｍは夫々入力バッフ
ァ回路であり、夫々の入力に対して非反転出力と反転出
力を有する。11はデコーダ回路、12はドライバ回路であ
り、メモリセルアレイ15にアドレスを与える。13はセン
スアンプ、14は出力バッファ回路である。
本発明は、上記出力バッファ回路14を対象とするもの
である。
である。
第２図は本発明による出力バッファ回路の一実施例を
示す構成図である。同図において、センス回路21があ
り、その出力の非反転信号Ｄおよび反転信号はレベル
変換回路22に入力されるようになっている。このレベル
変換回路22の各出力はバイポーラトランジスタＱ1のベ
ースに、またMOSトランジスタＱ2のゲートに入力される
ようになっている。前記バイポーラトランジスタのコレ
クタにはVcc電源が供給されるようになっており、前記M
OSトランジスタＱ2のソースは接地されており、これら
バイポーラトランジスタのMOSトランジスタの接続点か
ら出力OUTが取り出され外部負荷26に接続されている。
一方、トランジションデテクタ回路23があり、その入力
信号に基づいた出力信号TDを出力し、この出力信号はMO
SトランジスタＱ3およびＱ4の各ゲートに印加されるよ
うになっている。前記MOSトランジスタＱ3のドレインは
前記バイポーラトランジスタＱ1のベースに接続され、
ソースは接地されている。また前記MOSトランジスタＱ4
のドレインは前記MOSトランジスタＱ4のゲートに接続さ
れ、ソースは接地されている。
示す構成図である。同図において、センス回路21があ
り、その出力の非反転信号Ｄおよび反転信号はレベル
変換回路22に入力されるようになっている。このレベル
変換回路22の各出力はバイポーラトランジスタＱ1のベ
ースに、またMOSトランジスタＱ2のゲートに入力される
ようになっている。前記バイポーラトランジスタのコレ
クタにはVcc電源が供給されるようになっており、前記M
OSトランジスタＱ2のソースは接地されており、これら
バイポーラトランジスタのMOSトランジスタの接続点か
ら出力OUTが取り出され外部負荷26に接続されている。
一方、トランジションデテクタ回路23があり、その入力
信号に基づいた出力信号TDを出力し、この出力信号はMO
SトランジスタＱ3およびＱ4の各ゲートに印加されるよ
うになっている。前記MOSトランジスタＱ3のドレインは
前記バイポーラトランジスタＱ1のベースに接続され、
ソースは接地されている。また前記MOSトランジスタＱ4
のドレインは前記MOSトランジスタＱ4のゲートに接続さ
れ、ソースは接地されている。
さらに、前記トランジションデテクタ回路23の出力は
レベル１発生回路24およびレベル２発生回路25に入力さ
れるようになっており、これら各回路の出力は前記外部
負荷26と接続される出力バッファ回路の出力に入力され
るようになっている。
レベル１発生回路24およびレベル２発生回路25に入力さ
れるようになっており、これら各回路の出力は前記外部
負荷26と接続される出力バッファ回路の出力に入力され
るようになっている。
このような回路において、さらに詳述すると、バイポ
ーラトランジスタＱ1、MOSトランジスタＱ2はそれぞれ
外部負荷を“H"レベル及び“L"レベルへ駆動するドライ
ブトランジスタで、バイポーラトランジスタＱ1をnpnバ
イポーラトランジスタ、MOSトランジスタＱ2をｎチャネ
ルMOSトランジスタで構成している。そして、このバイ
ポーラトランジスタＱ1、MOSトランジスタＱ2よりなる
出力バッファトランジスタに並列に、出力をレベル１の
電位に設定するためのレベル１発生回路24、出力をレベ
ル２の電位に設定するためのレベル２発生回路25を接続
している。MOSトランジスタＱ3,Q4はバイポーラトラン
ジスタＱ1、MOSトランジスタＱ2よりなる出力バッファ
トランジスタを不活性とするためのもので、バイポーラ
トランジスタＱ1のベース、及びMOSトランジスタＱ2の
ゲートに接続されている。そして、トランジションデテ
クタ回路23では、アドレス入力信号（Ａ）の変化を検出
して所定パルス幅の検出信号（TD信号）を作り、この信
号をレベル１発生回路24、レベル２発生回路25及びMOS
トランジスタＱ3,Q4へ送っている。レベル１発生回路24
とレベル２発生回路25は、TD信号と出力端電圧により駆
動される。出力端電圧が“L"のときはTD信号により、レ
ベル１発生回路24が駆動され、出力端子をレベル１の電
位へ持ち上げる。出力端子電圧が“H"のときはTD信号に
より、レベル２発生回路25が駆動され、出力端子がレベ
ル２の電位へ引き下げる。なお、TD信号によりレベル１
発生回路24またはレベル２発生回路25が駆動されている
時に、出力バッファトランジスタであるバイポーラトラ
ンジスタＱ1、MOSトランジスタＱ2のどちらかが導通状
態となっていると、これらのトランジスタを介した充放
電のため、レベル１及びレベル２への移行が妨げられ
る。このため、レベル１発生回路24又はレベル２発生回
路25が駆動されている間、TD信号をMOSトランジスタ
Ｑ3,Q4へも送りバイポーラトランジスタＱ1、MOSトラン
ジスタＱ2を強制的に非導通にしている。この後に、一
定時間後TD信号は“L"となり次に、センス回路21から出
た真のデータはレベル変換回路22を経て出力トランジス
タであるバイポーラトランジスタＱ1とMOSトランジスタ
Ｑ2を駆動し出力端子を所望のレベルへ動かす。
ーラトランジスタＱ1、MOSトランジスタＱ2はそれぞれ
外部負荷を“H"レベル及び“L"レベルへ駆動するドライ
ブトランジスタで、バイポーラトランジスタＱ1をnpnバ
イポーラトランジスタ、MOSトランジスタＱ2をｎチャネ
ルMOSトランジスタで構成している。そして、このバイ
ポーラトランジスタＱ1、MOSトランジスタＱ2よりなる
出力バッファトランジスタに並列に、出力をレベル１の
電位に設定するためのレベル１発生回路24、出力をレベ
ル２の電位に設定するためのレベル２発生回路25を接続
している。MOSトランジスタＱ3,Q4はバイポーラトラン
ジスタＱ1、MOSトランジスタＱ2よりなる出力バッファ
トランジスタを不活性とするためのもので、バイポーラ
トランジスタＱ1のベース、及びMOSトランジスタＱ2の
ゲートに接続されている。そして、トランジションデテ
クタ回路23では、アドレス入力信号（Ａ）の変化を検出
して所定パルス幅の検出信号（TD信号）を作り、この信
号をレベル１発生回路24、レベル２発生回路25及びMOS
トランジスタＱ3,Q4へ送っている。レベル１発生回路24
とレベル２発生回路25は、TD信号と出力端電圧により駆
動される。出力端電圧が“L"のときはTD信号により、レ
ベル１発生回路24が駆動され、出力端子をレベル１の電
位へ持ち上げる。出力端子電圧が“H"のときはTD信号に
より、レベル２発生回路25が駆動され、出力端子がレベ
ル２の電位へ引き下げる。なお、TD信号によりレベル１
発生回路24またはレベル２発生回路25が駆動されている
時に、出力バッファトランジスタであるバイポーラトラ
ンジスタＱ1、MOSトランジスタＱ2のどちらかが導通状
態となっていると、これらのトランジスタを介した充放
電のため、レベル１及びレベル２への移行が妨げられ
る。このため、レベル１発生回路24又はレベル２発生回
路25が駆動されている間、TD信号をMOSトランジスタ
Ｑ3,Q4へも送りバイポーラトランジスタＱ1、MOSトラン
ジスタＱ2を強制的に非導通にしている。この後に、一
定時間後TD信号は“L"となり次に、センス回路21から出
た真のデータはレベル変換回路22を経て出力トランジス
タであるバイポーラトランジスタＱ1とMOSトランジスタ
Ｑ2を駆動し出力端子を所望のレベルへ動かす。
第６図は本発明による出力バッファ回路の他の実施例
を示す構成図である。本実施例は、第２図中のレベル変
換回路22、レベル１発生回路24及びレベル２発生回路25
を具体化して示している。本実施例では、レベル変換回
路22をインバータ回路で構成し、出力バッファトランジ
スタには、TTL規格“H"レベルの関係上、ダイオードＤ1
をいれている。出力バッファトランジスタを不活性とす
るためのMOSトランジスタＱ3,Q4は、レベル変換段イン
バータ31,32の入力側に入れそれぞれＰチャネルMOSトラ
ンジスタで構成している。第２図に示したレベル１発生
回路24は、２個のMOS抵抗Ｑ6,Q7及びバイポーラトラン
ジスタＱ8を使ったクランプ回路で構成している。第２
図に示したレベル２発生回路25も同様に、２個のMOS抵
抗Ｑ9とＱ10及びバイポーラトランジスタＱ11を使った
クランプ回路で構成している。
を示す構成図である。本実施例は、第２図中のレベル変
換回路22、レベル１発生回路24及びレベル２発生回路25
を具体化して示している。本実施例では、レベル変換回
路22をインバータ回路で構成し、出力バッファトランジ
スタには、TTL規格“H"レベルの関係上、ダイオードＤ1
をいれている。出力バッファトランジスタを不活性とす
るためのMOSトランジスタＱ3,Q4は、レベル変換段イン
バータ31,32の入力側に入れそれぞれＰチャネルMOSトラ
ンジスタで構成している。第２図に示したレベル１発生
回路24は、２個のMOS抵抗Ｑ6,Q7及びバイポーラトラン
ジスタＱ8を使ったクランプ回路で構成している。第２
図に示したレベル２発生回路25も同様に、２個のMOS抵
抗Ｑ9とＱ10及びバイポーラトランジスタＱ11を使った
クランプ回路で構成している。
ここで、MOS抵抗Ｑ6,Q7、バイポーラトランジスタＱ8
で形成されたレベル１発生回路の動作を説明する。まず
出力端子がOVであった場合を仮定すると、TD信号の入力
によりMOS抵抗Ｑ6,Q7がONとなりバイポーラトランジス
タＱ8のベース電位が上がり出す。次にMOS抵抗Ｑ7両端
へかかる電圧が0.8V近くまで上がるとバイポーラトラン
ジスタＱ8がONとなり、大きな電流が電源から出力端子
へ流れ負荷容量を充電する。このため出力電圧が上がり
出す。この回路は、MOS抵抗Ｑ7のソース・ドレイン間電
圧によってバイポーラトランジスタＱ8を駆動する構成
となっているが、このバイポーラトランジスタＱ8駆動
用のベース電流が十分小さい場合、このMOS抵抗Ｑ7のソ
ース・ドレイン間電圧は、電源電圧と出力端子電圧の電
位差と、MOS抵抗Ｑ6,Q7のON抵抗値の比によって決ま
る。このため出力端子電圧が上がり、電源電圧と出力端
子電圧の電位差が一定値以下になると、MOS抵抗のＱ7ソ
ース・ドレイン間電圧が下がり、バイポーラトランジス
タＱ8は非導通となり、出力端子電圧の上昇は止まる。
このように、MOS抵抗Ｑ6,Q7、バイポーラトランジスタ
Ｑ8で構成されるレベル１発生回路はTD信号が“H"状態
で、電源と出力端子間に一定電圧値以上が印加されてい
る場合にかぎって、バイポーラトランジスタＱ8が働く
クランプ回路として動作する。MOS抵抗Ｑ9,Q10、バイポ
ーラトランジスタＱ11で形成したレベル２発生回路も前
記レベル１発生回路と全く同じ原理で動作する。このた
め、TD信号が“H"になっていて、出力端子とグランド間
に一定電圧以上が印加されている場合にかぎってバイポ
ーラトランジスタＱ11が働くクランプ回路として動作す
る。
で形成されたレベル１発生回路の動作を説明する。まず
出力端子がOVであった場合を仮定すると、TD信号の入力
によりMOS抵抗Ｑ6,Q7がONとなりバイポーラトランジス
タＱ8のベース電位が上がり出す。次にMOS抵抗Ｑ7両端
へかかる電圧が0.8V近くまで上がるとバイポーラトラン
ジスタＱ8がONとなり、大きな電流が電源から出力端子
へ流れ負荷容量を充電する。このため出力電圧が上がり
出す。この回路は、MOS抵抗Ｑ7のソース・ドレイン間電
圧によってバイポーラトランジスタＱ8を駆動する構成
となっているが、このバイポーラトランジスタＱ8駆動
用のベース電流が十分小さい場合、このMOS抵抗Ｑ7のソ
ース・ドレイン間電圧は、電源電圧と出力端子電圧の電
位差と、MOS抵抗Ｑ6,Q7のON抵抗値の比によって決ま
る。このため出力端子電圧が上がり、電源電圧と出力端
子電圧の電位差が一定値以下になると、MOS抵抗のＱ7ソ
ース・ドレイン間電圧が下がり、バイポーラトランジス
タＱ8は非導通となり、出力端子電圧の上昇は止まる。
このように、MOS抵抗Ｑ6,Q7、バイポーラトランジスタ
Ｑ8で構成されるレベル１発生回路はTD信号が“H"状態
で、電源と出力端子間に一定電圧値以上が印加されてい
る場合にかぎって、バイポーラトランジスタＱ8が働く
クランプ回路として動作する。MOS抵抗Ｑ9,Q10、バイポ
ーラトランジスタＱ11で形成したレベル２発生回路も前
記レベル１発生回路と全く同じ原理で動作する。このた
め、TD信号が“H"になっていて、出力端子とグランド間
に一定電圧以上が印加されている場合にかぎってバイポ
ーラトランジスタＱ11が働くクランプ回路として動作す
る。
以上の説明から明らかな様に、TD信号が“H"になると
出力端子が“Low"の場合、レベル１発生回路24が出力端
子を一定電圧値まで引き上げ、出力端子が“High"の場
合レベル２発生回路25が出力端子を一定電圧値まで引き
下げるようになる。
出力端子が“Low"の場合、レベル１発生回路24が出力端
子を一定電圧値まで引き上げ、出力端子が“High"の場
合レベル２発生回路25が出力端子を一定電圧値まで引き
下げるようになる。
MOS抵抗Ｑ6,Q7、バイポーラトランジスタＱ8で構成さ
れるレベル１発生回路のクランプ電圧は、MOS抵抗Ｑ6,Q
7のMOSサイズ比を選定することにより設定することがで
きる。また、同様に、MOS抵抗Ｑ9,Q10、バイポーラトラ
ンジスタＱ11で構成されるレベル２発生回路のクランプ
電圧は、MOS抵抗Ｑ9,Q10のMOSサイズ比を選定すること
により設定することができる。
れるレベル１発生回路のクランプ電圧は、MOS抵抗Ｑ6,Q
7のMOSサイズ比を選定することにより設定することがで
きる。また、同様に、MOS抵抗Ｑ9,Q10、バイポーラトラ
ンジスタＱ11で構成されるレベル２発生回路のクランプ
電圧は、MOS抵抗Ｑ9,Q10のMOSサイズ比を選定すること
により設定することができる。
このように、第２図あるいは第６図のように構成した
出力バッファ回路の出力信号をトランジションデテクタ
信号（TD）、入力信号（IN）との関係で示したタイムチ
ャートを第１図に示す。第１図（Ｃ）から明らかなよう
に、出力信号はその中間値をとるにしても“L"レベルか
ら“H"レベルに移行する際にては、“L"レベル側に近
く、前記レベル１発生回路24のクランプ電圧によって設
定される“レベル1"の出力を送出する。
出力バッファ回路の出力信号をトランジションデテクタ
信号（TD）、入力信号（IN）との関係で示したタイムチ
ャートを第１図に示す。第１図（Ｃ）から明らかなよう
に、出力信号はその中間値をとるにしても“L"レベルか
ら“H"レベルに移行する際にては、“L"レベル側に近
く、前記レベル１発生回路24のクランプ電圧によって設
定される“レベル1"の出力を送出する。
また、“H"レベルから“L"レベルに移行する際にて
は、“H"レベル側に近く、前記レベル２発生回路25のク
ランプ電圧によって設定される“レベル2"の出力を送出
する。
は、“H"レベル側に近く、前記レベル２発生回路25のク
ランプ電圧によって設定される“レベル2"の出力を送出
する。
したがって、このようにすることにより、前記“レベ
ル1"あるいは“レベル2"の電位は、同一の半導体チップ
に組み込まれた他のLSIの入力スレッショルド電位（Ｖ
+h）から離れた電位となることから、他のLSIに対して
悪影響を及ぼすことはなくなる。
ル1"あるいは“レベル2"の電位は、同一の半導体チップ
に組み込まれた他のLSIの入力スレッショルド電位（Ｖ
+h）から離れた電位となることから、他のLSIに対して
悪影響を及ぼすことはなくなる。
次に、第７図は前記レベル１発生回路24の他の実施例
を示す構成図である。Vcc電源と接地間にMOSトランジス
タＱ71、ダイオードＤ71,D72が接続され、前記MOSトラ
ンジスタＱ71のゲートにはTD信号が印加されるようにな
っている。前記MOSトランジスタＱ71とダイオードＤ71
の接続点の出力はバイポーラトランジスタＱ72のベース
に印加されるようになっており、このバイポーラトラン
ジスタＱ71のコレクタには前記Vcc電源が供給され、ま
たエミッタからは出力が送出するようになっている。
を示す構成図である。Vcc電源と接地間にMOSトランジス
タＱ71、ダイオードＤ71,D72が接続され、前記MOSトラ
ンジスタＱ71のゲートにはTD信号が印加されるようにな
っている。前記MOSトランジスタＱ71とダイオードＤ71
の接続点の出力はバイポーラトランジスタＱ72のベース
に印加されるようになっており、このバイポーラトラン
ジスタＱ71のコレクタには前記Vcc電源が供給され、ま
たエミッタからは出力が送出するようになっている。
この回路は、バイポーラトランジスタＱ72と、このＱ
72の駆動を制御するMOSトランジスタＱ71及びダイオー
ドＤ71,D72で構成されている。MOSトランジスタＱ
71は、TD信号の“H"を受けてONとなるが、このとき、ダ
イオードＤ71,D72は端子間に一定電圧（約0.8V）を発生
するため、出力端子電圧がグランド電圧に近い場合、バ
イポーラトランジスタＱ72のベース・エミッタ間に順方
向電圧（約1.6V）が印加され、出力端子電圧が0.8V程度
に上昇するまで、バイポーラトランジスタＱ72は電流を
流しつづける。この回路の特徴は、ダイオードＤ71,D72
及びバイポーラトランジスタＱ72の順方向電圧で決まる
安定した電位のレベル１発生回路を形成できる点にあ
る。
72の駆動を制御するMOSトランジスタＱ71及びダイオー
ドＤ71,D72で構成されている。MOSトランジスタＱ
71は、TD信号の“H"を受けてONとなるが、このとき、ダ
イオードＤ71,D72は端子間に一定電圧（約0.8V）を発生
するため、出力端子電圧がグランド電圧に近い場合、バ
イポーラトランジスタＱ72のベース・エミッタ間に順方
向電圧（約1.6V）が印加され、出力端子電圧が0.8V程度
に上昇するまで、バイポーラトランジスタＱ72は電流を
流しつづける。この回路の特徴は、ダイオードＤ71,D72
及びバイポーラトランジスタＱ72の順方向電圧で決まる
安定した電位のレベル１発生回路を形成できる点にあ
る。
さらに、第８図はレベル２発生回路25の他の実施例を
示す構成図である。出力端子と接地間には、前記出力端
子側から順次、ダイオードＤ81,D82、MOSトランジスタ
Ｑ81、抵抗Ｒ1が直列に接続されており、前記MOSトラン
ジスタＱ81のゲートにはTD信号が印加されるようになっ
ている。また前記出力端子と接地間にはバイポーラトラ
ンジスタＱ82が接続され、そのベースには、前記MOSト
ランジスタＱ81と抵抗Ｒ1の接続点における出力が入力
されるようになっている。
示す構成図である。出力端子と接地間には、前記出力端
子側から順次、ダイオードＤ81,D82、MOSトランジスタ
Ｑ81、抵抗Ｒ1が直列に接続されており、前記MOSトラン
ジスタＱ81のゲートにはTD信号が印加されるようになっ
ている。また前記出力端子と接地間にはバイポーラトラ
ンジスタＱ82が接続され、そのベースには、前記MOSト
ランジスタＱ81と抵抗Ｒ1の接続点における出力が入力
されるようになっている。
この回路は、TD信号の“H"を受けてMOSトランジスタ
Ｑ81がONとなった場合、ダイオードＤ81,D82の端子間に
は、それぞれ一定電圧（約0.8V）を発生する。このた
め、出力端子電圧がHighで2.4V以上の場合バイポーラト
ランジスタＱ82のベースには0.8V以上の順方向電圧が印
加される。ゆえに、バイポーラトランジスタＱ82は出力
端子電圧が2.4V近く下がるまで電流を流しつづける。こ
の回路の特徴はダイオードＤ81,D82、バイポーラトラン
ジスタＱ82の順方向電位で決まる安定した電位のレベル
２発生回路を形成できる点にある。
Ｑ81がONとなった場合、ダイオードＤ81,D82の端子間に
は、それぞれ一定電圧（約0.8V）を発生する。このた
め、出力端子電圧がHighで2.4V以上の場合バイポーラト
ランジスタＱ82のベースには0.8V以上の順方向電圧が印
加される。ゆえに、バイポーラトランジスタＱ82は出力
端子電圧が2.4V近く下がるまで電流を流しつづける。こ
の回路の特徴はダイオードＤ81,D82、バイポーラトラン
ジスタＱ82の順方向電位で決まる安定した電位のレベル
２発生回路を形成できる点にある。
以上説明したことから明らかなように、本発明による
出力バッファ回路によれば、高速化はもちろんのこと、
雑音を少なくした上で他の半導体集積回路に悪影響を及
ぼすことのないものを得ることができる。
出力バッファ回路によれば、高速化はもちろんのこと、
雑音を少なくした上で他の半導体集積回路に悪影響を及
ぼすことのないものを得ることができる。
【図面の簡単な説明】 第１図は本発明による出力バッファ回路の一実施例のタ
イムチャートを示す図、第２図は本発明による出力バッ
ファ回路の一実施例を示す構成図、第３図は従来の出力
バッファ回路の一例のタイムチャートを示す図、第４図
は出力バッファ回路の基本的構成を示す図、第５図は、
第４図および従来の出力バッファ回路のタイムチャート
を示す図、第６図は本発明による出力バッファ回路の他
の実施例を示す構成図、第７図は本発明による出力バッ
ファ回路のレベル１発生回路の他の実施例を示す構成
図、第８図は本発明による出力バッファ回路の１レベル
２発生回路の他の実施例を示す構成図、第９図は本発明
が適用されるメモリ装置の全体図である。 21……センス回路、22……レベル変換回路、23……トラ
ンジションデテクタ回路、24……レベル１発生回路、25
……レベル２発生回路。
イムチャートを示す図、第２図は本発明による出力バッ
ファ回路の一実施例を示す構成図、第３図は従来の出力
バッファ回路の一例のタイムチャートを示す図、第４図
は出力バッファ回路の基本的構成を示す図、第５図は、
第４図および従来の出力バッファ回路のタイムチャート
を示す図、第６図は本発明による出力バッファ回路の他
の実施例を示す構成図、第７図は本発明による出力バッ
ファ回路のレベル１発生回路の他の実施例を示す構成
図、第８図は本発明による出力バッファ回路の１レベル
２発生回路の他の実施例を示す構成図、第９図は本発明
が適用されるメモリ装置の全体図である。 21……センス回路、22……レベル変換回路、23……トラ
ンジションデテクタ回路、24……レベル１発生回路、25
……レベル２発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋岡 隆志 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 山内 辰美 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 井出 昭 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 昭59−181829（ＪＰ，Ａ) 特開 昭62−159911（ＪＰ，Ａ) 特開 昭63−126316（ＪＰ，Ａ)
Claims (6)
- 【請求項１】半導体集積回路内部からの信号を入力する
入力端子と、前記半導体集積回路の外部回路へ信号を出
力する出力端子と、入力端子から入力された信号の変化
に応じて信号を前記出力端子に出力する出力トランジス
タとを備え、前記入力の変化が出力として伝わるのに先
立って半導体集積回路の外部より入力される入力信号の
変化を検出し、パルス状の信号を形成するトランジショ
ンデテクタ回路より出力されるトランジションデテクタ
信号に基づいて出力端の電位を一時的に電源電位と接地
電位の中間の電位とする回路手段を有し、前記回路手段
の動作期間中は、前記トランジションデテクタ信号に基
づいて前記出力トランジスタを強制的に非動作状態にす
る回路を有する出力バッファ回路において、 前記回路手段は、直前データによる出力端子電位が“Lo
w"のときの前記中間の電位をＶ1とし、直前データによ
る出力端子電位が“High"のときの前記中間の電位をＶ2
としたとき、Ｖ1＜Ｖ2の関係となるように電位Ｖ1を発
生するＶ1電位発生回路と、電位Ｖ2を発生するＶ2電位
発生回路とを有し、 前記Ｖ1電位発生回路及びＶ2電位発生回路はそれぞれ前
記出力端子に接続され、前記トランジションデテクタ信
号及び出力信号とで、前記Ｖ1電位発生回路またはＶ2電
位発生回路を選択的に駆動可能に構成すると共に、 前記Ｖ1電位発生回路は、電源端子と出力端子間に接続
され、かつトランジションデテクタ信号がゲートに共通
に印加される２個のMOSトランジスタと、各MOSトランジ
スタの接続点の出力がベースに入力され、コレクタが前
記電源端子に、エミッタが前記出力端子に接続されたバ
イポーラトランジスタとから構成され、 前記Ｖ2電位発生回路は、出力端子と接地間に接続さ
れ、かつトランジションデテクタ信号がゲートに共通に
印加される２個のMOSトランジスタと、各MOSトランジス
タの接続点の出力がベースに入力され、コレクタが前記
出力端子に、エミッタが接地させたバイポーラトランジ
スタとから構成されたことを特徴とする出力バッファ回
路。 - 【請求項２】半導体集積回路内部からの信号を入力する
入力端子と、前記半導体集積回路の外部回路へ信号を出
力する出力端子と、入力端子から入力された信号の変化
に応じて信号を前記出力端子に出力する出力トランジス
タとを備え、前記入力の変化が出力として伝わるのに先
立って半導体集積回路の外部より入力される入力信号の
変化を検出し、パルス状の信号を形成するトランジショ
ンデテクタ回路より出力されるトランジションデテクタ
信号に基づいて出力端の電位を一時的に電源電位と接地
電位の中間の電位とする回路手段を有し、前記回路手段
の動作期間中は、前記トラッジションデテクタ信号に基
づいて前記出力トランジスタを強制的に非動作状態にす
る回路を有する出力バッファ回路において、 前記回路手段は、直前データによる出力端子電位が“Lo
w"のときの前記中間の電位をＶ1とし、直前データによ
る出力端子電位が“High"のときの前記中間の電位をＶ2
としたとき、Ｖ1＜Ｖ2の関係となるように電位Ｖ1を発
生するＶ1電位発生回路と、電位Ｖ2を発生するＶ2電位
発生回路とを有し、 前記Ｖ1電位発生回路及びＶ2電位発生回路はそれぞれ前
記出力端子に接続され、前記トランジションデテクタ信
号及び出力信号とで、前記Ｖ1電位発生回路またはＶ2電
位発生回路を選択的に駆動可能に構成すると共に、 前記Ｖ1電位発生回路は、一端が電源端子に接続され、
トランジションデテクタ信号がゲートに印加されるMOS
トランジスタと、該MOSトランジスタの他端と接地間に
接続されるダイオードと、ベースが前記MOSトランジス
タの他端に接続され、コレクタが前記電源端子に接続さ
れ、エミッタが前記出力端子に接続されたバイポーラト
ランジスタとから構成され、 前記Ｖ2電位発生回路は、出力端子と接地間に接続さ
れ、かつトランジションデテクタ信号がゲートに共通に
印加される２個のMOSトランジスタと、各MOSトランジス
タの接続点の出力がベースに入力され、コレクタが前記
出力端子に、エミッタが接地させたバイポーラトランジ
スタとから構成されたことを特徴とする出力バッファ回
路。 - 【請求項３】半導体集積回路内部からの信号を入力する
入力端子と、前記半導体集積回路の外部回路へ信号を出
力する出力端子と、入力端子から入力された信号の変化
に応じて信号を前記出力端子に出力する出力トランジス
タとを備え、前記入力の変化が出力として伝わるのに先
立って半導体集積回路の外部より入力される入力信号の
変化を検出し、パルス状の信号を形成するトランジショ
ンデテクタ回路より出力されるトランジションデテクタ
信号に基づいて出力端の電位を一時的に電源電位と接地
電位の中間の電位とする回路手段を有し、前記回路手段
の動作期間中は、前記トランジションデテクタ信号に基
づいて前記出力トランジスタを強制的に非動作状態にす
る回路を有する出力バッファ回路において、 前記回路手段は、直前データによる出力端子電位が“Lo
w"のときの前記中間の電位をＶ1とし、直前データによ
る出力端子電位が“High"のときの前記中間の電位をＶ2
としたとき、Ｖ1＜Ｖ2の関係となるように電位Ｖ1を発
生するＶ1電位発生回路と、電位Ｖ2を発生するＶ2電位
発生回路とを有し、 前記Ｖ1電位発生回路及びＶ2電位発生回路はそれぞれ前
記出力端子に接続され、前記トランジションデテクタ信
号及び出力信号とで、前記Ｖ1電位発生回路またはＶ2電
位発生回路を選択的に駆動可能に構成すると共に、 前記Ｖ1電位発生回路は、電源端子と出力端子間に接続
され、かつトランジションデテクタ信号がゲートに共通
に印加される２個のMOSトランジスタと、各MOSトランジ
スタの接続点の出力がベースに入力され、コレクタが前
記電源端子に、エミッタが前記出力端子に接続されたバ
イポーラトランジスタとから構成され、 前記Ｖ2電位発生回路は、一端がダイオードを介して出
力端子と接続され、トタンジションデテクタ信号がゲー
トに印加されるMOSトランジスタと、該MOSトランジスタ
の他端と接地間に接続される抵抗と、ベースが前記MOS
トランジスタの他端に接続され、コレクタが前記出力端
子に接続され、エミッタが接地されたバイポーラトラン
ジスタとから構成されたことを特徴とする出力バッファ
回路。 - 【請求項４】半導体集積回路内部からの信号を入力する
入力端子と、前記半導体集積回路の外部回路へ信号を出
力する出力端子と、入力端子から入力された信号の変化
に応じて信号を前記出力端子に出力する出力トランジス
タとを備え、前記入力の変化が出力として伝わるのに先
立って半導体集積回路の外部より入力される入力信号の
変化を検出し、パルス状の信号を形成するトランジショ
ンデテクタ回路より出力されるトランジションデテクタ
信号に基づいて出力端の電位を一時的に電源電位と接地
電位の中間の電位とする回路手段を有する出力バッファ
回路において、 前記回路手段は、直前データによる出力端子電位が“Lo
w"のときの前記中間の電位をＶ1とし、直前データによ
る出力端子電位が“High"のときの前記中間の電位をＶ2
としたとき、Ｖ1＜Ｖ2の関係となるように電位Ｖ1を発
生するＶ1電位発生回路と、電位Ｖ2を発生するＶ2電位
発生回路とを有し、 前記Ｖ1電位発生回路及びＶ2電位発生回路はそれぞれ前
記出力端子に接続され、前記トランジションデテクタ信
号及び出力信号とで、前記Ｖ1電位発生回路またはＶ2電
位発生回路を選択的に駆動可能に構成すると共に、 前記Ｖ1電位発生回路は、電源端子と出力端子間に接続
され、かつトランジションデテクタ信号がゲートに共通
に印加される２個のMOSトランジスタと、各MOSトランジ
スタの接続点の出力がベースに入力され、コレクタが前
記電源端子に、エミッタが前記出力端子に接続されたバ
イポーラトランジスタとから構成され、 前記Ｖ2電位発生回路は、出力端子と接地間に接続さ
れ、かつトランジションデテクタ信号がゲートに共通に
印加される２個のMOSトランジスタと、各MOSトランジス
タの接続点の出力がベースに入力され、コレクタが前記
出力端子に、エミッタが接地させたバイポーラトランジ
スタから構成されたことを特徴とする出力バッファ回
路。 - 【請求項５】半導体集積回路内部からの信号を入力する
入力端子と、前記半導体集積回路の外部回路へ信号を出
力する出力端子と、入力端子から入力された信号の変化
に応じて信号を前記出力端子に出力する出力トランジス
タとを備え、前記入力の変化が出力として伝わるのに先
立って半導体集積回路の外部より入力される入力信号の
変化を検出し、パルス状の信号を形成するトランジショ
ンデテクタ回路より出力されるトランジションデテクタ
信号に基づいて出力端の電位を一時的に電源電位と接地
電位の中間の電位とする回路手段を有する出力バッファ
回路において、 前記回路手段は、直前データによる出力端子電位が“Lo
w"のときの前記中間の電位をＶ1とし、直前データによ
る出力端子電位が“High"のときの前記中間の電位をＶ2
としたとき、Ｖ1＜Ｖ2の関係となるように電位Ｖ1を発
生するＶ1電位発生回路と、電位Ｖ2を発生するＶ2電位
発生回路とを有し、 前記Ｖ1電位発生回路及びＶ2電位発生回路はそれぞれ前
記出力端子に接続され、前記トランジションデテクタ信
号及び出力信号とで、前記Ｖ1電位発生回路またはＶ2電
位発生回路を選択的に駆動可能に構成すると共に、 前記Ｖ1電位発生回路は、一端が電源端子に接続され、
トランジションデテクタ信号がゲートに印加されるMOS
トランジスタと、該MOSトランジスタの他端と接地間に
接続されるダイオードと、ベースが前記MOSトランジス
タの他端に接続され、コレクタが前記電源端子に接続さ
れ、エミッタが前記出力端子に接続されたバイポーラト
ランジスタとから構成され、 前記Ｖ2電位発生回路は、出力端子と接地間に接続さ
れ、かつトランジションデテクタ信号がゲートに共通に
印加される２個のMOSトランジスタと、各MOSトランジス
タの接続点の出力がベースに入力され、コレクタが前記
出力端子に、エミッタが接地させたバイポーラトランジ
スタとから構成されたことを特徴とする出力バッファ回
路。 - 【請求項６】半導体集積回路内部からの信号を入力する
入力端子と、前記半導体集積回路の外部回路へ信号を出
力する出力端子と、入力端子から入力された信号の変化
に応じて信号を前記出力端子に出力する出力トランジス
タとを備え、前記入力の変化が出力として伝わるのに先
立って半導体集積回路の外部より入力される入力信号の
変化を検出し、パルス状の信号を形成するトランジショ
ンデテクタ回路より出力されるトランジションデテクタ
信号に基づいて出力端の電位を一時的に電源電位と接地
電位の中間の電位とする回路手段を有する出力バッファ
回路において、 前記回路手段は、直前データによる出力端子電位が“Lo
w"のときの前記中間の電位をＶ1とし、直前データによ
る出力端子電位が“High"のときの前記中間の電位をＶ2
としたとき、Ｖ1＜Ｖ2の関係となるように電位Ｖ1を発
生するＶ1電位発生回路と、電位Ｖ2を発生するＶ2電位
発生回路とを有し、 前記Ｖ1電位発生回路及びＶ2電位発生回路はそれぞれ前
記出力端子に接続され、前記トランジションデテクタ信
号及び出力信号とで、前記Ｖ1電位発生回路またはＶ2電
位発生回路を選択的に駆動可能に構成すると共に、 前記Ｖ1電位発生回路は、電源端子と出力端子間に接続
され、かつトランジションデテクタ信号がゲートに共通
に印加される２個のMOSトランジスタと、各MOSトランジ
スタの接続点の出力がベースに入力され、コレクタが前
記電源端子に、、エミッタが前記出力端子に接続された
バイポーラトランジスタとから構成され、 前記Ｖ2電位発生回路は、一端がダイオードを介して出
力端子と接続され、トランジションデテクタ信号がゲー
トに印加されるMOSトランジスタと、該MOSトランジスタ
の他端と接地間に接続される抵抗と、ベースが前記MOS
トランジスタの他端に接続され、コレクタが前記出力端
子に接続され、エミッタが接地されたバイポーラトラン
ジスタとから構成されたことを特徴とする出力バッファ
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057066A JP2753560B2 (ja) | 1989-03-09 | 1989-03-09 | 出力バッファ回路 |
| KR1019900002638A KR900015148A (ko) | 1989-03-09 | 1990-02-28 | 반도체장치 |
| US08/182,699 US5680066A (en) | 1989-03-09 | 1994-01-13 | Signal transition detector circuit |
| US08/473,742 US5619151A (en) | 1989-03-09 | 1995-06-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057066A JP2753560B2 (ja) | 1989-03-09 | 1989-03-09 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237218A JPH02237218A (ja) | 1990-09-19 |
| JP2753560B2 true JP2753560B2 (ja) | 1998-05-20 |
Family
ID=13045074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057066A Expired - Lifetime JP2753560B2 (ja) | 1989-03-09 | 1989-03-09 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753560B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159911A (ja) * | 1986-01-08 | 1987-07-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63126316A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-03-09 JP JP1057066A patent/JP2753560B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237218A (ja) | 1990-09-19 |
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