JP2845340B2 - 半導体集積回路用入力バッファ回路 - Google Patents
半導体集積回路用入力バッファ回路Info
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- JP2845340B2 JP2845340B2 JP2065694A JP6569490A JP2845340B2 JP 2845340 B2 JP2845340 B2 JP 2845340B2 JP 2065694 A JP2065694 A JP 2065694A JP 6569490 A JP6569490 A JP 6569490A JP 2845340 B2 JP2845340 B2 JP 2845340B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体集積回路用入力バッファ回
路に関し、特に、入力信号のレベルが変化するときの貫
通電流を減じることが可能な半導体集積回路用入力バッ
ファ回路に関する。
路に関し、特に、入力信号のレベルが変化するときの貫
通電流を減じることが可能な半導体集積回路用入力バッ
ファ回路に関する。
［従来の技術］ たとえばコンピュータシステムなどのように、様々な
用途に使用される回路を構成するためには、沢山の半導
体チップの中に設けられた回路が用いられる。各半導体
チップの端子間は配線により接続されて、所望の機能を
有する回路が構成される。半導体チップ中に設けられる
集積回路の例として、たとえば、トランジスタ−トラン
ジスタ−ロジック（以下TTLという）回路およびメタル
・オキサイド・セミコンダンタ（MOSという）回路が知
られる。一般に、TTL回路には、バイポーラトランジス
タが用いられており、一方、MOS回路には、電界効果ト
ランジスタの１つであるMOS型トランジスタが用いられ
る。
用途に使用される回路を構成するためには、沢山の半導
体チップの中に設けられた回路が用いられる。各半導体
チップの端子間は配線により接続されて、所望の機能を
有する回路が構成される。半導体チップ中に設けられる
集積回路の例として、たとえば、トランジスタ−トラン
ジスタ−ロジック（以下TTLという）回路およびメタル
・オキサイド・セミコンダンタ（MOSという）回路が知
られる。一般に、TTL回路には、バイポーラトランジス
タが用いられており、一方、MOS回路には、電界効果ト
ランジスタの１つであるMOS型トランジスタが用いられ
る。
第6A図は、TTL回路を含む半導体チップ81ないし8nに
接続された、MOS回路91ないし9nおよび101によって構成
された半導体チップを示す回路ブロック図である。半導
体チップ100は、外部に設けられたTTL回路81ないし8nか
らの出力信号を受けるように接続される。第6A図を参照
して、この半導体チップ（または半導体集積回路装置）
は、各々が各TTL回路81ないし8nからの出力信号を受け
るように接続された入力バッファ回路91ないし9nと、入
力信号に応答して処理を行なう内部処理回路101とを含
む。内部処理回路101によって処理された信号は出力端
子を介して出力される。
接続された、MOS回路91ないし9nおよび101によって構成
された半導体チップを示す回路ブロック図である。半導
体チップ100は、外部に設けられたTTL回路81ないし8nか
らの出力信号を受けるように接続される。第6A図を参照
して、この半導体チップ（または半導体集積回路装置）
は、各々が各TTL回路81ないし8nからの出力信号を受け
るように接続された入力バッファ回路91ないし9nと、入
力信号に応答して処理を行なう内部処理回路101とを含
む。内部処理回路101によって処理された信号は出力端
子を介して出力される。
第6B図は、TTL回路の論理レベルを規定する論理状態
図である。第6A図に示すようにTTL回路とMOS回路とが相
互に接続される場合には、２つの回路の動作電流および
動作電圧が互いに異なっているので、その違いを調整す
る必要がある。入力バッファ回路91ないし9nは、その違
いを調整するためいわゆるTTLコンパチブルな特性を有
している。すなわち、入力バッファ回路91ないし9nは、
第6B図に示すように、しきい電圧Vth1より高い入力信号
が与えられたとき論理「１」を検出し、そして、しきい
電圧Vth1より低い入力信号が与えられたときに論理
「０」を検出する。たとえば、電源電圧Vccが５ボルト
のとき、しきい電圧Vth1は約1.5ボルトである。
図である。第6A図に示すようにTTL回路とMOS回路とが相
互に接続される場合には、２つの回路の動作電流および
動作電圧が互いに異なっているので、その違いを調整す
る必要がある。入力バッファ回路91ないし9nは、その違
いを調整するためいわゆるTTLコンパチブルな特性を有
している。すなわち、入力バッファ回路91ないし9nは、
第6B図に示すように、しきい電圧Vth1より高い入力信号
が与えられたとき論理「１」を検出し、そして、しきい
電圧Vth1より低い入力信号が与えられたときに論理
「０」を検出する。たとえば、電源電圧Vccが５ボルト
のとき、しきい電圧Vth1は約1.5ボルトである。
第6C図は、一般のMOS回路の論理レベルを規定する論
理状態図である。一般にMOS回路は、電源Vcc＝5.0ボル
トが供給されるとき、入力信号がしきい電圧Vth2（＝Vc
c/2）よりも高いか否かによって論理「１」または
「０」を判定する。すなわち、2.5ボルトよりも高い入
力信号が与えられたとき、論理「１」が検出され、2.5
ボルトよりも低い入力信号が与えられたとき、論理
「０」が検出される。したがって、第6A図に示した入力
バッファ回路91ないし9nは、TTL回路81ないし8nからの
入力信号レベルをMOS回路である内部処理回路101に適合
可能な信号レベルVoutに変換するために設けられてい
る。
理状態図である。一般にMOS回路は、電源Vcc＝5.0ボル
トが供給されるとき、入力信号がしきい電圧Vth2（＝Vc
c/2）よりも高いか否かによって論理「１」または
「０」を判定する。すなわち、2.5ボルトよりも高い入
力信号が与えられたとき、論理「１」が検出され、2.5
ボルトよりも低い入力信号が与えられたとき、論理
「０」が検出される。したがって、第6A図に示した入力
バッファ回路91ないし9nは、TTL回路81ないし8nからの
入力信号レベルをMOS回路である内部処理回路101に適合
可能な信号レベルVoutに変換するために設けられてい
る。
第７図は、第６図に示した従来の入力バッファ回路91
ないし9nの回路図である。各入力バッファ回路91ないし
9nは、その回路構成が同様であるので、入力バッファ回
路91のみやや詳細に作図されている。第７図を参照し
て、入力バッファ91は、電源ライン61と接地ライン62と
の間に直列に接続されたPMOSトランジスタ11および12な
らびにNMOSトランジスタ13を含む。トランジスタ12およ
び13の各ゲートは、入力信号Vinを受けるように一体接
続される。トランジスタ12および13の接続ノード（以下
出力ノードNoという）と接地ライン62との間にNMOSトラ
ンジスタ14が接続される。トランジスタ11のゲートとト
ランジスタ14のゲートとが信号Ｓを受けるように接続さ
れる。信号Ｓはたとえばチップセレクト信号CSを含む。
したがって、トランジスタ11ないし14によってNOR回路
が構成される。しかしながら、以下の説明では、低レベ
ルの信号Ｓが与えられる場合について説明するので、ト
ランジスタ11ないし14によって構成された回路はインバ
ータとみなすことができる。ノードNoと接地ライン62と
の間に接続された点線で示すキャパシタ15は、次段に接
続されたトランジスタのゲート容量と、ノードNoと接地
ライン62との間の浮游容量とを示す。抵抗21および22
は、配線に含まれる抵抗成分を示す。
ないし9nの回路図である。各入力バッファ回路91ないし
9nは、その回路構成が同様であるので、入力バッファ回
路91のみやや詳細に作図されている。第７図を参照し
て、入力バッファ91は、電源ライン61と接地ライン62と
の間に直列に接続されたPMOSトランジスタ11および12な
らびにNMOSトランジスタ13を含む。トランジスタ12およ
び13の各ゲートは、入力信号Vinを受けるように一体接
続される。トランジスタ12および13の接続ノード（以下
出力ノードNoという）と接地ライン62との間にNMOSトラ
ンジスタ14が接続される。トランジスタ11のゲートとト
ランジスタ14のゲートとが信号Ｓを受けるように接続さ
れる。信号Ｓはたとえばチップセレクト信号CSを含む。
したがって、トランジスタ11ないし14によってNOR回路
が構成される。しかしながら、以下の説明では、低レベ
ルの信号Ｓが与えられる場合について説明するので、ト
ランジスタ11ないし14によって構成された回路はインバ
ータとみなすことができる。ノードNoと接地ライン62と
の間に接続された点線で示すキャパシタ15は、次段に接
続されたトランジスタのゲート容量と、ノードNoと接地
ライン62との間の浮游容量とを示す。抵抗21および22
は、配線に含まれる抵抗成分を示す。
動作において、入力信号Vinに応答してトランジスタ1
2および13のいずれか１つがオンし、キャパシタ15が充
電または放電される。したがって、反転された出力信号
Voutが出力される。
2および13のいずれか１つがオンし、キャパシタ15が充
電または放電される。したがって、反転された出力信号
Voutが出力される。
第８図は、第７図に示した入力バッファ91を介して流
れる貫通電流と入力信号Vinの電圧との関係を示す特性
図である。電源電圧Vccとして5.0ボルトが与えられた場
合について示される。入力バッファ91がTTLとコンパチ
ブルな特性を有するので、トランジスタ12および13によ
って構成されたインバータが第6B図に示したような特性
を有している。したがって、トランジスタ12および13は
約1.5ボルトの入力電圧Vinが与えられたときほぼオン状
態にもたらされる。したがって、このインバータを介し
て最大の貫通電流Ip2が電源Vccから接地Vssに向かって
流れる。
れる貫通電流と入力信号Vinの電圧との関係を示す特性
図である。電源電圧Vccとして5.0ボルトが与えられた場
合について示される。入力バッファ91がTTLとコンパチ
ブルな特性を有するので、トランジスタ12および13によ
って構成されたインバータが第6B図に示したような特性
を有している。したがって、トランジスタ12および13は
約1.5ボルトの入力電圧Vinが与えられたときほぼオン状
態にもたらされる。したがって、このインバータを介し
て最大の貫通電流Ip2が電源Vccから接地Vssに向かって
流れる。
なお、入力バッファ91に第6B図に示した特性を与える
ため、トランジスタ11および12が小さなゲート幅を有
し、かつ、トランジスタ13は大きなゲート幅を有するよ
うに設計されている。したがって、トランジスタ11およ
び12は、高いオン抵抗を有し、一方、トランジスタ13は
低いオン抵抗を有する。その結果、第6B図に示した論理
レベルが実現される。
ため、トランジスタ11および12が小さなゲート幅を有
し、かつ、トランジスタ13は大きなゲート幅を有するよ
うに設計されている。したがって、トランジスタ11およ
び12は、高いオン抵抗を有し、一方、トランジスタ13は
低いオン抵抗を有する。その結果、第6B図に示した論理
レベルが実現される。
［発明が解決しようとする課題］ 第９図は、入力電圧Vinに応答して入力バッファ91の
電源電位Vccおよび接地電位Vssが変動することを説明す
るグラフである。第９図では、入力電圧Vinが０ボルト
から5.0ボルトに向かって変化する場合が示される。第
８図に示したように約1.5ボルトの入力電圧Vinが与えら
れたとき、入力バッファ91の貫通電流Ipが最大（Ip2）
となるので、この過剰な電流Ip2によって電源電位Vccの
低下と接地電位Vssの上昇とが引き起こされる。すなわ
ち、電源電位Vccが電位V4だけ低下し、接地電位Vssが電
位V5だけ上昇する。その結果、インバータの論理しきい
値が変化することになる。
電源電位Vccおよび接地電位Vssが変動することを説明す
るグラフである。第９図では、入力電圧Vinが０ボルト
から5.0ボルトに向かって変化する場合が示される。第
８図に示したように約1.5ボルトの入力電圧Vinが与えら
れたとき、入力バッファ91の貫通電流Ipが最大（Ip2）
となるので、この過剰な電流Ip2によって電源電位Vccの
低下と接地電位Vssの上昇とが引き起こされる。すなわ
ち、電源電位Vccが電位V4だけ低下し、接地電位Vssが電
位V5だけ上昇する。その結果、インバータの論理しきい
値が変化することになる。
すなわち、第10A図に示したTTL回路の論理状態が第10
B図に示した論理状態に変化する。第10B図を参照して、
電源電位が一時的にVccからVcc′（＝Vcc−V4）にな
り、そして、接地電位が一時的にVssからVss′（＝Vss
＋V5）になる。その結果、論理しきい値が一時的にVth1
からVth1′（＝Vth1＋V6）になる。電圧差V6は、電源レ
ベルおよび接地レベルの変動により引き起こされる。そ
の値V6は、第10A図および第10B図において、V11:V12＝V
21:V22の関係を満たす値である。
B図に示した論理状態に変化する。第10B図を参照して、
電源電位が一時的にVccからVcc′（＝Vcc−V4）にな
り、そして、接地電位が一時的にVssからVss′（＝Vss
＋V5）になる。その結果、論理しきい値が一時的にVth1
からVth1′（＝Vth1＋V6）になる。電圧差V6は、電源レ
ベルおよび接地レベルの変動により引き起こされる。そ
の値V6は、第10A図および第10B図において、V11:V12＝V
21:V22の関係を満たす値である。
これに加えて、過剰な電流Ip2が望ましくないノイズ
となり、内部処理回路101に悪影響を与えることも指摘
される。さらには、入力バッファ91の近くに設けられた
回路の論理しきい値までもが、これらの電位変動により
変化することになる。
となり、内部処理回路101に悪影響を与えることも指摘
される。さらには、入力バッファ91の近くに設けられた
回路の論理しきい値までもが、これらの電位変動により
変化することになる。
第４図は、第７図に示した入力バッファ91の入力電圧
Vinと出力電圧Voutの時間的な遷移を示す波形図であ
る。前述のように入力バッファ91が第6B図に示す特性を
有しているので、トランジスタ11および12のオン抵抗の
和がトランジスタ13のオン抵抗よりも大きく設定されて
いる。したがって、キャパシタ15の放電はトランジスタ
13により素早くなされるが、充電に時間を要する。その
結果、第４図に点線で示されるように、出力電圧Voutが
遅延を伴なって立上がることになる。すなわち、第6B図
に示す特性を有していることがこの半導体集積回路100
が高速で動作することの妨げとなっている。
Vinと出力電圧Voutの時間的な遷移を示す波形図であ
る。前述のように入力バッファ91が第6B図に示す特性を
有しているので、トランジスタ11および12のオン抵抗の
和がトランジスタ13のオン抵抗よりも大きく設定されて
いる。したがって、キャパシタ15の放電はトランジスタ
13により素早くなされるが、充電に時間を要する。その
結果、第４図に点線で示されるように、出力電圧Voutが
遅延を伴なって立上がることになる。すなわち、第6B図
に示す特性を有していることがこの半導体集積回路100
が高速で動作することの妨げとなっている。
この発明は、上記のような課題を解決するためになさ
れたもので、半導体集積回路用入力バッファ回路におい
て、入力信号のレベルが変化するときの貫通電流を減
じ、かつ、高速動作を実現することを目的とする。
れたもので、半導体集積回路用入力バッファ回路におい
て、入力信号のレベルが変化するときの貫通電流を減
じ、かつ、高速動作を実現することを目的とする。
［課題を解決するための手段］ この発明に係る半導体集積回路用入力バッファ回路
は、電源電位と接地電位とにより駆動される論理ゲート
手段と、電源電位と論理ゲート手段との間に接続された
抵抗手段とを含む。論理ゲート手段は、入力信号に応答
して動作し、電源電位と接地電位との間の中間電位より
も低くかつ接地電位よりも高いしきい値を有する。入力
バッファ回路は、抵抗手段および論理ゲート手段の接続
ノードと接地電位との間に接続された容量手段をさらに
含む。抵抗手段および容量手段によって規定された容量
手段を充電するための時定数は、動作サイクルによって
規定された値以下に設定される。
は、電源電位と接地電位とにより駆動される論理ゲート
手段と、電源電位と論理ゲート手段との間に接続された
抵抗手段とを含む。論理ゲート手段は、入力信号に応答
して動作し、電源電位と接地電位との間の中間電位より
も低くかつ接地電位よりも高いしきい値を有する。入力
バッファ回路は、抵抗手段および論理ゲート手段の接続
ノードと接地電位との間に接続された容量手段をさらに
含む。抵抗手段および容量手段によって規定された容量
手段を充電するための時定数は、動作サイクルによって
規定された値以下に設定される。
［作用］ この発明における半導体集積回路用入力バッファ回路
では、抵抗手段が第１の電源電位と第２の電源電位との
間に論理ゲート手段ととれに接続されているので、論理
ゲート手段のスイッチング時の貫通電流が減少される。
これに加えて、抵抗手段および容量手段によって決まる
時定数が動作サイクルによって規定される値以下に設定
されているので、高速動作において第１の電源電位の代
わりに容量手段が論理ゲート手段に電源を供給すること
ができる。したがって、抵抗手段を設けたことにより論
理ゲート手段の動作が遅延されることが防がれる。
では、抵抗手段が第１の電源電位と第２の電源電位との
間に論理ゲート手段ととれに接続されているので、論理
ゲート手段のスイッチング時の貫通電流が減少される。
これに加えて、抵抗手段および容量手段によって決まる
時定数が動作サイクルによって規定される値以下に設定
されているので、高速動作において第１の電源電位の代
わりに容量手段が論理ゲート手段に電源を供給すること
ができる。したがって、抵抗手段を設けたことにより論
理ゲート手段の動作が遅延されることが防がれる。
［発明の実施例］ 第１図は、この発明の一実施例を示す半導体集積回路
用入力バッファ71ないし7nの回路図である。第１図に示
す入力バッファ71ないし7nは、第6A図に示す半導体集積
回路100中における回路91ないし9nの代わりに適用可能
である。第１図を参照して、第７図に示した入力バッフ
ァ91と比較して、入力バッファ71は以下のように異な
る。すなわち、PMOSトランジスタ11のソースと電源ライ
ン61との間に抵抗16が接続され、かつ、トランジスタ11
のソースと接地ライン62との間にキャパシタ17が接続さ
れる。
用入力バッファ71ないし7nの回路図である。第１図に示
す入力バッファ71ないし7nは、第6A図に示す半導体集積
回路100中における回路91ないし9nの代わりに適用可能
である。第１図を参照して、第７図に示した入力バッフ
ァ91と比較して、入力バッファ71は以下のように異な
る。すなわち、PMOSトランジスタ11のソースと電源ライ
ン61との間に抵抗16が接続され、かつ、トランジスタ11
のソースと接地ライン62との間にキャパシタ17が接続さ
れる。
第２図は、第１図に示した入力バッファ71を介して流
れる貫通電流と入力電圧Vinとの関係を示す特性図であ
る。また、第３図は第１図に示した入力バッファ71の電
源電位Vccおよび接地電位Vssの変動を示すグラフであ
る。次に、第１図ないし第３図を参照して、入力バッフ
ァ71の動作について説明する。
れる貫通電流と入力電圧Vinとの関係を示す特性図であ
る。また、第３図は第１図に示した入力バッファ71の電
源電位Vccおよび接地電位Vssの変動を示すグラフであ
る。次に、第１図ないし第３図を参照して、入力バッフ
ァ71の動作について説明する。
第１図に示した入力バッファ71は、低レベルの信号Ｓ
が常に与えられるので、第７図に示した回路91と同様に
インバータとして動作する。すなわち、入力電圧Vinに
応答してトランジスタ12または13がオンし、反転された
出力電圧Voutが出力される。入力電圧Vinが1.4ないし1.
5ボルトであるとき、第７図に示した回路と同様に電源
電位Vccから接地電位Vssに向かって貫通電流Ipが流れよ
うとする。しかしながら、抵抗16が設けられているの
で、貫通電流Ipが入力バッファ71へ流入が抑制される。
したがって、第２図に示すように、第８図に示した値Ip
2よりもはるかに小さいピーク値Ip1の貫通電流Ipが流れ
る。これに加えて、抵抗16が電源ライン61に接続されて
いるので、貫通電流が流れるときの電圧変動がほとんど
ノードNaにおいて生じることになる。このことは第３図
に示されている。すなわち、ノードNaの電位Vaが電位V2
だけ低下するけれども、電源電位Vccは電位V2よりもは
るかに小さい電位V1だけ低下する。また、貫通電流が減
じられるので、接地電位Vssの上昇がわずかな値V3とな
る。電源電位Vccおよび接地電位Vssの変動が第９図に示
した変動の値V4およびV5と比較して小さくなるので、入
力バッファ71のしきい値電圧の変動がより防止さ、か
つ、動作マージンがより確保される。すなわち、第6B図
に示したTTLコンパチブルな特性がより確実に得られ
る。
が常に与えられるので、第７図に示した回路91と同様に
インバータとして動作する。すなわち、入力電圧Vinに
応答してトランジスタ12または13がオンし、反転された
出力電圧Voutが出力される。入力電圧Vinが1.4ないし1.
5ボルトであるとき、第７図に示した回路と同様に電源
電位Vccから接地電位Vssに向かって貫通電流Ipが流れよ
うとする。しかしながら、抵抗16が設けられているの
で、貫通電流Ipが入力バッファ71へ流入が抑制される。
したがって、第２図に示すように、第８図に示した値Ip
2よりもはるかに小さいピーク値Ip1の貫通電流Ipが流れ
る。これに加えて、抵抗16が電源ライン61に接続されて
いるので、貫通電流が流れるときの電圧変動がほとんど
ノードNaにおいて生じることになる。このことは第３図
に示されている。すなわち、ノードNaの電位Vaが電位V2
だけ低下するけれども、電源電位Vccは電位V2よりもは
るかに小さい電位V1だけ低下する。また、貫通電流が減
じられるので、接地電位Vssの上昇がわずかな値V3とな
る。電源電位Vccおよび接地電位Vssの変動が第９図に示
した変動の値V4およびV5と比較して小さくなるので、入
力バッファ71のしきい値電圧の変動がより防止さ、か
つ、動作マージンがより確保される。すなわち、第6B図
に示したTTLコンパチブルな特性がより確実に得られ
る。
上記の加えて、第１図に示した入力バッファ71が動作
速度において改善されていることを以下に説明する。ま
ず、入力電圧Vinが高速で変化する場合について説明す
る。この場合、トランジスタ11ないし13のすべてが同時
にオンする時間長さが極めて短い。一方、キャパシタ17
は抵抗16を介して予め充電される。したがって、トラン
ジスタ11ないし13によって消費される電流がキャパシタ
17により供給されることになる。トランジスタ11ないし
13による消費電流が抵抗16を介して電源電位Vccにより
供給されないので、抵抗16を設けたことによる遅延を防
ぐことができる。これに加えて、キャパシタ17により消
費電流が供給されるので、トランジスタ11ないし13を介
して過大な電流が瞬時に流れても、電源電位Vccの変動
は生じない。
速度において改善されていることを以下に説明する。ま
ず、入力電圧Vinが高速で変化する場合について説明す
る。この場合、トランジスタ11ないし13のすべてが同時
にオンする時間長さが極めて短い。一方、キャパシタ17
は抵抗16を介して予め充電される。したがって、トラン
ジスタ11ないし13によって消費される電流がキャパシタ
17により供給されることになる。トランジスタ11ないし
13による消費電流が抵抗16を介して電源電位Vccにより
供給されないので、抵抗16を設けたことによる遅延を防
ぐことができる。これに加えて、キャパシタ17により消
費電流が供給されるので、トランジスタ11ないし13を介
して過大な電流が瞬時に流れても、電源電位Vccの変動
は生じない。
次に、入力電圧Vinが緩やかに変化する場合について
説明する。この場合、キャパシタ17はトランジスタ11な
いし13を介して流れる電流を十分に供給することができ
ない。したがって、消費電流のほとんどが抵抗16を介し
て電源電位Vccから供給されることとなるので、入力バ
ッファ１の動作が遅延される。したしながら、この場合
のように入力電圧Vinが緩やかに変化する場合では、入
力バッファ71に高速動作が要求されることが少なく、ま
た、抵抗16により貫通電流を減じることができる点にお
いて十分な効果がある。
説明する。この場合、キャパシタ17はトランジスタ11な
いし13を介して流れる電流を十分に供給することができ
ない。したがって、消費電流のほとんどが抵抗16を介し
て電源電位Vccから供給されることとなるので、入力バ
ッファ１の動作が遅延される。したしながら、この場合
のように入力電圧Vinが緩やかに変化する場合では、入
力バッファ71に高速動作が要求されることが少なく、ま
た、抵抗16により貫通電流を減じることができる点にお
いて十分な効果がある。
さらには、前述のように、第１図に示した抵抗16が貫
通電流Ipを減じることができるので、第１図に示したト
ランジスタ11ないし13のゲート幅を可能な範囲で第７図
に示したトランジスタ11ないし13のゲート幅よりも大き
く設定することができる。トランジスタ11および12のゲ
ート幅を大きく設定すると、トランジスタ11および12の
オン抵抗が減じられる。したがって、出力ノードNoの充
電がトランジスタ11および12を介してキャパシタ17によ
りより高速に行なうことができる。
通電流Ipを減じることができるので、第１図に示したト
ランジスタ11ないし13のゲート幅を可能な範囲で第７図
に示したトランジスタ11ないし13のゲート幅よりも大き
く設定することができる。トランジスタ11および12のゲ
ート幅を大きく設定すると、トランジスタ11および12の
オン抵抗が減じられる。したがって、出力ノードNoの充
電がトランジスタ11および12を介してキャパシタ17によ
りより高速に行なうことができる。
第４図は、第１図に示した入力バッファ71の入力電圧
Vinと出力電圧Voutの時間的な遷移を示す波形図であ
る。トランジスタ11ないし13のゲート幅がより大きく設
定されたとき、前述のようにノードNoの充電が促進され
る。すなわち、第４図に示すように、出力電圧Voutの立
上がりは、点線で示した従来の回路91における立上がり
と比較して、より素早く立上がる。すなわち、第１図に
示した入力バッファ71をより高速の半導体集積回路に適
用することができる。
Vinと出力電圧Voutの時間的な遷移を示す波形図であ
る。トランジスタ11ないし13のゲート幅がより大きく設
定されたとき、前述のようにノードNoの充電が促進され
る。すなわち、第４図に示すように、出力電圧Voutの立
上がりは、点線で示した従来の回路91における立上がり
と比較して、より素早く立上がる。すなわち、第１図に
示した入力バッファ71をより高速の半導体集積回路に適
用することができる。
第5A図は、第１図に示した抵抗16を形成するための好
ましい例を示す半導体基板上の平面図である。第5A図で
は、PMOSトランジスタ11および抵抗16が示される。トラ
ンジスタ11は、そのソースおよびドレインが半導体基板
中のフィールド領域60に形成される。トランジスタ11の
ゲートはポリシリコン65によって形成される。抵抗16は
半導体基板中の抵抗領域（フィールド領域）66に形成さ
れる。抵抗領域66の一端がコンタクトホール64を介して
電源電位Vccを有する金属配線61に接続される。したが
って、トランジスタ11のソースが抵抗領域66を介して配
線61に接続されることになる。トランジスタ11のドレイ
ンは、金属配線63に接続される。抵抗16の所望の値を得
るためには、コンタクトとゲートとの間の最も短い長さ
をΔｌとして、第５図に示すようにコンタクト64とゲー
ト65との間の長さをΔｌ×５以上に設定される。
ましい例を示す半導体基板上の平面図である。第5A図で
は、PMOSトランジスタ11および抵抗16が示される。トラ
ンジスタ11は、そのソースおよびドレインが半導体基板
中のフィールド領域60に形成される。トランジスタ11の
ゲートはポリシリコン65によって形成される。抵抗16は
半導体基板中の抵抗領域（フィールド領域）66に形成さ
れる。抵抗領域66の一端がコンタクトホール64を介して
電源電位Vccを有する金属配線61に接続される。したが
って、トランジスタ11のソースが抵抗領域66を介して配
線61に接続されることになる。トランジスタ11のドレイ
ンは、金属配線63に接続される。抵抗16の所望の値を得
るためには、コンタクトとゲートとの間の最も短い長さ
をΔｌとして、第５図に示すようにコンタクト64とゲー
ト65との間の長さをΔｌ×５以上に設定される。
抵抗16を形成するための別の方法として、第５図に示
した抵抗領域66を使用する代わりに、ポリシリコンの配
線を使用することによりその配線抵抗を用いることも可
能である。これに加え、抵抗領域66とは別のフィールド
領域を使用することにより、抵抗16を形成することもで
きる。
した抵抗領域66を使用する代わりに、ポリシリコンの配
線を使用することによりその配線抵抗を用いることも可
能である。これに加え、抵抗領域66とは別のフィールド
領域を使用することにより、抵抗16を形成することもで
きる。
第5B図を参照して、抵抗16およびキャパシタ17の要求
される関係について以下に説明する。一般に、MOS回路
の要求されるサイクルタイムは、約50nsないし100nsで
あり、最高速であっても10nsよりも低い。したがって、
抵抗16の値Ｒおよびキャパシタ17の値Ｃは、次の関係を
満たす必要がある。
される関係について以下に説明する。一般に、MOS回路
の要求されるサイクルタイムは、約50nsないし100nsで
あり、最高速であっても10nsよりも低い。したがって、
抵抗16の値Ｒおよびキャパシタ17の値Ｃは、次の関係を
満たす必要がある。
ｆ（C,R）＝Ｃ・Ｒ＜10-8 …（１） ここで、10-8ｓ＝10nsである。
実際には、ノイズマージンを確保するため、サイクル
タイムが1nsである場合をも考慮に入れることが望まし
い。したがって、次式の関係を満たすことが好ましい。
タイムが1nsである場合をも考慮に入れることが望まし
い。したがって、次式の関係を満たすことが好ましい。
ｆ（C,R）＝Ｃ・Ｒ＜10-9 …（２） 第１図に示したノードNaと接地Vss間に接続されてい
るトランジスタ11,12および13の合計のオン抵抗は約100
オームであるから、消費電力を有効に減じるためにも式
（２）の関係が要求される。これに加えて、キャパシタ
17中の電荷により容量15を駆動するためには、容量15の
値から約0.5pFないし1.0pFの範囲内であると仮定する
と、キャパシタ17が少なくとも1.0pFに設定されるべき
である。したがって、抵抗16およびキャパシタ17は、第
5B図に示したエリアＡ内の値ＲおよびＣを有することが
好ましい。しかしながら、トランジスタ11,12および13
のオン抵抗または容量の値が上記の範囲内に含まれてい
ない場合では、値ＲおよびＣは、第5B図に示した拡張さ
れたエリアＢ内の値に設定され得る。
るトランジスタ11,12および13の合計のオン抵抗は約100
オームであるから、消費電力を有効に減じるためにも式
（２）の関係が要求される。これに加えて、キャパシタ
17中の電荷により容量15を駆動するためには、容量15の
値から約0.5pFないし1.0pFの範囲内であると仮定する
と、キャパシタ17が少なくとも1.0pFに設定されるべき
である。したがって、抵抗16およびキャパシタ17は、第
5B図に示したエリアＡ内の値ＲおよびＣを有することが
好ましい。しかしながら、トランジスタ11,12および13
のオン抵抗または容量の値が上記の範囲内に含まれてい
ない場合では、値ＲおよびＣは、第5B図に示した拡張さ
れたエリアＢ内の値に設定され得る。
［発明の効果］ 以上のように、この発明によれば、第１の電源電位と
第２の電源電位との間に論理ゲート手段と直列に接続さ
れた抵抗手段を設けたので、入力信号のレベルが変化す
るときの貫通電流を減じることができる。これに加え
て、抵抗手段および容量手段によって規定される時定数
を所定の値以下に設定したので、高速動作において容量
手段のみによって論理ゲート手段に電流を供給すること
ができ、その結果、高速動作が実現される。
第２の電源電位との間に論理ゲート手段と直列に接続さ
れた抵抗手段を設けたので、入力信号のレベルが変化す
るときの貫通電流を減じることができる。これに加え
て、抵抗手段および容量手段によって規定される時定数
を所定の値以下に設定したので、高速動作において容量
手段のみによって論理ゲート手段に電流を供給すること
ができ、その結果、高速動作が実現される。
第１図は、この発明の一実施例を示す入力バッファの回
路図である。第２図は、第１図に示した入力バッファを
介して流れる貫通電流と入力電圧との関係を示す特性図
である。第３図は、第１図に示した入力バッファの電源
電位および接地電位の変動を示すグラフである。第４図
は、第１図および第７図に示した入力バッファの入力電
圧と出力電圧の時間的な遷移を示す波形図である。第5A
図は、第１図に示した抵抗16を形成するための一例を示
す半導体基板上の平面図である。第5B図は、第１図に示
した入力バッファ回路において要求される時定数の範囲
を示すグラフである。第6A図は、TTL回路を含む半導体
チップ81ないし8nに接続された、MOS回路91ないし9nに
よって構成された半導体チップを示す回路ブロック図で
ある。第6B図は、TTL回路の特性を示す論理状態図であ
る。第6C図は、MOS回路の特性を示す論理状態図であ
る。第７図は、第6A図に示した従来の入力バッファ回路
の回路図である。第８図は、第７図に示した入力バッフ
ァを介して流れる貫通電流と入力電圧との関係を示す特
性図である。第９図は、第７図に示した入力バッファの
電源電位および接地電位の変動を示すグラフである。第
10A図は、TTL回路の特性を示す第6B図と同等な論理状態
図である。第10B図は、電源および接地の電位が変動し
たときのTTL回路の特性を示す論理状態図である。 図において、71ないし7nは入力バッファ、81ないし8nは
TTL回路、91ないし9nは入力バッファ、100はMOS回路に
よって構成された半導体集積回路、101は内部処理回路
である。
路図である。第２図は、第１図に示した入力バッファを
介して流れる貫通電流と入力電圧との関係を示す特性図
である。第３図は、第１図に示した入力バッファの電源
電位および接地電位の変動を示すグラフである。第４図
は、第１図および第７図に示した入力バッファの入力電
圧と出力電圧の時間的な遷移を示す波形図である。第5A
図は、第１図に示した抵抗16を形成するための一例を示
す半導体基板上の平面図である。第5B図は、第１図に示
した入力バッファ回路において要求される時定数の範囲
を示すグラフである。第6A図は、TTL回路を含む半導体
チップ81ないし8nに接続された、MOS回路91ないし9nに
よって構成された半導体チップを示す回路ブロック図で
ある。第6B図は、TTL回路の特性を示す論理状態図であ
る。第6C図は、MOS回路の特性を示す論理状態図であ
る。第７図は、第6A図に示した従来の入力バッファ回路
の回路図である。第８図は、第７図に示した入力バッフ
ァを介して流れる貫通電流と入力電圧との関係を示す特
性図である。第９図は、第７図に示した入力バッファの
電源電位および接地電位の変動を示すグラフである。第
10A図は、TTL回路の特性を示す第6B図と同等な論理状態
図である。第10B図は、電源および接地の電位が変動し
たときのTTL回路の特性を示す論理状態図である。 図において、71ないし7nは入力バッファ、81ないし8nは
TTL回路、91ないし9nは入力バッファ、100はMOS回路に
よって構成された半導体集積回路、101は内部処理回路
である。
Claims (3)
- 【請求項１】電源電位を供給するための電源ラインと、 接地電位を供給するための接地ラインと、 複数の抵抗手段と、 前記抵抗手段に対応して設けられ、各々が、対応する抵
抗手段を介して前記電源電位を受けるよう前記電源ライ
ンと接続され、かつ前記接地電位を受けるよう前記接地
ラインと直接的に接続された複数の論理ゲート手段とを
含み、 前記論理ゲート手段の各々は、入力信号に応答して動作
し、前記電源電位と前記接地電位との間の中間電位より
も低くかつ前記接地電位よりも高いしきい値を有し、 前記論理ゲート手段に対応して設けられ、各々が対応す
る抵抗手段および論理ゲート手段の接続ノードと前記接
地ラインとの間に直接的に接続された複数の容量手段を
さらに含み、 前記抵抗手段および容量手段によって規定される前記容
量手段を充電するための時定数は10-9よりも小さく設定
される、半導体集積回路用入力バッファ回路。 - 【請求項２】所定の動作サイクル内で動作可能であって
TTLコンパチブルな半導体集積回路用入力バッファ回路
であって、 電源電位と接地電位とにより駆動される論理ゲート手段
と、 前記電源電位と前記論理ゲート手段との間に接続された
抵抗手段とを含み、 前記論理ゲート手段は、入力信号に応答して動作し、前
記電源電位と前記接地電位との間の中間電位よりも低く
かつ前記接地電位よりも高いしきい値を有し、 前記抵抗手段および論理ゲート手段の接続ノードと前記
接地電位との間に接続された容量手段をさらに含み、 前記抵抗手段および容量手段によって規定される前記容
量手段を充電するための時定数は前記動作サイクルによ
って規定された値以下に設定される、半導体集積回路用
入力バッファ回路。 - 【請求項３】所定の動作サイクル内で動作可能な半導体
集積回路用入力バッファ回路であって、 電源電位と接地電位とにより駆動される論理ゲート手段
と、 前記電源電位と前記論理ゲート手段との間に接続された
抵抗手段とを含み、 前記論理ゲート手段は、入力信号に応答して動作し、前
記電源電位と前記接地電位との間の中間電位よりも低く
かつ前記接地電位よりも高いしきい値を有し、かつ 前記入力信号を受けるゲートを有する第１のPMOSトラン
ジスタと、 前記入力信号を受けるゲート、前記接地電位を受けるソ
ース、および前記第１のPMOSトランジスタのドレインと
接続されたドレインを有する第１のNMOSトランジスタ
と、 制御信号を受けるゲート、前記抵抗手段を介して前記電
源電位を受けるソース、および前記第１のPMOSトランジ
スタのソースと接続されたドレインを有する第２のPMOS
トランジスタと、 前記制御信号を受けるゲート、前記接地電位を受けるソ
ース、ならびに前記第１のPMOSトランジスタおよび前記
第１のNMOSトランジスタのドレインと接続されたドレイ
ンを有する第２のNMOSトランジスタとを含み、 前記第２のPMOSトランジスタのソースと前記接地電位と
の間に接続された容量手段をさらに含み、 前記抵抗手段および容量手段によって規定される前記容
量手段を充電するための時定数は前記動作サイクルによ
って規定された値以下に設定され、 前記抵抗手段は前記第２のPMOSトランジスタのフィール
ド領域内に形成された抵抗領域からなる、半導体集積回
路用入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065694A JP2845340B2 (ja) | 1989-04-17 | 1990-03-15 | 半導体集積回路用入力バッファ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9813889 | 1989-04-17 | ||
| JP1-98138 | 1989-04-17 | ||
| JP2065694A JP2845340B2 (ja) | 1989-04-17 | 1990-03-15 | 半導体集積回路用入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348524A JPH0348524A (ja) | 1991-03-01 |
| JP2845340B2 true JP2845340B2 (ja) | 1999-01-13 |
Family
ID=26406833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2065694A Expired - Lifetime JP2845340B2 (ja) | 1989-04-17 | 1990-03-15 | 半導体集積回路用入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845340B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63221712A (ja) * | 1987-03-11 | 1988-09-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1990
- 1990-03-15 JP JP2065694A patent/JP2845340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348524A (ja) | 1991-03-01 |
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Legal Events
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|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090228 Year of fee payment: 6 |
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