JPS63221712A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63221712A JPS63221712A JP62055848A JP5584887A JPS63221712A JP S63221712 A JPS63221712 A JP S63221712A JP 62055848 A JP62055848 A JP 62055848A JP 5584887 A JP5584887 A JP 5584887A JP S63221712 A JPS63221712 A JP S63221712A
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- JP
- Japan
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- resistor
- source
- circuit
- power supply
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シリコン等の半導体基板上に形成される半
導体集積回路装置に関するものである。
導体集積回路装置に関するものである。
第４図は、従来のこの種の半導体集積回路装置を示す概
略図である。図中、１は第１の電源端子、例えばＶＣＣ
端子、２は第２の電源端子、例えばＧＮＤ端子であり、
ＶＣＣ端子１は外部のＶＣＣ電源３に接続され、ＧＮＤ
端子２は外部のＧＮＤ電源４に接続されている。さらに
ＶＣＣ端子１．ＧＮＤ端子２は、それぞれ内部ＶＣＣ電
源配ｗＡ５、内部Ｃ，ＮＤ電源配線６に接続され、入力
保護回路７．入力ゲート回路８．内部論理回路９．出カ
バソファ回路１０等にＶＣＣ電源とＧＮＤｌｌｍを供給
する。１１は入力端子、１２は出力端子、１３は入力ゲ
ート回路８を構成するＰチャネルＭｉｓトランジスタ、
１４は入力ゲート回路８を構成するＮチャネルＭＩＳト
ランジスタであり、１５は内部Ｖ ｃｅｌｌ源配線５が
有するインピーダンス、１６は内部ＧＮ’Ｄ電源配線６
が有するインピーダンス、１７゜１８はそれぞれ外部Ｖ
ＣＣ電源３、外部ＧＮＤ電源４が有するインピーダンス
である。
略図である。図中、１は第１の電源端子、例えばＶＣＣ
端子、２は第２の電源端子、例えばＧＮＤ端子であり、
ＶＣＣ端子１は外部のＶＣＣ電源３に接続され、ＧＮＤ
端子２は外部のＧＮＤ電源４に接続されている。さらに
ＶＣＣ端子１．ＧＮＤ端子２は、それぞれ内部ＶＣＣ電
源配ｗＡ５、内部Ｃ，ＮＤ電源配線６に接続され、入力
保護回路７．入力ゲート回路８．内部論理回路９．出カ
バソファ回路１０等にＶＣＣ電源とＧＮＤｌｌｍを供給
する。１１は入力端子、１２は出力端子、１３は入力ゲ
ート回路８を構成するＰチャネルＭｉｓトランジスタ、
１４は入力ゲート回路８を構成するＮチャネルＭＩＳト
ランジスタであり、１５は内部Ｖ ｃｅｌｌ源配線５が
有するインピーダンス、１６は内部ＧＮ’Ｄ電源配線６
が有するインピーダンス、１７゜１８はそれぞれ外部Ｖ
ＣＣ電源３、外部ＧＮＤ電源４が有するインピーダンス
である。
次に動作について説明する。入力端子１１に印加された
外部からの信号は、入力ゲート回路８のＰチャネルＭＩ
Ｓトランジスタ１３とＮチャネルＭｉｓトランジスタ１
４とのサイズで決まる論理しきい値で判定され、内部論
理回路９を駆動する。
外部からの信号は、入力ゲート回路８のＰチャネルＭＩ
Ｓトランジスタ１３とＮチャネルＭｉｓトランジスタ１
４とのサイズで決まる論理しきい値で判定され、内部論
理回路９を駆動する。
内部論理回路９の出力は、出カバソファ回路１０を駆動
して、外部へと出力される。
して、外部へと出力される。
従来のこの種の半導体集積回路装置は以上のように構成
されているので、出カバソファ回路１０が反転する際に
、瞬時電流が電源配線゛５，６に流れ、インピーダンス
１５〜１８に生じる電位差により、電圧ノイズが電源配
線５，６にのり、実効的な入力電圧が変動することによ
って、回路が誤動作を起こすなどの問題点があった。
されているので、出カバソファ回路１０が反転する際に
、瞬時電流が電源配線゛５，６に流れ、インピーダンス
１５〜１８に生じる電位差により、電圧ノイズが電源配
線５，６にのり、実効的な入力電圧が変動することによ
って、回路が誤動作を起こすなどの問題点があった。
この問題点を第５図（ａ）、 （ｂ）、 （Ｃ）に基づ
いて説明する。第５図（ａ）、 （ｂ）、 （Ｃ）は電
源ノイズによる誤動作を説明するための図であり、回路
はＮＯＴ回路を形成していると仮定する。第５図（ａ）
は正常動作を示し、この場合は、入力信号が論理しきい
値をまたいでＬ→Ｈ−Ｌと変化した時、出力はＨ→Ｌ→
Ｈと変化する。これに対し、第５図（ｂ）は誤動作の起
きる例を示す。この場合は、出力信号が変化する際大き
な電源電流が流れるため、ＧＮＤ電位およびＶＣＣ電位
にノイズが乗り、誤動作を生じる。
いて説明する。第５図（ａ）、 （ｂ）、 （Ｃ）は電
源ノイズによる誤動作を説明するための図であり、回路
はＮＯＴ回路を形成していると仮定する。第５図（ａ）
は正常動作を示し、この場合は、入力信号が論理しきい
値をまたいでＬ→Ｈ−Ｌと変化した時、出力はＨ→Ｌ→
Ｈと変化する。これに対し、第５図（ｂ）は誤動作の起
きる例を示す。この場合は、出力信号が変化する際大き
な電源電流が流れるため、ＧＮＤ電位およびＶＣＣ電位
にノイズが乗り、誤動作を生じる。
第５図（Ｃ１は内部ＧＮＤ電位を基準として第５図（ｂ
ｌを書き直したものを示す、すなわち、入力信号が実効
的に論理しきい値を横切ってしまい誤動作が生じる。
ｌを書き直したものを示す、すなわち、入力信号が実効
的に論理しきい値を横切ってしまい誤動作が生じる。
この発明は上記のような問題点を解消するためになされ
たもので、論理を変えずに、またＤＣ的な電流を流さな
いで、内部電源線のノイズの影響により回路に誤動作が
生じるのを防止することができる半導体集積回路装置を
得ることを目的とする。
たもので、論理を変えずに、またＤＣ的な電流を流さな
いで、内部電源線のノイズの影響により回路に誤動作が
生じるのを防止することができる半導体集積回路装置を
得ることを目的とする。
この発明に係る半導体集積回路装置は、入力ゲート回路
のＰチャネル（又はＮチャネル）ＭＩＳ−トランジスタ
のソースと第１ （又は第２）電源との間に抵抗を設け
、かつ該ソースと第２（又は第１）電源との間に容量と
抵抗の直列接続体を設け、入力ゲート回路の電源側の準
位を安定化したものである。
のＰチャネル（又はＮチャネル）ＭＩＳ−トランジスタ
のソースと第１ （又は第２）電源との間に抵抗を設け
、かつ該ソースと第２（又は第１）電源との間に容量と
抵抗の直列接続体を設け、入力ゲート回路の電源側の準
位を安定化したものである。
この発明においては、入力ゲート回路のＰチャネル（又
はＮチャネル）ＭＩＳトランジスタのソースと第１ （
又は第２）電源との間に抵抗を設け、かつ該ソースと第
２（又は第１）電源との間に容量と抵抗の直列接続体を
設けたので、内部ＧＮＤ電源準位、内部ＶＣＣ電源準位
の瞬時的な変化によるＰチャネル（又はＮチャネル）Ｍ
ＩＳトランジスタのソース電位の変動を低く抑えること
ができ、回路の誤動作を防止することができる。
はＮチャネル）ＭＩＳトランジスタのソースと第１ （
又は第２）電源との間に抵抗を設け、かつ該ソースと第
２（又は第１）電源との間に容量と抵抗の直列接続体を
設けたので、内部ＧＮＤ電源準位、内部ＶＣＣ電源準位
の瞬時的な変化によるＰチャネル（又はＮチャネル）Ｍ
ＩＳトランジスタのソース電位の変動を低く抑えること
ができ、回路の誤動作を防止することができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体集積回路装置
を示す０図において、第４図と同じ構成の部分は同じ記
号で示しである。本実施例回路は、第４図のように入力
ゲート回路のＮチャネルトランジスタのソースが直接内
部ＧＮＤ電源配線に接続されるのではなく、ソースと内
部ＧＮＤ電源配線６との間に抵抗Ｒ＋２０が接続されて
おり、さらにソースと内部ＶＣＣＣＣ電源配色の間に容
量Ｃ２１、抵抗Ｒ３２２が直列接続されている。ここで
、抵抗Ｒ＋ ２０．Ｒｔ ２２は例えば、ポリシリコ
ン抵抗、導通状態のトランジスタによる抵抗。
を示す０図において、第４図と同じ構成の部分は同じ記
号で示しである。本実施例回路は、第４図のように入力
ゲート回路のＮチャネルトランジスタのソースが直接内
部ＧＮＤ電源配線に接続されるのではなく、ソースと内
部ＧＮＤ電源配線６との間に抵抗Ｒ＋２０が接続されて
おり、さらにソースと内部ＶＣＣＣＣ電源配色の間に容
量Ｃ２１、抵抗Ｒ３２２が直列接続されている。ここで
、抵抗Ｒ＋ ２０．Ｒｔ ２２は例えば、ポリシリコ
ン抵抗、導通状態のトランジスタによる抵抗。
拡散配線による抵抗であり、容量Ｃ２１は例えば、ゲー
ト容量、配線間容量である。
ト容量、配線間容量である。
淡に作用効果について、第１図に示す回路の入力ゲート
回路部分を取り出して示す第２図に基づいて説明する。
回路部分を取り出して示す第２図に基づいて説明する。
抵抗Ｒ１２０のＧＮＤ電源側の電位、入力ゲート回路の
Ｎチャネルトランジスタ１４のソースの電位、及び抵抗
Ｒ３２２のＶｅｃＩ４源側の電位を、それぞれＶｅ 、
Ｖｓ 、Ｖｃとおく、入力が変化しすると、Ｖ、、Ｖ、
、ＶＣとＲＩ、Ｒｚ 、Ｃおよび回路を流れる電流■と
の間には、 という関係が成り立つ。
Ｎチャネルトランジスタ１４のソースの電位、及び抵抗
Ｒ３２２のＶｅｃＩ４源側の電位を、それぞれＶｅ 、
Ｖｓ 、Ｖｃとおく、入力が変化しすると、Ｖ、、Ｖ、
、ＶＣとＲＩ、Ｒｚ 、Ｃおよび回路を流れる電流■と
の間には、 という関係が成り立つ。
Ｖ、、Ｖ、が時刻ｔ−ＯにΔＶＣ＋ ΔｖＧだけ変化す
るとすると、式（１）から、 １−１．ｅ−ｔ／＋ＩＩＩ＋ｌｔ） Ｃ、°、（２１が
得られる。■、に関しては、ｖ６の初期値を■。。とす
ると、 Ｖ、−Ｖ、。＋Δｖ０＋ΔＶ 、。６−％／ （１１１
＋ｌｆｌ Ｃ、・、（４）が成り立つ。
るとすると、式（１）から、 １−１．ｅ−ｔ／＋ＩＩＩ＋ｌｔ） Ｃ、°、（２１が
得られる。■、に関しては、ｖ６の初期値を■。。とす
ると、 Ｖ、−Ｖ、。＋Δｖ０＋ΔＶ 、。６−％／ （１１１
＋ｌｆｌ Ｃ、・、（４）が成り立つ。
ここで、■、のみ、また、■、のみがステップ的に変化
した際のＶ、の変化を示すと第３図（ａ）。
した際のＶ、の変化を示すと第３図（ａ）。
及び（ｂ）のようになる、従って、これかられかるよう
に、内部電源準位Ｖｃ、Ｖ、の瞬時的な変化に対し、入
力ゲート回路のソース電位■、は抵抗による分割をした
値だけしか変化せず、後はゆるやかな変化となり、 Ｒ＋ −Ｒｚ 、Ｃ（Ｒ＋ ”Ｒｚ ）−数Ｉ Ｑｎｓ
となるように設定してやれば、数１ｏｎ３のノイズに対
して、■、の変動を１／２に抑えることができ、Ｒ＋
＞Ｒｔとすれば内部ＧＮＤ電源配線のノイズに対してよ
り強くすることができる。
に、内部電源準位Ｖｃ、Ｖ、の瞬時的な変化に対し、入
力ゲート回路のソース電位■、は抵抗による分割をした
値だけしか変化せず、後はゆるやかな変化となり、 Ｒ＋ −Ｒｚ 、Ｃ（Ｒ＋ ”Ｒｚ ）−数Ｉ Ｑｎｓ
となるように設定してやれば、数１ｏｎ３のノイズに対
して、■、の変動を１／２に抑えることができ、Ｒ＋
＞Ｒｔとすれば内部ＧＮＤ電源配線のノイズに対してよ
り強くすることができる。
このように本実施例では、入力ゲート回路８のＮチャネ
ルトランジスタ１４のソースと内部ＧＮＤ電源配線６と
の間に抵抗２１を、また該ソースと内部■。電源配線５
との間に容１！２１．抵抗２２を設けたので、内部ＧＮ
Ｄ電源準位、内部ＶＣＣ電源準位の瞬時的な変化による
ソース電位の変動を低く抑えることができ、回路の誤動
作を防止することができる。
ルトランジスタ１４のソースと内部ＧＮＤ電源配線６と
の間に抵抗２１を、また該ソースと内部■。電源配線５
との間に容１！２１．抵抗２２を設けたので、内部ＧＮ
Ｄ電源準位、内部ＶＣＣ電源準位の瞬時的な変化による
ソース電位の変動を低く抑えることができ、回路の誤動
作を防止することができる。
なお、上記実施例では、入力ゲート回路のＮチャネルト
ランジスタ側に抵抗２容量等を設けた場合について述べ
たが、これはＰチャネルトランジスタ側に設けてもよく
、同様の効果を奏することができる。
ランジスタ側に抵抗２容量等を設けた場合について述べ
たが、これはＰチャネルトランジスタ側に設けてもよく
、同様の効果を奏することができる。
ネル）ＭＩＳトランジスタのソースと第１ （又は第２
）電源との間に抵抗を設け、かつ該ソースと第２（又は
第１）電源との間に容量と抵抗の直列接続体を設けたの
で、対電源ノイズ耐性を高めることができ、装置の信鯨
性を向上できる効果がある。
）電源との間に抵抗を設け、かつ該ソースと第２（又は
第１）電源との間に容量と抵抗の直列接続体を設けたの
で、対電源ノイズ耐性を高めることができ、装置の信鯨
性を向上できる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
を示す概略図、第２図は本実施例の主要部を示す回路図
、第３図（ａ）、 （ｂ＞は本実施例の回路動作を示す
電圧の応答グラフを示す図、第４図は従来の半導体集積
回路装置を示す概略図、第５図（ａ）、 （ｂ）、 （
Ｃ１は該従来例の回路動作を示す図である。 図において、１はｖｃｃ電源端子、２はＧＮＤ電源端子
、３は外部■Ｃｃ電源、４は外部ＧＮＤ電源、５は内部
Ｖｃｃ’ｉＥ！配線、６は内部ＧＮＤｔ源配線、７は入
力保護回路、８は入力ゲート回路、９は内部論理回路、
工０は化カバソファ回路、１１は入力端子、１２は出力
端子、１３はＰチャネルＭＩＳトランジスタ、１４はＮ
チャネルＭＩＳトランジスタ、１５，１６．１７．１８
は電源線の持つインピーダンス、２０．２２は抵抗、２
１は容量である。 なお図中同一符号は同−又は相当部分を示す。
を示す概略図、第２図は本実施例の主要部を示す回路図
、第３図（ａ）、 （ｂ＞は本実施例の回路動作を示す
電圧の応答グラフを示す図、第４図は従来の半導体集積
回路装置を示す概略図、第５図（ａ）、 （ｂ）、 （
Ｃ１は該従来例の回路動作を示す図である。 図において、１はｖｃｃ電源端子、２はＧＮＤ電源端子
、３は外部■Ｃｃ電源、４は外部ＧＮＤ電源、５は内部
Ｖｃｃ’ｉＥ！配線、６は内部ＧＮＤｔ源配線、７は入
力保護回路、８は入力ゲート回路、９は内部論理回路、
工０は化カバソファ回路、１１は入力端子、１２は出力
端子、１３はＰチャネルＭＩＳトランジスタ、１４はＮ
チャネルＭＩＳトランジスタ、１５，１６．１７．１８
は電源線の持つインピーダンス、２０．２２は抵抗、２
１は容量である。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）第１、第２電源間に直列接続されたＰチャネル、
ＮチャネルＭＩＳトランジスタからなる入力ゲート回路
を備えた半導体集積回路装置において、 Ｐチャネル（又はＮチャネル）ＭＩＳトランジスタのソ
ースと第１（又は第２）電源との間に抵抗を設け、かつ
該ソースと第２（又は第１）電源との間に容量と抵抗の
直列接続体を設けたことを特徴とする半導体集積回路装
置。 - （２）上記抵抗は、ポリシリコン配線、導通状態にある
ＭＩＳトランジスタ又は拡散配線を用いてなるものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 - （３）上記容量は、ゲート容量又は配線間容量であるこ
とを特徴とする特許請求の範囲第１項又は第２項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055848A JPS63221712A (ja) | 1987-03-11 | 1987-03-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055848A JPS63221712A (ja) | 1987-03-11 | 1987-03-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63221712A true JPS63221712A (ja) | 1988-09-14 |
Family
ID=13010451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055848A Pending JPS63221712A (ja) | 1987-03-11 | 1987-03-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63221712A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348524A (ja) * | 1989-04-17 | 1991-03-01 | Mitsubishi Electric Corp | 半導体集積回路用入力バッファ回路 |
| EP0854577A2 (en) * | 1997-01-14 | 1998-07-22 | Canon Kabushiki Kaisha | Semiconductor integrated circuit |
-
1987
- 1987-03-11 JP JP62055848A patent/JPS63221712A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348524A (ja) * | 1989-04-17 | 1991-03-01 | Mitsubishi Electric Corp | 半導体集積回路用入力バッファ回路 |
| EP0854577A2 (en) * | 1997-01-14 | 1998-07-22 | Canon Kabushiki Kaisha | Semiconductor integrated circuit |
| EP0854577A3 (en) * | 1997-01-14 | 1999-04-14 | Canon Kabushiki Kaisha | Semiconductor integrated circuit |
| US6353353B1 (en) | 1997-01-14 | 2002-03-05 | Canon Kabushiki Kaisha | Integrated semiconductor circuit with improved power supply control |
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