JPH02294041A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関し、特に、半導体ダイに接合
されるダイパッドの構造に関するものである。
されるダイパッドの構造に関するものである。
［従来の技術］
′Ｗ４３図は、従来の半導体装置における主要部の概略
的な断面図である。この図において、ダイパッド−１上
に半導体ダイ６の下面が接合されている。
的な断面図である。この図において、ダイパッド−１上
に半導体ダイ６の下面が接合されている。
半導体ダイ６の上面には、第１のリードフレーム２およ
び第１のワイヤリングリード９を介して第１の電源電位
を半導体ダイ６内に受入れるための第１のボンディング
バッド７が設けられている。
び第１のワイヤリングリード９を介して第１の電源電位
を半導体ダイ６内に受入れるための第１のボンディング
バッド７が設けられている。
同様に、第２のリードフレーム゜３および第２のワイヤ
リングリード１０を介して第２の電源電位を半導体ダイ
６内に受入れるための第２のボンディングパッド８が設
けられている。また、ダイパッド１ム、第１のリードフ
レーム２および第３のワイヤリングリード１１を介して
第１の電源電位に接続されている。
リングリード１０を介して第２の電源電位を半導体ダイ
６内に受入れるための第２のボンディングパッド８が設
けられている。また、ダイパッド１ム、第１のリードフ
レーム２および第３のワイヤリングリード１１を介して
第１の電源電位に接続されている。
以上のように構成される従来の半導体装置において、半
導体ダイかｎ〜基板で構成される場合には、基板電位は
正の電源電位Ｖｃｃに固定されるのが望ましいので、ダ
イパッド１に接続される第１の電源電位が正の電源電位
Ｖｃｃにされ、第２の電源電位が接地電位ＧＮＤにされ
る。逆に、半導体ダイ６がｐ一基板で構成される場合に
は、基板電位は接地電位ＧＮＤに固定されるのが望まし
いので、ダイパッド１に接続される第１の電源電位が接
地電位ＧＮＤにされ、第２の電源電位が正の電源電位Ｖ
ｃｃにされる。
導体ダイかｎ〜基板で構成される場合には、基板電位は
正の電源電位Ｖｃｃに固定されるのが望ましいので、ダ
イパッド１に接続される第１の電源電位が正の電源電位
Ｖｃｃにされ、第２の電源電位が接地電位ＧＮＤにされ
る。逆に、半導体ダイ６がｐ一基板で構成される場合に
は、基板電位は接地電位ＧＮＤに固定されるのが望まし
いので、ダイパッド１に接続される第１の電源電位が接
地電位ＧＮＤにされ、第２の電源電位が正の電源電位Ｖ
ｃｃにされる。
［発明が解決しようとする課題コ
近年、トランジスタの駆動能力の向上による半導体装置
の動作の高速化や回路の集積度の増大による半導体チッ
プの大型化に伴なって、半導体チップ内における電源電
位の不安定さに起因する電源ノイズによる回路の動作不
良が問題となっている。
の動作の高速化や回路の集積度の増大による半導体チッ
プの大型化に伴なって、半導体チップ内における電源電
位の不安定さに起因する電源ノイズによる回路の動作不
良が問題となっている。
第４Ａ図は、このような電源ノイズによる回路の動作不
良が発生するメカニズムを説明するために半導体装置の
一部の例を示す回路図である。この図において、半導体
装置１５は半導体チップ６を備えており、半導体チップ
６は反転回路１３と１４を含んでいる。
良が発生するメカニズムを説明するために半導体装置の
一部の例を示す回路図である。この図において、半導体
装置１５は半導体チップ６を備えており、半導体チップ
６は反転回路１３と１４を含んでいる。
第４Ｂ図は、第４Ａ図の回路の各部における電位を縦軸
とし時間を横軸とするグラフである。第４八図と第４Ｂ
図を参照して、まず第４Ｂ図（イ）に示されているよう
に反転回路１４に入力される信号ａが低（Ｌ）レベルか
ら高（Ｈ）レベルに変化するとき、反転回路１４の出力
線に寄生する容ｍＣ，に蓄積されている電荷が、反転回
路１４のｎチャンネルトランジスタを通して半導体チッ
プ６内の接地線へ放ｆｌｙｔ流ｉ，として流される。こ
のとき、半導体装置１５外の接地線における第１の接地
電位ＧＮＤ１は第４Ｂ図（口）に示されているように安
定しているが、その電位ＧＮＤ１を半導体チップ内の接
地線に接続するリードフレームやワイヤリングリードの
内部抵抗Ｒ，および半導体チップ６内の接地線自身の内
部抵抗Ｒ２の存在のために、放電ｎ５’ｅｔ ｉ ＋は
半導体装置１５外の接地線まで十分に速く流れることが
できない。
とし時間を横軸とするグラフである。第４八図と第４Ｂ
図を参照して、まず第４Ｂ図（イ）に示されているよう
に反転回路１４に入力される信号ａが低（Ｌ）レベルか
ら高（Ｈ）レベルに変化するとき、反転回路１４の出力
線に寄生する容ｍＣ，に蓄積されている電荷が、反転回
路１４のｎチャンネルトランジスタを通して半導体チッ
プ６内の接地線へ放ｆｌｙｔ流ｉ，として流される。こ
のとき、半導体装置１５外の接地線における第１の接地
電位ＧＮＤ１は第４Ｂ図（口）に示されているように安
定しているが、その電位ＧＮＤ１を半導体チップ内の接
地線に接続するリードフレームやワイヤリングリードの
内部抵抗Ｒ，および半導体チップ６内の接地線自身の内
部抵抗Ｒ２の存在のために、放電ｎ５’ｅｔ ｉ ＋は
半導体装置１５外の接地線まで十分に速く流れることが
できない。
したがって、半導体チップ６内の接地線とワイヤリング
リードとの接続点における第２の接地電位ＧＮＤ２は、
第１の接地電位ＧＮＤ１より一時的に少し高くなる。同
様に、半導体チップ６内の接地線における第３の接地電
位ＧＮＤ３は、一時的に第２の接地電位ＧＮＤ２よりさ
らに少し高《なる。すなわち、接地線に放電電流ｉ，が
流れるとき、半導体チップ６内の接地線における第３の
接地電位ＧＮＤ３は、第４Ｂ図（二）における小さなこ
ぶで示されているように、一時的に少し上昇する。
リードとの接続点における第２の接地電位ＧＮＤ２は、
第１の接地電位ＧＮＤ１より一時的に少し高くなる。同
様に、半導体チップ６内の接地線における第３の接地電
位ＧＮＤ３は、一時的に第２の接地電位ＧＮＤ２よりさ
らに少し高《なる。すなわち、接地線に放電電流ｉ，が
流れるとき、半導体チップ６内の接地線における第３の
接地電位ＧＮＤ３は、第４Ｂ図（二）における小さなこ
ぶで示されているように、一時的に少し上昇する。
このような第３の接地電位ＧＮＤ３における一時的な上
昇のこぶは、他方の反転回路１３に入力される信号ｂを
相対的に低下させるように作用する。すなわち、反転回
路１３の入力信号ｂの電位は、第４Ｂ図（へ）における
小さな窪みで示されているように、一時的に少し低下す
ることと同等である。このことは、反転回路１３の人力
信号ｂにノイズが入ったのと同じであり、このようなノ
イズが半導体装置の誤動作の基になり得るのである。
昇のこぶは、他方の反転回路１３に入力される信号ｂを
相対的に低下させるように作用する。すなわち、反転回
路１３の入力信号ｂの電位は、第４Ｂ図（へ）における
小さな窪みで示されているように、一時的に少し低下す
ることと同等である。このことは、反転回路１３の人力
信号ｂにノイズが入ったのと同じであり、このようなノ
イズが半導体装置の誤動作の基になり得るのである。
次に、第４Ｂ図（イ）に示されているように、反転回路
１４に入力される信号ａがＨレベルからＬレベルに変化
するとき、反転回路１４のｐチャンネルトランジスタを
通して出力線へ出力電流ｉ２が流される。このとき、半
導体装置１５外の正の電源線における第１の電源電位Ｖ
ｃｃｌは第４Ｂ図（ハ）に示されているように安定して
いるが、その電位Ｖｃｃｌを半導体チップ内の正の電源
線に接続するリードフレームやワイヤリングリードの内
部抵抗Ｒ３および半導体チップ６内の正の電源線自身の
内部抵抗Ｒ，の存在のために、出力電流１２は半導体装
置１５外の正の電源線から半導体チップ６内の正の電源
線を通して十分に速く供給されることができない。
１４に入力される信号ａがＨレベルからＬレベルに変化
するとき、反転回路１４のｐチャンネルトランジスタを
通して出力線へ出力電流ｉ２が流される。このとき、半
導体装置１５外の正の電源線における第１の電源電位Ｖ
ｃｃｌは第４Ｂ図（ハ）に示されているように安定して
いるが、その電位Ｖｃｃｌを半導体チップ内の正の電源
線に接続するリードフレームやワイヤリングリードの内
部抵抗Ｒ３および半導体チップ６内の正の電源線自身の
内部抵抗Ｒ，の存在のために、出力電流１２は半導体装
置１５外の正の電源線から半導体チップ６内の正の電源
線を通して十分に速く供給されることができない。
したがって、半導体チップ６内の正の７は源線とワイヤ
リングリードとの接続点における第２の７１〜源電位Ｇ
ＮＤ２は、内部抵抗Ｒ，による電圧降下のために、第１
の電ｒ［位ＧＮＤＩより一時的に少し低くなる。同様に
、半導体チップ６内の正の電源線における第３の電？Ｒ
電位Ｖｃｃ３は、内部抵抗Ｒ４による電圧降下のために
、一時的に第２の電源電位Ｖｃｃ２よりさらに少し低く
なる。すなわち、電源線に出力電流１２が流れるとき、
半導体チップ６内の正の電源線における第３の電源電位
Ｖｃｃ３は、第４ｂ図（ホ）における小さな窪みで示さ
れているように、一時的に少し低下する。
リングリードとの接続点における第２の７１〜源電位Ｇ
ＮＤ２は、内部抵抗Ｒ，による電圧降下のために、第１
の電ｒ［位ＧＮＤＩより一時的に少し低くなる。同様に
、半導体チップ６内の正の電源線における第３の電？Ｒ
電位Ｖｃｃ３は、内部抵抗Ｒ４による電圧降下のために
、一時的に第２の電源電位Ｖｃｃ２よりさらに少し低く
なる。すなわち、電源線に出力電流１２が流れるとき、
半導体チップ６内の正の電源線における第３の電源電位
Ｖｃｃ３は、第４ｂ図（ホ）における小さな窪みで示さ
れているように、一時的に少し低下する。
このような第３の電源電位Ｖｃｃ３における一時的な低
下の窪みは、他方の反転回路１３に入力される信号ｂを
相対的に上昇させるように作用する。すなわち、反転回
路１３の入力信号ｂの電位は、第４Ｂ図（へ）における
小さなこぶで示されているように、一時的に少し上昇す
ることと同等である。このことは、反転回路１３の人力
信号ｂにノイズが入ったのと同じであり、このようなノ
イズも半導体装置の誤動作の基となり得るのである。
下の窪みは、他方の反転回路１３に入力される信号ｂを
相対的に上昇させるように作用する。すなわち、反転回
路１３の入力信号ｂの電位は、第４Ｂ図（へ）における
小さなこぶで示されているように、一時的に少し上昇す
ることと同等である。このことは、反転回路１３の人力
信号ｂにノイズが入ったのと同じであり、このようなノ
イズも半導体装置の誤動作の基となり得るのである。
以上のような先行技術の課題に鑑み、本発明の目的は、
半導体チップ内の電源電位（接地電位を含む）が安定で
、電源ノイズによる誤動作の起こりにくい半導体装置を
提供することである。
半導体チップ内の電源電位（接地電位を含む）が安定で
、電源ノイズによる誤動作の起こりにくい半導体装置を
提供することである。
［課題を解決するための手段］
本発明による半導体装置は、半導体ダイと、半導体ダイ
の一面上に接合されていて第１の電源電位が洪給される
第１のダイパッドと、第１のダイパッド上に積層された
誘電体膜と、誘電体膜上に積層されていて第２の電源電
位が供給される第２のダイパッドとを備え、それによっ
て、第１の電源電位と第２の電源電位との間にバイパス
コンデンサが設けられていることを特徴としている。
の一面上に接合されていて第１の電源電位が洪給される
第１のダイパッドと、第１のダイパッド上に積層された
誘電体膜と、誘電体膜上に積層されていて第２の電源電
位が供給される第２のダイパッドとを備え、それによっ
て、第１の電源電位と第２の電源電位との間にバイパス
コンデンサが設けられていることを特徴としている。
［作用］
本発明の半導体装置においては、第１の電源電位と第２
の電源電位との間にバイパスコンデンサが設けられてい
るので、半導体チップ内の電源電位が安定化される。そ
の結果、半導体チップ内の電源ノイズによる半導体装置
の誤動作が起こりにくくなる。
の電源電位との間にバイパスコンデンサが設けられてい
るので、半導体チップ内の電源電位が安定化される。そ
の結果、半導体チップ内の電源ノイズによる半導体装置
の誤動作が起こりにくくなる。
［実施例］
第１図は本発明の一実施例による半導体装置の主要部を
概略的に示す断面図である。この半導体装置において、
第１のダイパッド１下に誘電体膜４が形成されており、
誘電体膜４下に第２のダイパッド５が形成されている。
概略的に示す断面図である。この半導体装置において、
第１のダイパッド１下に誘電体膜４が形成されており、
誘電体膜４下に第２のダイパッド５が形成されている。
第１のダイパッド１上には、半導体ダイ６の下面が接合
されている。
されている。
半導体ダイ６の上面には、第１のリードフレーム２およ
び第１のワイヤリングリード９を介して第１の電源電位
を半導体ダイ６内に受入れるための第１のボンディング
パッド７が設けられている。
び第１のワイヤリングリード９を介して第１の電源電位
を半導体ダイ６内に受入れるための第１のボンディング
パッド７が設けられている。
同様に、第２のリードフレーム３および第２のワイヤリ
ングリード１０を介して第２の電源電位を半導体ダイ６
内に受入れるための第２のボンディングバッド８が設け
られている。また、第１のダイパッド１は、第１のリー
ドフレーム２および第３のワイヤリングリード１１を介
して第１の電源電位に接続されている。同様に、第２の
ダイバツド５は、第２のリードフレーム３および第４の
ワイヤリングリード１２を介して第２の電源電位に接続
されている。このように構成された半導体装置において
は、第１のダイパッド１と第２のダイパッド５は、それ
らの間に挿入された誘電体膜４を介して比較的大容量の
コンデンサを形成することになる。この大容量のコンデ
ンサは、たとえば第４Ａ図における第２の電源電位Ｖｃ
ｃ２と第２の接地電位ＧＮＤ２との間のバイパスコンデ
ンサとして働く。その場合、第４Ｂ図（イ）に示すよう
に反転回路１４の入力信号ａの電位が変化しても、半導
体チップ６内の接地電位ＧＮＤ３と正の電源電位Ｖｃｃ
３の変動は、それぞれ第４Ｂ図（二）と（ホ）における
点線で示したように低減される。その結果、他方の反転
回路１３の入力信号ｂにおける相対的電位変動も第４Ｂ
図（へ）における点線で示したように低減され、半導体
チップ６内の電源電位に基づく半導体装置の誤動作が起
こりにくくなる。
ングリード１０を介して第２の電源電位を半導体ダイ６
内に受入れるための第２のボンディングバッド８が設け
られている。また、第１のダイパッド１は、第１のリー
ドフレーム２および第３のワイヤリングリード１１を介
して第１の電源電位に接続されている。同様に、第２の
ダイバツド５は、第２のリードフレーム３および第４の
ワイヤリングリード１２を介して第２の電源電位に接続
されている。このように構成された半導体装置において
は、第１のダイパッド１と第２のダイパッド５は、それ
らの間に挿入された誘電体膜４を介して比較的大容量の
コンデンサを形成することになる。この大容量のコンデ
ンサは、たとえば第４Ａ図における第２の電源電位Ｖｃ
ｃ２と第２の接地電位ＧＮＤ２との間のバイパスコンデ
ンサとして働く。その場合、第４Ｂ図（イ）に示すよう
に反転回路１４の入力信号ａの電位が変化しても、半導
体チップ６内の接地電位ＧＮＤ３と正の電源電位Ｖｃｃ
３の変動は、それぞれ第４Ｂ図（二）と（ホ）における
点線で示したように低減される。その結果、他方の反転
回路１３の入力信号ｂにおける相対的電位変動も第４Ｂ
図（へ）における点線で示したように低減され、半導体
チップ６内の電源電位に基づく半導体装置の誤動作が起
こりにくくなる。
第２Ａ図は本発明のもう１つの実施例による半導体装置
の主要部の概略的な断面図であり、第２Ｂ図は第２Ａ図
の半導体装置の概略的な平面図である。第２Ａ図と第２
Ｂ図に示された半導体装置は、第１図の半導体装置に類
似しているが、第１と第２のボンディングバッド７と８
がそれぞれ半導体チップ６の上面に分散して複数個設け
られている。そして、第１グループの複数のワイヤリン
グリード１６の各々は第１のボンディングパッド７と第
１のダイパッド１とを接続しており、第２グループの複
数のワイヤリングリード１７の各々は第２のボンディン
グバッド８と第２のダイパッド５とを接続している。
の主要部の概略的な断面図であり、第２Ｂ図は第２Ａ図
の半導体装置の概略的な平面図である。第２Ａ図と第２
Ｂ図に示された半導体装置は、第１図の半導体装置に類
似しているが、第１と第２のボンディングバッド７と８
がそれぞれ半導体チップ６の上面に分散して複数個設け
られている。そして、第１グループの複数のワイヤリン
グリード１６の各々は第１のボンディングパッド７と第
１のダイパッド１とを接続しており、第２グループの複
数のワイヤリングリード１７の各々は第２のボンディン
グバッド８と第２のダイパッド５とを接続している。
すなわち、第２Ｂ図の半導体装置においては、半導体チ
ップ６の上面の随所で第１と第２の電源電位を供給する
ことができる。したがって、半導体チップ６内の接地線
や正の電源線の長さを短くすることができ、たとえば第
４Ａ図に示した内部抵抗Ｒ２やＲ４を小さくすることが
できる。その結果、半導体チップ６内の前述のような電
源ノイズをさらに軽減することができ、半導体装置の誤
動作がさらに起こりにくくなる。
ップ６の上面の随所で第１と第２の電源電位を供給する
ことができる。したがって、半導体チップ６内の接地線
や正の電源線の長さを短くすることができ、たとえば第
４Ａ図に示した内部抵抗Ｒ２やＲ４を小さくすることが
できる。その結果、半導体チップ６内の前述のような電
源ノイズをさらに軽減することができ、半導体装置の誤
動作がさらに起こりにくくなる。
［発明の効果］
以上のように、本発明によれば、半導体装置内の半導体
チップに供給される第１の電源電位と第２の電源電位と
の間にバイパスコンデンサを設けているので、半導体チ
ップ内の電源ノイズが低減され、、誤動作の起こりにく
い半導体装置を提供することができる。
チップに供給される第１の電源電位と第２の電源電位と
の間にバイパスコンデンサを設けているので、半導体チ
ップ内の電源ノイズが低減され、、誤動作の起こりにく
い半導体装置を提供することができる。
第１図は、本発明の一実施例による半導体装置の主要部
の概略的な断面図である。 第２Ａ図は、本発明のもう１つの実施例による半導体装
置の主要部の概略的な断面図である。 第２Ｂ図は第２Ａ図の半導体装置の概略的な上面図であ
る。 第３図は、従来の半導体装置の主要部の概略的な断面図
である。 第４Ａ図は、電源ノイズによる回路の動作不良が発生す
るメカニズムを説明するための概略的な部分回路図であ
る。 第４Ｂ図は、第４Ａ図の回路の各部における電位の時間
変化を示す図である。 図において、１は第１のダイパッド、２は第１のリード
フレーム、３は第２のリードフレーム、４は誘電体膜、
５は第２のダイパッド、６は半導体ダイ、７は第１のボ
ンディングバッド、８は第２のボンディングパッド、９
ないし１２はそれぞれ第１ないし第４のワイヤリングリ
ードを示す。 なお、各図において、同一符号は同一内容または相当部
分を示す。
の概略的な断面図である。 第２Ａ図は、本発明のもう１つの実施例による半導体装
置の主要部の概略的な断面図である。 第２Ｂ図は第２Ａ図の半導体装置の概略的な上面図であ
る。 第３図は、従来の半導体装置の主要部の概略的な断面図
である。 第４Ａ図は、電源ノイズによる回路の動作不良が発生す
るメカニズムを説明するための概略的な部分回路図であ
る。 第４Ｂ図は、第４Ａ図の回路の各部における電位の時間
変化を示す図である。 図において、１は第１のダイパッド、２は第１のリード
フレーム、３は第２のリードフレーム、４は誘電体膜、
５は第２のダイパッド、６は半導体ダイ、７は第１のボ
ンディングバッド、８は第２のボンディングパッド、９
ないし１２はそれぞれ第１ないし第４のワイヤリングリ
ードを示す。 なお、各図において、同一符号は同一内容または相当部
分を示す。
Claims (1)
- 【特許請求の範囲】 半導体ダイと、 前記半導体ダイの一面上に接合されていて第１の電源電
位が供給される第１のダイパッドと、前記第１のダイパ
ッド上に積層された誘電体膜と、 前記誘電体膜上に積層されていて第２の電源電位が供給
される第２のダイパッドとを備え、それによって、前記
第１の電源電位と前記第２の電源電位との間にバイパス
コンデンサが設けられていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11452789A JPH02294041A (ja) | 1989-05-08 | 1989-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11452789A JPH02294041A (ja) | 1989-05-08 | 1989-05-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294041A true JPH02294041A (ja) | 1990-12-05 |
Family
ID=14639984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11452789A Pending JPH02294041A (ja) | 1989-05-08 | 1989-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294041A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386141A (en) * | 1992-03-31 | 1995-01-31 | Vlsi Technology, Inc. | Leadframe having one or more power/ground planes without vias |
| US5666004A (en) * | 1994-09-28 | 1997-09-09 | Intel Corporation | Use of tantalum oxide capacitor on ceramic co-fired technology |
-
1989
- 1989-05-08 JP JP11452789A patent/JPH02294041A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386141A (en) * | 1992-03-31 | 1995-01-31 | Vlsi Technology, Inc. | Leadframe having one or more power/ground planes without vias |
| JPH07505505A (ja) * | 1992-03-31 | 1995-06-15 | ブイ・エル・エス・アイ・テクノロジー・インコーポレイテッド | バイアのない１つ以上の電力／接地平面を有するリードフレーム |
| US5666004A (en) * | 1994-09-28 | 1997-09-09 | Intel Corporation | Use of tantalum oxide capacitor on ceramic co-fired technology |
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