JP2002093998A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2002093998A JP2002093998A JP2000284489A JP2000284489A JP2002093998A JP 2002093998 A JP2002093998 A JP 2002093998A JP 2000284489 A JP2000284489 A JP 2000284489A JP 2000284489 A JP2000284489 A JP 2000284489A JP 2002093998 A JP2002093998 A JP 2002093998A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- semiconductor integrated
- pad
- supply system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 外来電磁波による電磁障害の影響を抑える。
【解決手段】 半導体集積回路１用の電源系パッド４，
５と該半導体集積回路１内に配線される内部電源系配線
２，３との間にインピーダンス素子Ｚ１，Ｚ２を接続し
た。
５と該半導体集積回路１内に配線される内部電源系配線
２，３との間にインピーダンス素子Ｚ１，Ｚ２を接続し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、外来電磁波による
電磁障害の対策を施した半導体集積回路装置に関するも
のである。
電磁障害の対策を施した半導体集積回路装置に関するも
のである。
【０００２】
【従来の技術】半導体集積回路を１チップ化した場合の
レイアウト構成を第７図に示す（例えば、培風館、飯塚
著、ＣＭＯＳ超ＬＳＩの設計、pp.237がある）。１チッ
プ化された半導体集積回路１の周辺に電源線２と接地線
３が引き回され、電源線２は電源パッド４に接続され、
接地線３は接地パッド５に接続されている。６は信号パ
ッドであり、半導体集積回路１の信号線７に接続されて
いる。なお、以降では、電源線２と接地線３はまとめて
内部電源系配線と呼び、電源パッド４と接地パッド５は
まとめて電源系パッドと呼ぶことがある。図７におい
て、ＶＤＤは外部電源電圧、ＧＮＤは外部接地電圧、Ｃ
Ｋはクロック信号である。
レイアウト構成を第７図に示す（例えば、培風館、飯塚
著、ＣＭＯＳ超ＬＳＩの設計、pp.237がある）。１チッ
プ化された半導体集積回路１の周辺に電源線２と接地線
３が引き回され、電源線２は電源パッド４に接続され、
接地線３は接地パッド５に接続されている。６は信号パ
ッドであり、半導体集積回路１の信号線７に接続されて
いる。なお、以降では、電源線２と接地線３はまとめて
内部電源系配線と呼び、電源パッド４と接地パッド５は
まとめて電源系パッドと呼ぶことがある。図７におい
て、ＶＤＤは外部電源電圧、ＧＮＤは外部接地電圧、Ｃ
Ｋはクロック信号である。
【０００３】このチップを組み立てパッケージ化して、
実際チップを動作させる場合、パッケージピン（図示せ
ず）とチップパッド（４，５，６等）との間には、ボン
ディングワイヤやリードフレームといった長い配線が接
続されるため、等価的にインダクタＬ１，Ｌ２，Ｌ３が
形成されることになる。図７において、Ｃ１，Ｃ２，Ｃ
３は外部接続のキャパシタである。また、Ｃ４，Ｃ５は
電源線２，接地線３の寄生容量である。
実際チップを動作させる場合、パッケージピン（図示せ
ず）とチップパッド（４，５，６等）との間には、ボン
ディングワイヤやリードフレームといった長い配線が接
続されるため、等価的にインダクタＬ１，Ｌ２，Ｌ３が
形成されることになる。図７において、Ｃ１，Ｃ２，Ｃ
３は外部接続のキャパシタである。また、Ｃ４，Ｃ５は
電源線２，接地線３の寄生容量である。
【０００４】
【発明が解決しようとする課題】ところが、この半導体
集積回路１の動作時に携帯電話等から外来電磁波が照射
されると、それらのインダクタＬ１，Ｌ２，Ｌ３を介し
て各パッド４，５，６には外来電磁波と同じ周波数のＲ
Ｆノイズが重畳されることになる。
集積回路１の動作時に携帯電話等から外来電磁波が照射
されると、それらのインダクタＬ１，Ｌ２，Ｌ３を介し
て各パッド４，５，６には外来電磁波と同じ周波数のＲ
Ｆノイズが重畳されることになる。
【０００５】このとき、電源系では、チップ外で電源系
の安定化のため大容量のキャパシタＣ１，Ｃ２をつける
ため、チップ外のインピーダンスはインダクタＬ１，Ｌ
２の成分が支配的となる。一方、信号系では、高速化の
ため容量系を極力小さくするために、チップ外のインピ
ーダンスはキャパシタＣ３の成分が支配的となる。
の安定化のため大容量のキャパシタＣ１，Ｃ２をつける
ため、チップ外のインピーダンスはインダクタＬ１，Ｌ
２の成分が支配的となる。一方、信号系では、高速化の
ため容量系を極力小さくするために、チップ外のインピ
ーダンスはキャパシタＣ３の成分が支配的となる。
【０００６】このため、第８図に示すように、半導体集
積回路１の内部でのＲＦノイズは、電源系（ＶＤＤ，Ｇ
ＮＤ）と信号系（ＣＫ）で位相が１８０度ずれ、信号系
の入力レベルが半導体集積回路１の論理しきい値を超え
てしまうため、回路が誤動作するという問題があった。
積回路１の内部でのＲＦノイズは、電源系（ＶＤＤ，Ｇ
ＮＤ）と信号系（ＣＫ）で位相が１８０度ずれ、信号系
の入力レベルが半導体集積回路１の論理しきい値を超え
てしまうため、回路が誤動作するという問題があった。
【０００７】本発明はこのような点に鑑みてなされたも
ので、その目的は、電磁障害に強い半導体集積回路装置
を実現することにある。
ので、その目的は、電磁障害に強い半導体集積回路装置
を実現することにある。
【０００８】
【課題を解決するための手段】このために第１の発明の
半導体集積回路装置は、半導体集積回路用の電源系パッ
ドと該半導体集積回路内に配線される内部電源系配線と
の間にインピーダンス素子を接続したものである。
半導体集積回路装置は、半導体集積回路用の電源系パッ
ドと該半導体集積回路内に配線される内部電源系配線と
の間にインピーダンス素子を接続したものである。
【０００９】第２の発明は、第１の発明において、前記
半導体集積回路を、入力バッファ回路とコア回路と出力
バッファ回路とで構成し、前記内部電源系配線を該各回
路に共通として、該共通の内部電源系配線と前記電源系
パッドとの間に前記インピーダンス素子を接続したもの
である。
半導体集積回路を、入力バッファ回路とコア回路と出力
バッファ回路とで構成し、前記内部電源系配線を該各回
路に共通として、該共通の内部電源系配線と前記電源系
パッドとの間に前記インピーダンス素子を接続したもの
である。
【００１０】第３の発明は、第１の発明において、前記
半導体集積回路を、入力バッファ回路とコア回路と出力
バッファ回路とで構成し、前記内部電源系配線を前記各
回路毎に分離して配線する共に、前記電源系パッドを前
記各回路毎に設け、前記各々の内部電源系配線と前記各
々の電源系パッドとの間に前記インピーダンス素子を個
々に接続したものである。
半導体集積回路を、入力バッファ回路とコア回路と出力
バッファ回路とで構成し、前記内部電源系配線を前記各
回路毎に分離して配線する共に、前記電源系パッドを前
記各回路毎に設け、前記各々の内部電源系配線と前記各
々の電源系パッドとの間に前記インピーダンス素子を個
々に接続したものである。
【００１１】第４の発明は、第１，２又は３の発明にお
いて、前記インピーダンス素子をトランジスタで構成
し、該トランジスタのゲート又はベースに該トランジス
タを導通状態に制御する電源系パッドを接続したもので
ある。
いて、前記インピーダンス素子をトランジスタで構成
し、該トランジスタのゲート又はベースに該トランジス
タを導通状態に制御する電源系パッドを接続したもので
ある。
【００１２】第５の発明は、第１，２又は３の発明にお
いて、前記インピーダンス素子をトランジスタで構成
し、且つ該トランジスタを制御するインバータを設け、
前記インバータは、その応答周波数を外部ＲＦノイズの
周波数より低く設定し、その入力端子を前記電源系パッ
ドに接続し、出力端子を前記トランジスタのゲート又は
ベースに接続し、電源系端子の一方を前記電源系パッド
に接続し、該電源系端子の他方を可変電源系パッドに接
続したものである。
いて、前記インピーダンス素子をトランジスタで構成
し、且つ該トランジスタを制御するインバータを設け、
前記インバータは、その応答周波数を外部ＲＦノイズの
周波数より低く設定し、その入力端子を前記電源系パッ
ドに接続し、出力端子を前記トランジスタのゲート又は
ベースに接続し、電源系端子の一方を前記電源系パッド
に接続し、該電源系端子の他方を可変電源系パッドに接
続したものである。
【００１３】第６の発明は、第５の発明において、前記
インバータの前記入力端子を前記電源系パッドへの接続
に代えて制御信号が印加する制御パッドに接続したもの
である。
インバータの前記入力端子を前記電源系パッドへの接続
に代えて制御信号が印加する制御パッドに接続したもの
である。
【００１４】
【発明の実施の形態】［第１の実施形態］図１は本発明
の第１の実施形態を示す半導体集積回路装置の説明図で
あって、１チップ化した半導体集積回路１の電源線２と
電源パッド４との間にインピーダンス素子Ｚ１を接続
し、接地線３と接地パッド５との間にはインピーダンス
素子Ｚ２を接続している。
の第１の実施形態を示す半導体集積回路装置の説明図で
あって、１チップ化した半導体集積回路１の電源線２と
電源パッド４との間にインピーダンス素子Ｚ１を接続
し、接地線３と接地パッド５との間にはインピーダンス
素子Ｚ２を接続している。
【００１５】本実施形態の構成では、インピーダンス素
子Ｚ１，Ｚ２と電源線２や接地線３に生じる寄生容量Ｃ
４，Ｃ５とにより、ローパスフィルタが形成されるの
で、第２図に示すように、内部電源系配線でのＲＦノイ
ズを抑制でき、内部回路の誤動作を回避できる。図２に
おいて、ＶＤＤ１は電源線２の電圧（内部電源電圧）、
ＧＮＤ１は接地線３の電圧（内部接地電圧）、ＣＫは信
号線７のクロック信号である。
子Ｚ１，Ｚ２と電源線２や接地線３に生じる寄生容量Ｃ
４，Ｃ５とにより、ローパスフィルタが形成されるの
で、第２図に示すように、内部電源系配線でのＲＦノイ
ズを抑制でき、内部回路の誤動作を回避できる。図２に
おいて、ＶＤＤ１は電源線２の電圧（内部電源電圧）、
ＧＮＤ１は接地線３の電圧（内部接地電圧）、ＣＫは信
号線７のクロック信号である。
【００１６】なお、図１では電源系パッドである電源パ
ッド４と接地パッド５の各々にインピーダンス素子Ｚ
１，Ｚ２を接続したが、電源パッド４又は接地パッド５
にのみインピーダンス素子を接続してもよい。また、イ
ンピーダンス素子は図１に示すように集中的に配置して
もよいし、電源線２や接地線３の周辺に分散的に配置し
てもよい。このときは電源パッドや接地パッドも分散さ
せてもよい。さらに、インピーダンス素子Ｚ１，Ｚ２と
しては、抵抗、ダイオード、パイポーラトランジスタ、
ＭＯＳＦＥＴ等、いずれの素子を用いてもよい。さら
に、半導体集積回路１としては、ディジタル回路、メモ
リ、アナログ回路等、どんな回路であってもよい。
ッド４と接地パッド５の各々にインピーダンス素子Ｚ
１，Ｚ２を接続したが、電源パッド４又は接地パッド５
にのみインピーダンス素子を接続してもよい。また、イ
ンピーダンス素子は図１に示すように集中的に配置して
もよいし、電源線２や接地線３の周辺に分散的に配置し
てもよい。このときは電源パッドや接地パッドも分散さ
せてもよい。さらに、インピーダンス素子Ｚ１，Ｚ２と
しては、抵抗、ダイオード、パイポーラトランジスタ、
ＭＯＳＦＥＴ等、いずれの素子を用いてもよい。さら
に、半導体集積回路１としては、ディジタル回路、メモ
リ、アナログ回路等、どんな回路であってもよい。
【００１７】また、ローパスフィルタの機能を強化する
ため、電源線２や接地線３を空パッドに接続して寄生容
量値を増やしたり、ＭＩＭ容量等を積極的に付加しても
よい。ＭＩＭとは、Metal-Insulator-Metalの略で、Ｌ
ＳＩの配線系に使用され、容量部の層間膜厚を薄くする
ことで大容量値を実現できる。
ため、電源線２や接地線３を空パッドに接続して寄生容
量値を増やしたり、ＭＩＭ容量等を積極的に付加しても
よい。ＭＩＭとは、Metal-Insulator-Metalの略で、Ｌ
ＳＩの配線系に使用され、容量部の層間膜厚を薄くする
ことで大容量値を実現できる。
【００１８】［第２の実施形態］第３図は本発明の第２
の実施形態の半導体集積回路装置の説明図であって、半
導体集積回路１を集積回路のコア回路１０１，入力バッ
ファ回路１０２，出力バッファ回路１０３の回路ブロッ
クに分割した場合において、インピーダンス素子の接続
法を示したものである。
の実施形態の半導体集積回路装置の説明図であって、半
導体集積回路１を集積回路のコア回路１０１，入力バッ
ファ回路１０２，出力バッファ回路１０３の回路ブロッ
クに分割した場合において、インピーダンス素子の接続
法を示したものである。
【００１９】(a)に示すように、各回路１０１，１０
２，１０３に共通の電源線２と接地線３を接続して、そ
れらに各々インピーダンス素子Ｚ１，Ｚ２を接続しても
よいし、(b)に示すように、各回路１０１，１０２，１
０３の各電源線２にインピーダンス素子Ｚ１Ａ，Ｚ１
Ｂ，Ｚ１Ｃを個別に接続し、各接地線３にインピーダン
ス素子Ｚ２Ａ，Ｚ２Ｂ，Ｚ２Ｃを個別に接続してもよ
い。(b)におけるＶＤＤ２，ＶＤＤ３，ＶＤＤ４は内部
電源電圧、ＧＮＤ２，ＧＮＤ３，ＧＮＤ４は内部接地電
圧である。
２，１０３に共通の電源線２と接地線３を接続して、そ
れらに各々インピーダンス素子Ｚ１，Ｚ２を接続しても
よいし、(b)に示すように、各回路１０１，１０２，１
０３の各電源線２にインピーダンス素子Ｚ１Ａ，Ｚ１
Ｂ，Ｚ１Ｃを個別に接続し、各接地線３にインピーダン
ス素子Ｚ２Ａ，Ｚ２Ｂ，Ｚ２Ｃを個別に接続してもよ
い。(b)におけるＶＤＤ２，ＶＤＤ３，ＶＤＤ４は内部
電源電圧、ＧＮＤ２，ＧＮＤ３，ＧＮＤ４は内部接地電
圧である。
【００２０】［第３の実施形態］第４図は本発明の第３
の実施形態の半導体集積回路装置の要部の説明図であっ
て、インピーダンス素子としてＭＯＳＦＥＴを用いたも
のである。(a)はインピーダンス素子Ｚ１としてｐ型Ｍ
ＯＳＦＥＴ８を使用し、このＭＯＳＦＥＴ８が導通する
ように、ソース端子に接続する電源パッド４と極性が反
対の接地パッド５をゲート端子に接続したものである。
(b)はインピーダンス素子Ｚ２としてｎ型ＭＯＳＦＥＴ
９を使用し、このＭＯＳＦＥＴ９が導通するように、ソ
ース端子に接続する接地パッド５と極性が反対の電源パ
ッド４をゲート端子に接続したものである。
の実施形態の半導体集積回路装置の要部の説明図であっ
て、インピーダンス素子としてＭＯＳＦＥＴを用いたも
のである。(a)はインピーダンス素子Ｚ１としてｐ型Ｍ
ＯＳＦＥＴ８を使用し、このＭＯＳＦＥＴ８が導通する
ように、ソース端子に接続する電源パッド４と極性が反
対の接地パッド５をゲート端子に接続したものである。
(b)はインピーダンス素子Ｚ２としてｎ型ＭＯＳＦＥＴ
９を使用し、このＭＯＳＦＥＴ９が導通するように、ソ
ース端子に接続する接地パッド５と極性が反対の電源パ
ッド４をゲート端子に接続したものである。
【００２１】本構成では、内部の半導体集積回路１を構
成するトランジスタと同じ工程でＭＯＳＦＥＴを造り込
むことになるため、集積回路を構成するトランジスタ特
性がばらついても、インピーダンス素子も同方向にばら
つくため、内部電源電圧ＶＤＤ１や内部接地電圧ＧＤＮ
１のレベルの変動を抑えることができる。なお、ＭＯＳ
ＦＥＴ８はＰＮＰトランジスタに、ＭＯＳＦＥＴ９はＮ
ＰＮトランジスタに置換でき、そのベースはＭＯＳＦＥ
Ｔのゲートに対応する。
成するトランジスタと同じ工程でＭＯＳＦＥＴを造り込
むことになるため、集積回路を構成するトランジスタ特
性がばらついても、インピーダンス素子も同方向にばら
つくため、内部電源電圧ＶＤＤ１や内部接地電圧ＧＤＮ
１のレベルの変動を抑えることができる。なお、ＭＯＳ
ＦＥＴ８はＰＮＰトランジスタに、ＭＯＳＦＥＴ９はＮ
ＰＮトランジスタに置換でき、そのベースはＭＯＳＦＥ
Ｔのゲートに対応する。
【００２２】［第４の実施形態］第５図は本発明の第４
の実施形態の半導体集積回路装置の要部の説明図であっ
て、インピーダンス素子としてＭＯＳＦＥＴとＣＭＯＳ
インバータを用いて、電源線２と接地線３の間の電圧、
つまり内部電源電圧を制御できるようにしたものであ
る。
の実施形態の半導体集積回路装置の要部の説明図であっ
て、インピーダンス素子としてＭＯＳＦＥＴとＣＭＯＳ
インバータを用いて、電源線２と接地線３の間の電圧、
つまり内部電源電圧を制御できるようにしたものであ
る。
【００２３】まず、(a)はインピーダンス素子Ｚ１とし
て、ｐ型ＭＯＳＦＥＴ８とこのＭＯＳＦＥＴ８のゲート
に出力端子を接続したＣＭＯＳインバータ１０を使用
し、そのインバータ１０の入力端子と電源端子（電源系
端子の一方）を電源パッド４に接続し、さらにこのイン
バータ１０の接地端子（電源系端子の他方）を可変接地
パッド１１（可変電源系パッド）に接続して、この可変
接地パッド１１に印加する可変外部接地電圧ＧＮＤ’に
よって、インバータ１０の出力電圧レベルを変化させ、
ＭＯＳＦＥＴ８の内部インピーダンスを制御できるよう
にし、内部電源電圧ＶＤＤ１を細かく制御できるように
したものである。
て、ｐ型ＭＯＳＦＥＴ８とこのＭＯＳＦＥＴ８のゲート
に出力端子を接続したＣＭＯＳインバータ１０を使用
し、そのインバータ１０の入力端子と電源端子（電源系
端子の一方）を電源パッド４に接続し、さらにこのイン
バータ１０の接地端子（電源系端子の他方）を可変接地
パッド１１（可変電源系パッド）に接続して、この可変
接地パッド１１に印加する可変外部接地電圧ＧＮＤ’に
よって、インバータ１０の出力電圧レベルを変化させ、
ＭＯＳＦＥＴ８の内部インピーダンスを制御できるよう
にし、内部電源電圧ＶＤＤ１を細かく制御できるように
したものである。
【００２４】(b)はインピーダンス素子Ｚ２として、ｎ
型ＭＯＳＦＥＴ９とこのＭＯＳＦＥＴ９のゲートに出力
端子を接続したＣＭＯＳインバータ１２を使用し、その
インバータ１２の入力端子と接地端子（電源系端子の一
方）を接地パッド５に接続し、さらに、このインバータ
１２の電源端子（電源系端子の他方）を可変電源パッド
１３（可変電源系パッド）に接続して、この可変電源パ
ッド１３に印加する可変外部電源電圧ＶＤＤ’によっ
て、インバータ１２の出力電圧レベルを変化させ、ＭＯ
ＳＦＥＴ９の内部インピーダンスを制御できるように
し、内部接地電圧ＧＮＤ１を細かく制御できるようにし
たものである。
型ＭＯＳＦＥＴ９とこのＭＯＳＦＥＴ９のゲートに出力
端子を接続したＣＭＯＳインバータ１２を使用し、その
インバータ１２の入力端子と接地端子（電源系端子の一
方）を接地パッド５に接続し、さらに、このインバータ
１２の電源端子（電源系端子の他方）を可変電源パッド
１３（可変電源系パッド）に接続して、この可変電源パ
ッド１３に印加する可変外部電源電圧ＶＤＤ’によっ
て、インバータ１２の出力電圧レベルを変化させ、ＭＯ
ＳＦＥＴ９の内部インピーダンスを制御できるように
し、内部接地電圧ＧＮＤ１を細かく制御できるようにし
たものである。
【００２５】(c)は(a)の構成において、インバータ１０
の入力端子を制御パッド１４に接続した構成に変更した
もので、この制御パッド１４に印加する制御電圧ＶＣと
可変接地パッド１１に印加する可変外部接地電圧ＧＮ
Ｄ’の組み合わせによってインバータ１０の出力電圧レ
ベルを変化させ、ＭＯＳＦＥＴ８の内部インピーダンス
を制御できるようにしたものである。この(c)の構成で
は、ＭＯＳＦＥＴ８の内部インピーダンス値をより細か
く制御でき、内部電源電圧ＶＤＤ１をより細かく制御で
きる。
の入力端子を制御パッド１４に接続した構成に変更した
もので、この制御パッド１４に印加する制御電圧ＶＣと
可変接地パッド１１に印加する可変外部接地電圧ＧＮ
Ｄ’の組み合わせによってインバータ１０の出力電圧レ
ベルを変化させ、ＭＯＳＦＥＴ８の内部インピーダンス
を制御できるようにしたものである。この(c)の構成で
は、ＭＯＳＦＥＴ８の内部インピーダンス値をより細か
く制御でき、内部電源電圧ＶＤＤ１をより細かく制御で
きる。
【００２６】(ｄ)は(ｂ)の構成において、インバータ１
２の入力端子を制御パッド１４に接続した構成に変更し
たもので、この制御パッド１４に印加する制御電圧ＶＣ
と可変電源パッド１３に印加する可変外部電源電圧ＶＤ
Ｄ’の組み合わせによってインバータ１２の出力電圧レ
ベルを変化させ、ＭＯＳＦＥＴ９の内部インピーダンス
を制御できるようにしたものである。この(d)の構成で
は、ＭＯＳＦＥＴ９の内部インピーダンス値をより細か
く制御でき、内部接地電圧ＧＮＤ１をより細かく制御で
きる。
２の入力端子を制御パッド１４に接続した構成に変更し
たもので、この制御パッド１４に印加する制御電圧ＶＣ
と可変電源パッド１３に印加する可変外部電源電圧ＶＤ
Ｄ’の組み合わせによってインバータ１２の出力電圧レ
ベルを変化させ、ＭＯＳＦＥＴ９の内部インピーダンス
を制御できるようにしたものである。この(d)の構成で
は、ＭＯＳＦＥＴ９の内部インピーダンス値をより細か
く制御でき、内部接地電圧ＧＮＤ１をより細かく制御で
きる。
【００２７】なお、以上の図５の(a)〜(d)のいずれにお
いても、ＭＯＳＦＥＴ８はＰＮＰトランジスタに、ＭＯ
ＳＦＥＴ９はＮＰＮトランジスタに置換でき、そのベー
スはＭＯＳＦＥＴのゲートに対応する。
いても、ＭＯＳＦＥＴ８はＰＮＰトランジスタに、ＭＯ
ＳＦＥＴ９はＮＰＮトランジスタに置換でき、そのベー
スはＭＯＳＦＥＴのゲートに対応する。
【００２８】［実験例］第６図は本発明の実験例を示す
ものであって、第５図に示すようにＭＯＳＦＥＴとイン
バータからインピーダンス素子を構成した場合に、外部
電磁波として、８００ＭＨｚ帯の正弦波成分をもつ電磁
波を、分周回路として構成した半導体集積回路１に照射
した場合、該半導体集積回路１が誤動作する外部電磁波
の臨界電界と電源電圧との関係を調べたものである。本
発明の構成（○印）をとることにより、従来例（図７）
の構成（●印）に比べて、外来電磁波に対して耐性を２
倍向上できることが分かる。
ものであって、第５図に示すようにＭＯＳＦＥＴとイン
バータからインピーダンス素子を構成した場合に、外部
電磁波として、８００ＭＨｚ帯の正弦波成分をもつ電磁
波を、分周回路として構成した半導体集積回路１に照射
した場合、該半導体集積回路１が誤動作する外部電磁波
の臨界電界と電源電圧との関係を調べたものである。本
発明の構成（○印）をとることにより、従来例（図７）
の構成（●印）に比べて、外来電磁波に対して耐性を２
倍向上できることが分かる。
【００２９】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、電源系パッドと内部電源系配線と
間にインピーダンス素子を接続したので、このインピー
ダンス素子と寄生容量により形成されるローパスフィル
タにより外来電磁波による電磁障害の影響を抑えられる
利点がある。
積回路装置によれば、電源系パッドと内部電源系配線と
間にインピーダンス素子を接続したので、このインピー
ダンス素子と寄生容量により形成されるローパスフィル
タにより外来電磁波による電磁障害の影響を抑えられる
利点がある。
【図１】 本発明の半導体集積回路装置の説明図であ
る。
る。
【図２】 図１の装置において、外来電磁波照射時の半
導体集積回路内部での電源線、接地線、信号線の電圧波
形図である。
導体集積回路内部での電源線、接地線、信号線の電圧波
形図である。
【図３】 (a)は半導体集積回路の電源線と接地線を共
通化した例の説明図、(b)は個別化した例の説明図であ
る。
通化した例の説明図、(b)は個別化した例の説明図であ
る。
【図４】 (a)は電源線側のインピーダンス素子をＭＯ
ＳＦＥＴで構成した例の説明図、(b)は接地線側のイン
ピーダンス素子をＭＯＳＦＥＴで構成した例の説明図で
ある。
ＳＦＥＴで構成した例の説明図、(b)は接地線側のイン
ピーダンス素子をＭＯＳＦＥＴで構成した例の説明図で
ある。
【図５】 (a)は電源線側のインピーダンス素子をＭＯ
ＳＦＥＴとインバータで構成した例の説明図、(b)は接
地線側のインピーダンス素子をＭＯＳＦＥＴとインバー
タで構成した例の説明図、(c)は電源線側のインピーダ
ンス素子をＭＯＳＦＥＴとインバータで構成した別の例
の説明図、(d)は接地線側のインピーダンス素子をＭＯ
ＳＦＥＴとインバータで構成した別の例の説明図であ
る。
ＳＦＥＴとインバータで構成した例の説明図、(b)は接
地線側のインピーダンス素子をＭＯＳＦＥＴとインバー
タで構成した例の説明図、(c)は電源線側のインピーダ
ンス素子をＭＯＳＦＥＴとインバータで構成した別の例
の説明図、(d)は接地線側のインピーダンス素子をＭＯ
ＳＦＥＴとインバータで構成した別の例の説明図であ
る。
【図６】 インピーダンス素子をＭＯＳＦＥＴとインバ
ータで構成した本発明とインピーダンス素子を使用しな
い従来例の場合の電源電圧に対する臨界電界の特性図で
ある。
ータで構成した本発明とインピーダンス素子を使用しな
い従来例の場合の電源電圧に対する臨界電界の特性図で
ある。
【図７】 従来の半導体集積回路装置の説明図である。
【図８】 図７の装置において、外来電磁波照射時の半
導体集積回路内部での電源線、接地線、信号線の電圧波
形図である。
導体集積回路内部での電源線、接地線、信号線の電圧波
形図である。
１：半導体集積回路、１０１：コア回路、１０２：入力
バッファ回路、１０３：出力バッファ回路、２：電源
線、３：接地線、４：電源パッド、５：接地パッド、
６：信号パッド、７：信号線、８：ｐ型ＭＯＳＦＥＴ、
９：ｎ型ＭＯＳＦＥＴ、１０：ＣＭＯＳインバータ、１
１：可変接地パッド、１２：インバータ、１３：可変電
源パッド、１４，１５：制御パッド Ｃ１，Ｃ２，Ｃ３：外部接続キャパシタ、Ｃ４，Ｃ５：
寄生容量 ＶＤＤ：外部電源電圧、ＶＤＤ１，ＶＤＤ２，ＶＤＤ
３，ＶＤＤ４：内部電源電圧、ＶＤＤ’：可変外部電源
電圧 ＧＮＤ：外部接地電圧、ＧＮＤ１，ＧＮＤ２，ＧＮＤ
３，ＧＮＤ４：内部接地電圧、ＧＮＤ’：可変外部接地
電圧
バッファ回路、１０３：出力バッファ回路、２：電源
線、３：接地線、４：電源パッド、５：接地パッド、
６：信号パッド、７：信号線、８：ｐ型ＭＯＳＦＥＴ、
９：ｎ型ＭＯＳＦＥＴ、１０：ＣＭＯＳインバータ、１
１：可変接地パッド、１２：インバータ、１３：可変電
源パッド、１４，１５：制御パッド Ｃ１，Ｃ２，Ｃ３：外部接続キャパシタ、Ｃ４，Ｃ５：
寄生容量 ＶＤＤ：外部電源電圧、ＶＤＤ１，ＶＤＤ２，ＶＤＤ
３，ＶＤＤ４：内部電源電圧、ＶＤＤ’：可変外部電源
電圧 ＧＮＤ：外部接地電圧、ＧＮＤ１，ＧＮＤ２，ＧＮＤ
３，ＧＮＤ４：内部接地電圧、ＧＮＤ’：可変外部接地
電圧
Claims (6)
- 【請求項１】半導体集積回路用の電源系パッドと該半導
体集積回路内に配線される内部電源系配線との間にイン
ピーダンス素子を接続したことを特徴とする半導体集積
回路装置。 - 【請求項２】請求項１に記載の半導体集積回路装置にお
いて、 前記半導体集積回路を、入力バッファ回路とコア回路と
出力バッファ回路とで構成し、前記内部電源系配線を該
各回路に共通として、該共通の内部電源系配線と前記電
源系パッドとの間に前記インピーダンス素子を接続した
ことを特徴とする半導体集積回路装置。 - 【請求項３】請求項１に記載の半導体集積回路装置にお
いて、 前記半導体集積回路を、入力バッファ回路とコア回路と
出力バッファ回路とで構成し、前記内部電源系配線を前
記各回路毎に分離して配線する共に、前記電源系パッド
を前記各回路毎に設け、前記各々の内部電源系配線と前
記各々の電源系パッドとの間に前記インピーダンス素子
を個々に接続したことを特徴とする半導体集積回路装
置。 - 【請求項４】請求項１、２又は３に記載の半導体集積回
路装置において、 前記インピーダンス素子をトランジスタで構成し、該ト
ランジスタのゲート又はベースに該トランジスタを導通
状態に制御する電源系パッドを接続したしたことを特徴
とする半導体集積回路装置。 - 【請求項５】請求項１、２又は３に記載の半導体集積回
路装置において、 前記インピーダンス素子をトランジスタで構成し、且つ
該トランジスタを制御するインバータを設け、 前記インバータは、その応答周波数を外部ＲＦノイズの
周波数より低く設定し、その入力端子を前記電源系パッ
ドに接続し、出力端子を前記トランジスタのゲート又は
ベースに接続し、電源系端子の一方を前記電源系パッド
に接続し、該電源系端子の他方を可変電源系パッドに接
続したことを特徴とする半導体集積回路装置。 - 【請求項６】請求項５に記載の半導体集積回路装置にお
いて、 前記インバータの前記入力端子を前記電源系パッドへの
接続に代えて制御信号が印加する制御パッドに接続した
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284489A JP3557523B2 (ja) | 2000-09-20 | 2000-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284489A JP3557523B2 (ja) | 2000-09-20 | 2000-09-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093998A true JP2002093998A (ja) | 2002-03-29 |
| JP3557523B2 JP3557523B2 (ja) | 2004-08-25 |
Family
ID=18768692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000284489A Expired - Lifetime JP3557523B2 (ja) | 2000-09-20 | 2000-09-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557523B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012123881A (ja) * | 2010-12-10 | 2012-06-28 | Elpida Memory Inc | 半導体装置 |
| JP2014178176A (ja) * | 2013-03-14 | 2014-09-25 | Fujitsu Semiconductor Ltd | 半導体装置および半導体装置のテスト方法 |
-
2000
- 2000-09-20 JP JP2000284489A patent/JP3557523B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012123881A (ja) * | 2010-12-10 | 2012-06-28 | Elpida Memory Inc | 半導体装置 |
| JP2014178176A (ja) * | 2013-03-14 | 2014-09-25 | Fujitsu Semiconductor Ltd | 半導体装置および半導体装置のテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3557523B2 (ja) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH117330A (ja) | 電源回路 | |
| US8120416B2 (en) | Semiconductor integrated circuit | |
| KR100194312B1 (ko) | 정전 파괴 보호 회로를 구비한 반도체 디바이스 | |
| JP3557523B2 (ja) | 半導体集積回路装置 | |
| US4982120A (en) | Power supply decoupling mechanism for integrated circuits | |
| JPS6161437A (ja) | 半導体集積回路装置 | |
| JP4005846B2 (ja) | 高周波スイッチ装置 | |
| JP4908091B2 (ja) | 半導体装置 | |
| JPH0438011A (ja) | 出力回路装置 | |
| JP2834034B2 (ja) | 半導体装置 | |
| JPH10107235A (ja) | ゲートアレーｌｓｉの構成方法とこれを用いた回路装置 | |
| JP2002373940A (ja) | 半導体集積回路装置 | |
| JPS6269656A (ja) | 半導体装置 | |
| US20060290455A1 (en) | Radio frequency receiver chip with improved electrostatic discharge level | |
| JPH0964276A (ja) | 半導体装置 | |
| US20050111157A1 (en) | Decoupling circuit for co-packaged semiconductor devices | |
| JP3030951B2 (ja) | 半導体集積装置 | |
| JP5655197B2 (ja) | 半導体パッケージ | |
| JP3170853B2 (ja) | 半導体装置 | |
| JP3693481B2 (ja) | 半導体集積回路 | |
| JPH05283656A (ja) | 半導体装置 | |
| JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
| CN117238873A (zh) | 半导体晶粒 | |
| JP2003152091A (ja) | 半導体集積回路 | |
| JPH0630379B2 (ja) | マスタスライス式半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3557523 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |