KR100194312B1 - 정전 파괴 보호 회로를 구비한 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스는 다수의 분리 영역으로 분할된 반도체 칩(10)을 갖고 있다. 이들 각각의 영역에서는 서로 독립한 다수의 공통 방전 라인(12a, 12b, 12c), 각각의 공통 방전 라인에 직접 접속되는 다수의 제1 본딩 패드(14a, 14b, 14c), 공통 방전 라인에 직접 접속되지 않는 다수의 제2 본딩 패드(13a, 13d, 13e, 13h, 13b, 13f, 13c, 13g), 제2 본딩 패드와 공통 방전 라인 사이에 접속되는 다수의 보호 소자(15a-15h), 및 제1 본딩 패드에 직접 접속되고 반도체 칩의 표면에 접착 고정되는 방전용 내부 리드(22)가 구비되어 있다. 본 발명의 모든 실시예에서, 1개 이상의 공통 방전 라인이 있다. 이 배열은 칩의 면적을 축소시키고 설계 자유도를 향상시키며 정전 파괴내성을 향상시킨다.

Description

정전 파괴 보호 회로를 구비한 반도체 디바이스
본 발명은 반도체 디바이스에 관한 것으로, 특히 정전 파괴 보호 회로를 구비한 LOC(Lead on Chip) 구조를 사용하여 조립된 반도체 디바이스에 관한 것이다.
정전기에 의해 발생된 고전압이 외부로부터 반도체 디바이스에 인가될 때, 반도체 기판 상의 소자는 충격을 입는다. 이것을 방지하기 위해, 여러 가지 정전 파괴 보호 기술이 제시되어 왔다. 이러한 기술들 중 하나로서 일본국 특허 공개 평7-086510에는 공통 방전 라인이 구비된 반도체 디바이스가 기술되어 있다.
상기 공개에 기술되어 있는 반도체 디바이스의 종래 기술의 예(제1 실시예)가 제1도에 기술되어 있다.
상기 종래 기술의 반도체 디바이스는 내부 회로(16), 본딩 패드(13s), 본딩 패드(13t), 본딩 패드(14), 본딩 패드(13u), 본딩 패드(13v), 본딩 패드(13w), 및 보호 소자(15s-15w)로 구성된다. 내부 회로(16)은 한 단부에서 입력 신호 IN을 수신하는 입력 저항기(R1), 이 입력 저항기(R1)의 다른 단부로부터 신호를 수신하는 CMOS 인버터형 입력단 회로(161), 상기 입력단 회로(161)로부터 선정된 신호 처리를 행하는 내부 처리부(162), 및 출력 신호 OUT으로서 상기 내부 처리부(162)에서 처리되는 신호를 출력하는 CMOS 인버터형의 출력단 회로(163)을 포함하고 있다. 본딩 패드(13s)는 전원 전위 Vcc1을 입력단 회로(161) 및 내부 처리부(162)에 공급하기 위해 단자(도시되지 않음; 이후에도 단자가 도시되지 않음)에 접속된다. 본딩 패드(13t)는 입력 신호 IN용 단자에 접속되고, 이 입력 신호 IN을 입력 저항기(R1)의한 단에 전송한다. 그라운드용 본딩 패드(14)는 접지 전위 GND1을 공급하기 위해 한 단자에 접속되고, 이 접지 전위 GND1을 입력단 회로(161) 및 내부 처리부(162)에 공급된다. 본딩 패드(13u)는 전원 전위 Vcc2를 공급하기 위한 단자에 접속되고, 이 전원 전위 Vcc2를 출력단 회로(163)에 공급한다. 본딩 패드(13v)는 출력 신호 OUT용 단자에 접속되고, 출력단 회로(163)으로부터 출력 신호 OUT을 출력한다. 본딩 패드(13w)는 접지 전위 GND2용 단자에 접속되고, 이 접지 전위 GND2를 출력단 회로(163)에 출력한다. 공통 방전 라인(12x)는 본딩 패드(14)에 접속되고, 본딩 패드(13s-13w)의 근처에 설치된다. 각각의 보호 소자(15s-15w)는 전압 클램프 소자(Q1-Q5)의 각각의 하나와, 다이오드 소자(D1-D5)의 각각의 하나에 제공되고, 본딩 패드(13s-13w)와 공통 방전 라인 사이에 배치된다.
여기에서, 출력단 회로(163)에 공급되는 전원 전위 Vcc2 lc 접지 전위 GND2는 다른 회로에 공급되는 전원 전위 Vcc2 및 접지 전위 GNDI과 구별된다. 이것은, 대전류가 출력단 회로(163)의 동작 중에 순간적으로 흐를 때, 전원 전위 라인과 접지 전위 라인에서 발생되는 전위 변화가 출력단 회로(163) 이외의 다른 회로에 노이즈로서 영향을 주는 것을 방지할 수 있기 때문이다.
상기와 같이 배열함으로써, 소정 극성의 고전압이 소정의 본딩 패드들 사이에 인가될 때, 기껏해야 1개의 전압 클램프 소자 및 1개의 순방향 다이오드 소자에 의해 전기 방전이 발생되고, 결과적으로 안정한 정전 파괴 내성을 발생한다. 예를 들어, 본딩 패드(13s)가 양의 극성이 되도록 충분히 큰 전압이 본딩 패드(13s 및 13w) 사이에 인가될 때, 본딩 패드(13s)에 접속되는 단자로부터 외부로의 전류 방전은 본딩 패드(13s)로부터 전압 클램프 회로(Q1)까지의 경로 다음에 오고, 그 다음 공통 방전 라인(12x) 및 다이오드 소자(D5) 다음에 온다.
방전 경로가 상기와 같기 때문에, 내부 회로(16)에 인가되는 최대 전압은 전압 클램프 소자(Q1-Q5)의 클램프 전압과 다이오드 소자(D1-D5)의 순방향 전압, 즉 소위 내장 전위 및 공통 방전 라인(12x)의 임피던스에 의해 발생되는 전압의 합이다. 이 최대 전압이 내부 회로(16)을 구성하는 MOS 트랜지스터의 게이트 산화물막의 절연 파괴 전압과 비교될 때, 보호 소자(15s-15w) 및 공통 방전 라인(12x)가 전압을 충분히 낮게 하도록 설계된다는 것을 알 수 있다.
제2a도 및 제2b도는 반도체 디바이스의 기판 상에 형성된 보호 소자(15s) 및 그 주변부를 도시한 평면도 및 단면도를 각각 도시하고 있다. 제2a도 및 제2b도에서 전압 클램프 소자(Q1) 및 다이오드 소자(D1)은 N형 불순물 영역(171 및 172), 및 P형 불순물 영역(173)으로 형성된다.
여기에서, N형 불순물 영역(171)은 접촉 구멍(174) 및 금속 배선(18)을 통해 본딩 패드(13s)에 접속되고, 이와 유사하게 N형 불순물 영역(172) 및 P형 불순물 영역(173)은 공통 방전 라인(12x)에 접속된다.
또한, 전압 클램프 소자(Q1)은 N형 불순물 영역(171 및 172) 및 P형 반도체 기판(173)으로 이루어지는 래터럴 타입의 NPN 바이폴라 트랜지스터로 이루어지고, 다이오드 소자(D1)은 N형 불순물 영역(171) 및 P형 불순물 영역(173)으로 형성된다. 제2b도에서, 금속 배선은 본딩 패드 및 도시되지 않은 공통 방전 라인에 접속된다. 상술한 NPN 바이폴라 트랜지스터로 이루어진 전압 클램프 소자(Q1)에 의해 2개의 N형 불순물 영역(172 및 172) 사이의 거리를 변화시킴으로써 클램프 전압을 제어할 수 있다. 즉, N형 불순물 영역(172 및 172) 사이의 거리를 작게하는 정도의 클램프 전압을 낮게 할 수 있다. 그러므로, 소자 구조의 미세화에 따라 MOS 트랜지스터의 게이트 산화막의 두께가 얇아져서 절연 파괴 전압이 저하하지만, 여기에 사용되는 전압 클램프 소자의 클램프 전압을 저하함으로써 반도체 디바이스에서의 정전 파괴 전압 내성을 향상시킬 수 있다.
제3도는 상술한 공통 방전 라인을 사용한 정전 파괴 보호 기술이 적용된 반도체 디바이스의 칩의 평면도이다.
제3도에 도시된 바와 같이, 공통 방전 라인(12x)는 반도체 칩(10x)의 주변부(스크라이브 라인부)에 제공된다. 일반적으로, 반도체 디바이스에서, 반도체 기판에 접속되는 이러한 라인(이하, 스크라이브 라인이라 함)은 반도체 칩의 주변부에 제공된다. 제3도에 도시된 공통 방전 라인(12x)는 스크라이브 라인과 공통이다. 공통 방전 라인이 상술한 바와 같이, 기존의 스크라이브 라인과 공통인 경우에, 반도체 칩의 면적의 증가없이 정전 파괴 내성을 향상시킬 수 있다. 제3도에서, 보호 소자(15s-15z)가 상세히 도시되지 않았다.
제4도는 또한 반도체 칩을 고정 유지하는 도전부용 다이 패드도 공통 방전 라인으로서 이용된 예(제2 실시예)를 도시한 평면도이다. 제4도에서, 공통 방전 라인(12y)는 반도체 칩(10y)의 양 단에서 본딩 와이어(30)에 의해 다이 패드(24)에 접속된다.
상기 설명에서는 공통 방전 라인으로서 접지 전위 라인을 이용한 예에 관해 설명하였지만, 이 목적을 위해 접지 전위 라인 이외의 라인을 물론 이용할 수 있다.
최근, 특히 반도체 메모리 디바이스 분야에서 메모리 용량의 증가는 반도체 칩의 면적의 증가를 필요로 하였다. 이러한 반도체 칩을 표준화된 치수 크기의 패키지에 내장하기 위해, LOC(Lead on Chip)이라 불리는 새로운 조립 기술이 개발되었다(예를 들면, 닉께이 마이크로디바이스, 1991년 11월호, 79-83면 참조).
종래의 리드 프레임에서, 반도체 칩을 고정 유지하는 다이 패드와, 반도체 디바이스의 출력 신호용 외부 단자로 이끌어지는 내부 리드가 서로 독립하여 설치되는 것에 반하여(제4도), 내부 리드를 반도체 칩 상에 배치하고(즉, LOC, Lead on Chip) 반도체 칩을 고정 유지하는 기능을 갖게 함으로써 다이 패드가 불필요하게 하는 구성을 이용하는 새로운 기술이다.
상술한 새로운 기술은 다이 패드와 내부 리드를 서로 분리하는 영역, 및 내부 리드상에 본딩 패드를 위한 영역을 제거할 수 있다. 제4도에서, 제4도에 도시된 영역(B) 및 영역(C)는 상기 영역에 각각 대응한다. 이 영역(B) 및 (C) 모두를 커버하는 이러한 영역의 크기는 0.5-1㎜ 정도이고, 이것은 이 크기만큼 큰 반도체 칩이 종래 기술에서의 것과 동일한 크기를 갖는 패키지에 수납될 수 있다는 것을 의미한다.
또한, 반도체 칩 상의 내부 리드의 형상이 임의로 설계될 수 있기 때문에, 반도체 칩의 주변에만 미리 제공되는 본딩 패드가 반도체 칩의 표면의 소정 위치에 배치될 수 있다. 이것은 설계의 자유도를 증가시킬 뿐만 아니라 반도체 칩 상에 형성된 배선의 길이를 단축하여 동작 속도를 증가, 및 전원 배선의 강화로 인해 동작시에 노이즈 감소 등 반도체 디바이스 내성을 향상시키는데 기여한다.
제5도는 이미 설명된 LOC 구조를 갖는 반도체 디바이스(제3 실시예)를 도시한 평면도이다. 제5도에서, 내부 리드(21s-21z)는 반도체 칩 상에 제공되고 접착제(도시하지 않음)를 이용하여 반도체 칩(10z)를 고정 유지한다. 본딩 패드(13s-13z 및 14)는 반도체 칩(10z)의 외주변부 이외에 반도체 칩의 내측 영역에도 제공되는 것(13t, 13x, 13y, 13u)도 포함하고 있다. 공통 방전 라인(12z)는 이들 본딩 패드(13t, 13x, 13y, 13u) 근처의 영역까지 연장한다.
그러나, 상술한 LOC 구조를 갖는 반도체 디바이스에서는 다음과 같은 새로운 문제점이 야기된다.
LOC 구조를 채용한 결과, 본딩 패드를 반도체 칩의 표면 상의 임의의 위치에 배치할 수 있다. 그러나, 공통 방전 라인도 또한 이들 보정 패드 근처에 제공되기 때문에, 반도체 칩의 내측에도 공통 방전 라인이 배치되도록 요구된다. 즉, 반도체 칩의 내측은 공통 방전 라인을 배치시키기 위한 영역이 요구되고, 이것은 반도체 칩 면적으리 증가를 가져온다. 요구되는 공통 방전 라인의 폭은, 그것이 깊이에 좌우되어도, 일반적으로 10㎛ 내지 40㎛ 정도이고 이것은 반도체 칩 면적의 증가에 대응한다.
반도체 칩 면적의 증가 등을 방지하기 위한 한 방법으로는 공통 방전 라인의 폭을 감소시키나, 좁은 공통 방전 라인은 임피던스의 증가를 발생하여 내부 회로에 인가될 전압을 보다 높게 요구한다. 그 결과, 내부 회로의 정전 파괴 내성이 악화되고, 정전 파괴에 의해 여러 가지 문제점이 발생된다.
또한, 본딩 패드가 칩의 주변부 및 내부 모두에 배치되는 경우에, 각각의 본딩 패드는 보호 소자를 통해 제공되거나, 이들 본딩 패드가 직접 상호 접속되는 공통 방전 라인으로 제공되는 것이 필요하다. 또한, 본딩 방전 라인의 임피던스가 칩 표면 상의 소정의 2개의 본딩 패드들 사이에서 과도하게 크게되지 않게 하기 위해, 공통 방전 라인의 위치를 조심스럽게 선택할 필요가 있다. 이것은 설계 자유도가 상당히 저해된다는 것을 의미한다. 반도체 메모리 디바이스의 경우에, 특히 DRAM 또는 SRAM에서의 반도체 메모리 디바이스의 경우에, 반도체 칩 내부에는 다수의 메모리 어레이를 갖는 영역이 존재하기 때문에 이 영역을 피하여 공통 방전 라인을 배치하지 않으면 안되고 이것은 설계상의 어려움을 한층 부가하는 것이다.
그러므로, 본 발명의 목적은 종래 기술의 문제점을 극복하고, 칩의 면적을 감소하고 설계 자유도를 증대시키며 정전 파괴 내성을 향상시킬 수 있는 반도체 디바이스를 제공하려는 것이다.
본 발명의 한 특징에 따르면, 입력 신호에 응답하여 처리된 후 소정의 신호를 출력하기 위한 내부 회로를 구비한 반도체 칩을 갖는 반도체 디바이스가 제공되는데, 이 반도체 디바이스는, 반도체 칩을 분할하여 형성된 다수의 분리 영역, 상기 분리 영역 각각에 제공되는 서로 독립한 공통 방전 라인, 상기 공통 방전 라인 각각에 직접 접속되는 제1 본딩 패드, 상기 공통 방전 라인 각각에 직접 접속되는 제2 본딩 패드, 상기 제2 본딩 패드와 공통 방전 라인 사이에 접속되는 보호 소자, 및 상기 제1 본딩 패드에 직접 접속되고 반도체 칩의 표면에 접착 고정되는 방전용 내부 리드를 포함하고 있다.
분리 영역은 반도체 칩의 전체 주변 영역 및 상기 전체 주변 영역 내부의 소정 영역으로 이루어질 수 있거나, 또는 반도체 칩의 소정 주변 영역으로 이루어질 수 있다.
또한 공통 방전 라인은 제1 본딩 패드와 보호 소자 사이에 배치된 소정 부분을 가질 수 있고, 상기 소정 부분은 제1 본딩 패드와 보호 소자를 직접 상호 접속한다.
또한, 내부 리드는 공통 방전 라인의 소정의 부분에 근접 병행하여 배치되고 다수의 점에서 상기 소정의 부분에 접속되도록 배열될 수 있다.
제1도는 종래의 반도체 디바이스의 제1 실시예의 회로도.
제2a도는 제1도에 도시된 종래의 반도체 디바이스의 보호 소자 및 주변의 사시도이고, 제2b도는 제2a도에 도시된 도면의 라인 2B-2B를 따라 절취한 단면도.
제3도는 종래의 반도체 디바이스의 제1 실시예의 평면도.
제4도는 종래의 반도체 디바이스의 제2 실시예의 평면도.
제5도는 종래의 반도체 디바이스의 제3 실시예의 평면도.
제6도는 본 발명에 따른 디바이스의 제1 실시예의 평면도.
제7도는 본 발명에 따른 디바이스의 제2 실시예의 평면도.
제8도는 본 발명에 따른 디바이스의 제3 실시예의 평면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 칩 11 : 반도체 기판
12a-12c : 공통 방전 라인 13a-13h : 본딩 패드
14a-14c : 본딩 패드 15a-15g : 보호 소자
21a-21h, 22 : 내부 리드 30 : 본딩 라인
본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조하여 설명된 본 발명의 양호한 실시예의 설명으로부터 명백하다.
이제 본 발명의 양호한 실시예를 첨부된 도면을 참조하여 설명하겠다.
제6도는 본 발명에 다른 제1 실시예의 반도체 디바이스의 평면도이다.
이 제1 실시예의 구성은 다음의 점에서 제5도에 도시된 종래 기술의 반도체 디바이스의 것과 상이하다. 종래 기술에서는 모든 보호 소자(15s-15z)가 단일 공통 방전 라인(12z)에 접속된다. 그러나 이 실시예의 구성에서는 공통 방전 라인, 본딩 패드 및 보호 소자가 제공되는 반도체 칩(10)의 영역을 3개의 영역, 즉 전체의 주변 영역 및 이 주변 영역으로 둘러싸인 2개의 내측 영역으로 분할되고, 이들 3개의 각 영역에서는 서로 독립한 공통 방전 라인(12a-12c) 및 각각의 공통 방전 라인에 직접 접속되는 본딩 패드(14a-14c)가 제공된다. 전체의 주변 영역에 배치되는 보호 소자(15a, 15d, 15e, 15h)가 공통 방전 라인(12a)에 접속되고, 2개의 내측 영역 중 1개의 내측 영역에 배치되는 보호 소자(15b 및 15g)가 공통 방전 라인(12b)에 접속되며, 2개의 내측 영역 중 다른측에 배치되는 보호 소자(15c 및 15g)가 공통 방정 라인(12c)에 접속된다. 방전용 내부 리드(22)는 본딩 패드(14a-14c)의 근처에 배치되고 반도체 칩(10)의 표면에 고정되고, 내부 리드(22)는 본딩 라인(30)에 의해 상기 본딩 패드(14a-14c)에 접속된다. 공통 방전 라인(12b)는 본딩 패드(14b)와 보호 소자(15b) 사이와, 본딩 패드(14b)와 보호 소자(15f) 사이에 제공되고 그들을 직접 상호 접속한다. 공통 방전 라인(12c)는 본딩 패드(14c)와 보호 소자(15c) 사이와, 본딩 패드(14c)와 보호 소자(15g) 사이에 제공되고 그들을 직접 상호 접속한다.
제1 실시예에서, 본딩 패드(14b 및 14c)가 내측 영역에 부수적으로 제공되었지만, 본딩 패드(13b, 13f, 13g 및 13c)와 보호 소자(15b, 15f, 15g 및 15c) 사이의 공간을 이용하면, 이들 본딩 패드(14b 및 14c)를 충분히 추가할 수 있다.
또한, 본 실시예에 따르면, 공통 방전 라인(12b, 12c)가 본딩 패드(14b, 14c)와 보호 소자(15b, 15f, 15c, 15g) 사이에 제공되어 내측 영역에 제공되는 본딩 패드 및 보호 소자를 평행하게 되도록 공통 방전 라인을 제공할 필요가 없다. 그러므로, 칩 면적이 이에 따라 감소될 수 있다. 평행한 공통 방전 라인의 폭이 30㎛이면, 칩 면적은 16 Mbit DRAM의 경우에 약 0.4% 감소될 수 있다. 또한, 실제로는 주변 영역과 내부 영역을 상호 접속하는 공통 방전 라인이 불필요하기 때문에, 칩 면적의 감소 뿐만 아니라 다른 배선 및 필요한 다른 배선을 누락시킬 수 있어서 자유도를 증가시킨다. 또한, 공통 배선 라인의 폭이 감소되지 않기 때문에, 그의 임피던스는 방전용 내부 배선(22)에 의해 낮아질 수 있어서 정전 파괴 내성을 향상시킬 수 있다.
제7도는 본 발명의 제2 실시예에 따른 반도체 디바이스를 도시한 평면도이다. 제2 실시예에서는 제1 실시예와 달리 2개의 본딩 패드가 부가될 충분한 공간이 없는 경우에도, 1개의 본딩 패드(14d)만이 제공된다. 이 경우에, 내측 영역은 2개의 영역으로 분할되지 않고, 본딩 패드(14d)에 직접 접속되지 않고 본딩 패드(13b, 13f, 14b, 13g, 13c)와 밀접 평행한 1개의 공통 방전 라인(12d), 및 보호 소자(15b, 15f, 15g, 15c)가 제공되고, 이들 보호 소자는 상호 접속된다. 공통 방전 라인(12a 및 12d)는 반도체 칩(10a)의 표면 상에 고정되고, 본딩 배선(30)에 의해 본딩 패드(14a 및 14b)에 접속되는 내부 리드(22a)에 의해 상호 접속된다.
제2 실시예에서는 내측 영역에서 칩의 면적이 감소하지 않았지만, 공통 방전 라인(12a 및 12d)에 상호 접속되는 공통 방전 라인은 불필요하여 전체 칩 면적이 이에 따라 감소되어 설계 자유도가 증가된다. 또한, 제1 실시예에서와 같이 정전 파괴 내성이 향상될 수 있다.
제8도는 본 발명에 따른 제3 실시예의 반도체 디바이스를 도시한 평면도이다.
이 제3 실시예에서는 서로 대향한 2개의 주변 영역 및 1개의 내측 영역이 있다. 2개의 주변 영역 중 한 영역은 공통 방전 라인(12e), 이 공통 방전 라인(12e)에 직접 접속되는 본딩 패드(14d) 및 이 공통 방전 라인(12e)에 근접 평행하게 배치된 본딩 패드(13a, 13e) 및 보호 소자(15a, 15e)를 구비하고 있다. 2개의 주변 영역들 중 다른 영역은 다른 공통 방전 라인(12g), 이 공통 방전 라인(12g)에 직접 접속되는 본딩 패드(14f), 및 상기 공통 방전 라인(12g)에 근접 평행하게 배치된 본딩 패드(13d, 13h) 및 보호 소자(15d, 15h)를 구비하고 있다. 내부 영역은 공통 방전 라인(12f), 이 공통 방전 라인(12f)에 직접 접속된 본딩 패드(14e), 및 상기 공통 방전 라인(12f)에 근접 평행하게 배치된 본딩 패드(13b, 13c, 13f, 13g) 및 보호 소자(15b, 15c, 15f, 15g)를 구비하고 있다. 공통 방전 라인(12e, 12f, 12g)는 본딩 와이어(30)에 의해 본딩 패드(14d, 14e, 14f)에 각각 접속되고 반도체 칩(10b)의 표면 상에 고정된 내부 리드(22b)에 의해 상호 접속된다.
이 제3 실시예에서는 공통 방전 라인(12e, 12g)가 설치되어 있는 것 이외의 측면에 공통 방전 라인이 필요없고, 주변 영역과 내측 영역을 접속하기 위한 공통 방전 라인도 필요없다. 따라서 칩 면적이 감소되고 설계 자유도가 향상될 수 있다. 또한, 제1 및 제2 실시예에서와 같이, 정전 파괴 내성이 향상된다.
상기 실시예에서는 공통 방전 라인이 다수의 영역들 각각에 분리하여 배치되고 공통 방전 라인이 내부 리드 또는 리드들에 의해 상호 접속되는 예가 사용되었지만, 본 발명이 이에 제한되지 않는다. 예를 들면, 소정의 공통 방전 라인의 폭이 충분히 확보할 수 없어서 임피던스가 증가하는 경우에는 방전용 내부 리드가 공통 방전 라인에 근접 병행하여 배치되고 다수의 점에서 이 공통 방전 라인과 접속될 수 있어서 임피던스를 저하시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 반도체 디바이스는 본딩 패드, 보호 소자 및 공통 방전 라인이 설치되는 반도체 칩의 영역이 다수의 분리 영역으로 분할되고, 이 분리 영역에서는 서로 독립한 공통 방전 라인, 이 공통 방전 라인에 직접 접속되는 본딩 패드를 포함하는 다수의 본딩 패드 및 보호 소자도 설치되어 있고, 각각의 분리 영역의 공통 방전 라인 각각에 접속되고 반도체 칩의 표면에 접착 고정되는 방전용 내부 리드가 설치되도록 구성된다. 그러므로, 단일 공통 방전 라인이 있는 종래 기술의 예에 비해 주변부를 내측 영역과 결합하기 위해 사용되는 공통 방전 라인의 일부가 방전용 내부 리드로 교체될 수 있고, 이것은 공통 방전 라인에 의해 점유되는 영역이 감소되고 설계 자유도가 증가된다는 것을 의미한다. 또한, 방전용 공통 방전 라인을 포함하는 공통 방전 라인들의 임피던스가 낮아져 정전 파괴 내성을 향상시킨다.
본 발명이 양호한 실시예로 기술되었지만, 이로 제한하려는 것은 아니고, 특허 청구의 범위에 정해진 발명의 범위를 벗어나지 않고 여러 가지로 변형할 수 있다.

Claims (4)

  1. 입력 신호에 응답하여 처리된 후 소정의 신호를 출력하기 위한 내부 회로를 구비한 반도체 칩을 갖는 반도체 디바이스에 있어서, 상기 반도체 칩을 분할하여 형성된 다수의 분리 영역, 상기 분리 영역 각각에 제공되는 서로 독립한 공통 방전 라인(12a, 12b, 12c), 상기 공통 방전 라인 각각에 직접 접속되는 제1 본딩 패드(14a, 14b, 14c), 상기 공통 방전 라인에 직접 접속되는 것 이외의 제2 본딩 패드(13a, 13d, 13e, 13h, 13b, 13f, 13c, 13g), 상기 제2 본딩 패드와 공통 방전 라인 사이에 접속되는 보호 소자(15a-15h), 및 상기 제1 본딩 패드에 직접 접속되고 상기 반도체 칩의 표면에 접착 고정되는 방전용 내부 리드(22)를 포함하고 있는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 분리 영역은 상기 반도체 칩의 전체 주변 영역 및 상기 전체 주변 영역 내부의 소정 영역으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 분리 영역은 상기 반도체 칩의 소정 주변 영역으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 공통 방전 라인은 상기 제1 본딩 패드와 상기 보호 소자 사이에 배치된 소정 부분을 갖고, 상기 소정 부분은 상기 제1 본딩 패드와 상기 보호 소자를 직접 상호 접속하는 것을 특징으로 하는 반도체 디바이스.
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