JP3304283B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
Description
【０００１】
【発明の属する技術分野】本発明は、リードフレームの
チップ搭載部の両面に、それぞれ集積回路チップが搭載
され、該各集積回路チップの対応する各電極が、それぞ
れ、共通リード端子に接続されて成る樹脂封止型半導体
集積回路装置に関するものである。
チップ搭載部の両面に、それぞれ集積回路チップが搭載
され、該各集積回路チップの対応する各電極が、それぞ
れ、共通リード端子に接続されて成る樹脂封止型半導体
集積回路装置に関するものである。
【０００２】
【従来の技術】樹脂封止型半導体集積回路装置は、リー
ドフレームのチップ搭載部に集積回路チップが搭載さ
れ、該集積回路チップの各電極とリード端子間がボンデ
ィングワイヤにより接続された構成となっている。かか
る通常の樹脂封止型半導体集積回路装置に対して、機能
の向上、或いは実装密度の向上を企図して、リードフレ
ームのチップ搭載部の両面に、それぞれ集積回路チップ
を搭載する構成とした両面搭載型半導体集積回路装置が
提案されている。
ドフレームのチップ搭載部に集積回路チップが搭載さ
れ、該集積回路チップの各電極とリード端子間がボンデ
ィングワイヤにより接続された構成となっている。かか
る通常の樹脂封止型半導体集積回路装置に対して、機能
の向上、或いは実装密度の向上を企図して、リードフレ
ームのチップ搭載部の両面に、それぞれ集積回路チップ
を搭載する構成とした両面搭載型半導体集積回路装置が
提案されている。
【０００３】図２に、従来の両面搭載型半導体集積回路
装置の構成図を示す。図において、３１は、リードフレ
ームのチップ搭載部であり、その両面に、それぞれ、集
積回路チップ３２、３３が搭載されている。各集積回路
チップ３２及び３３の対応する電極（図示せず）と、共
通リード端子３４との間は、それぞれボンディングワイ
ヤ３５にて接続されている。３６は封止樹脂である。例
えば、集積回路チップ３２及び３３が、それぞれ、同一
容量のメモリチップであり、両面搭載により、容量を２
倍とする場合は、チップ選択信号入力に基づき内部回路
に選択信号を出力するデコーダ回路部分のみが相違し、
他の部分は同一構成の２つのメモリチップ（但し、一方
のチップは、他方のチップに対して、左右（又は上下）
反転構造となっている）をチップ搭載部の両面に搭載
し、各メモリチップの対応する電極は同一のリード端子
に接続する構成とすることにより、面積的に同一であり
ながら、機能（容量）を２倍とした半導体集積回路装置
を得ることができる。かかる半導体集積回路装置は、例
えば、特開平２−８７６６１号公報に開示されている。
装置の構成図を示す。図において、３１は、リードフレ
ームのチップ搭載部であり、その両面に、それぞれ、集
積回路チップ３２、３３が搭載されている。各集積回路
チップ３２及び３３の対応する電極（図示せず）と、共
通リード端子３４との間は、それぞれボンディングワイ
ヤ３５にて接続されている。３６は封止樹脂である。例
えば、集積回路チップ３２及び３３が、それぞれ、同一
容量のメモリチップであり、両面搭載により、容量を２
倍とする場合は、チップ選択信号入力に基づき内部回路
に選択信号を出力するデコーダ回路部分のみが相違し、
他の部分は同一構成の２つのメモリチップ（但し、一方
のチップは、他方のチップに対して、左右（又は上下）
反転構造となっている）をチップ搭載部の両面に搭載
し、各メモリチップの対応する電極は同一のリード端子
に接続する構成とすることにより、面積的に同一であり
ながら、機能（容量）を２倍とした半導体集積回路装置
を得ることができる。かかる半導体集積回路装置は、例
えば、特開平２−８７６６１号公報に開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の両面搭載型半導体集積回路装置には、以下に示す問
題点があった。
来の両面搭載型半導体集積回路装置には、以下に示す問
題点があった。
【０００５】一般に、集積回路チップの各電極に対して
は、外部よりの静電気の侵入に備えて静電保護回路が設
けられている。すなわち、該静電保護回路により、外部
より侵入した静電荷を電源ライン等に逃がし、内部回路
に高電圧が印加されることを防止して、その破壊を未然
に防止するようにしている。両面搭載型半導体集積回路
装置に於いては、かかる、静電保護回路を、それぞれ、
その内部に有する２個の集積回路チップがリードフレー
ムのチップ搭載部の両面に搭載され、各集積回路チップ
の対応する電極が、それぞれ共通のリード端子にボンデ
ィングワイヤにより接続されることになる。したがっ
て、各リード端子から見た場合、必要な２倍の機能を有
する静電保護回路が接続されることになる。これは、必
要以上に無駄な回路を設けていることになる。また、静
電保護回路は、一般に、図３に示すように、トランジス
タ、ダイオード等により構成されており、ＰＮ接合や配
線容量等の容量が付加される。したがって、両面搭載型
半導体集積回路装置においては、通常の半導体集積回路
装置の約２倍の容量が付くことになり、信号伝搬の遅延
が増大するいう不都合を生じる。
は、外部よりの静電気の侵入に備えて静電保護回路が設
けられている。すなわち、該静電保護回路により、外部
より侵入した静電荷を電源ライン等に逃がし、内部回路
に高電圧が印加されることを防止して、その破壊を未然
に防止するようにしている。両面搭載型半導体集積回路
装置に於いては、かかる、静電保護回路を、それぞれ、
その内部に有する２個の集積回路チップがリードフレー
ムのチップ搭載部の両面に搭載され、各集積回路チップ
の対応する電極が、それぞれ共通のリード端子にボンデ
ィングワイヤにより接続されることになる。したがっ
て、各リード端子から見た場合、必要な２倍の機能を有
する静電保護回路が接続されることになる。これは、必
要以上に無駄な回路を設けていることになる。また、静
電保護回路は、一般に、図３に示すように、トランジス
タ、ダイオード等により構成されており、ＰＮ接合や配
線容量等の容量が付加される。したがって、両面搭載型
半導体集積回路装置においては、通常の半導体集積回路
装置の約２倍の容量が付くことになり、信号伝搬の遅延
が増大するいう不都合を生じる。
【０００６】本発明は、かかる従来の問題点を解決すべ
くなされたものであり、上記の無駄を排し、チップ面積
の縮小を図ると共に、信号伝搬遅延の増大を防止した両
面搭載型半導体集積回路装置を提供するものである。
くなされたものであり、上記の無駄を排し、チップ面積
の縮小を図ると共に、信号伝搬遅延の増大を防止した両
面搭載型半導体集積回路装置を提供するものである。
【０００７】
【課題を解決するための手段】本発明（請求項１）の半
導体集積回路装置は、リードフレームのチップ搭載部の
両面に、それぞれ集積回路チップが搭載され、該各集積
回路チップの対応する各電極が、それぞれ、共通リード
端子に接続されて成る樹脂封止型半導体集積回路装置に
おいて、上記共通リード端子に対して設けられる静電保
護回路が、何れか一方の集積回路チップにのみ設けられ
て成ることを特徴とするものである。
導体集積回路装置は、リードフレームのチップ搭載部の
両面に、それぞれ集積回路チップが搭載され、該各集積
回路チップの対応する各電極が、それぞれ、共通リード
端子に接続されて成る樹脂封止型半導体集積回路装置に
おいて、上記共通リード端子に対して設けられる静電保
護回路が、何れか一方の集積回路チップにのみ設けられ
て成ることを特徴とするものである。
【０００８】また、本発明（請求項２）の半導体集積回
路装置は、リードフレームのチップ搭載部の両面に、そ
れぞれ集積回路チップが搭載され、該各集積回路チップ
の対応する各電極が、それぞれ、共通リード端子に接続
されて成る樹脂封止型半導体集積回路装置において、上
記共通リード端子に対して設けられる静電保護回路が、
一方の集積回路チップに設けられる第１部分と、他方の
集積回路チップに設けられる第２部分とから成り、該両
部分の集合により、必要な機能を満たすべく構成されて
成ることを特徴とするものである。
路装置は、リードフレームのチップ搭載部の両面に、そ
れぞれ集積回路チップが搭載され、該各集積回路チップ
の対応する各電極が、それぞれ、共通リード端子に接続
されて成る樹脂封止型半導体集積回路装置において、上
記共通リード端子に対して設けられる静電保護回路が、
一方の集積回路チップに設けられる第１部分と、他方の
集積回路チップに設けられる第２部分とから成り、該両
部分の集合により、必要な機能を満たすべく構成されて
成ることを特徴とするものである。
【０００９】かかる本発明の半導体集積回路装置によれ
ば、両面搭載型半導体集積回路装置において、静電保護
回路を何れか一方の集積回路チップにのみ設け、或い
は、所定規模の静電保護回路を２つの集積回路チップに
分散させて設ける構成としているので、無駄な回路を無
くすことができ、チップ面積の縮小を図ることができる
と共に、各電極に付加される寄生容量の増加を防止する
ことができ、信号遅延の増大を防止することができるも
のである。
ば、両面搭載型半導体集積回路装置において、静電保護
回路を何れか一方の集積回路チップにのみ設け、或い
は、所定規模の静電保護回路を２つの集積回路チップに
分散させて設ける構成としているので、無駄な回路を無
くすことができ、チップ面積の縮小を図ることができる
と共に、各電極に付加される寄生容量の増加を防止する
ことができ、信号遅延の増大を防止することができるも
のである。
【００１０】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１１】図１は、本発明の一実施形態である半導体
集積回路装置の概略的構成図である。
集積回路装置の概略的構成図である。
【００１２】本実施形態は、構造的には、図２に示す従
来の半導体集積回路装置の構造と同一であり、図１にお
いては、特徴部分のみを示している。図において、１１
及び１２は、それぞれ、集積回路チップであり、例え
ば、同一容量のメモリチップ（ＤＲＡＭ、ＲＯＭ等）で
ある。本実施形態においては、必要規模の静電保護回路
を２つの集積回路チップ１１及び１２に分散させて（例
えば、それぞれに、１／２規模ずつ設ける）設ける構成
としている。図において、１３及び１４は、それぞれ、
集積回路チップ１１及び１２に設けられた静電保護回路
であり、該分散して設けられた２つの静電保護回路１３
及び１４の両者によって、必要な静電保護機能が得られ
るように構成されている。１５及び１６は、それぞれ、
静電保護回路１３及び１４が接続される電極、１７は、
上記電極１５及び１６に対する共通リード端子、１８及
び１９は、それぞれ、共通リード端子１７と、各電極１
５及び１６間を接続するボンディングワイヤである。
来の半導体集積回路装置の構造と同一であり、図１にお
いては、特徴部分のみを示している。図において、１１
及び１２は、それぞれ、集積回路チップであり、例え
ば、同一容量のメモリチップ（ＤＲＡＭ、ＲＯＭ等）で
ある。本実施形態においては、必要規模の静電保護回路
を２つの集積回路チップ１１及び１２に分散させて（例
えば、それぞれに、１／２規模ずつ設ける）設ける構成
としている。図において、１３及び１４は、それぞれ、
集積回路チップ１１及び１２に設けられた静電保護回路
であり、該分散して設けられた２つの静電保護回路１３
及び１４の両者によって、必要な静電保護機能が得られ
るように構成されている。１５及び１６は、それぞれ、
静電保護回路１３及び１４が接続される電極、１７は、
上記電極１５及び１６に対する共通リード端子、１８及
び１９は、それぞれ、共通リード端子１７と、各電極１
５及び１６間を接続するボンディングワイヤである。
【００１３】図４に、外部より入力されるチップ選択信
号に応じて、集積回路チップ１１と、集積回路チップ１
２の何れか一方を有効とする制御回路部分の構成を示
す。
号に応じて、集積回路チップ１１と、集積回路チップ１
２の何れか一方を有効とする制御回路部分の構成を示
す。
【００１４】図に示す電極に、外部よりのチップ選択信
号が印加される。配線修正部の接続を集積回路チップ１
１と１２とで異ならせることにより、チップ選択信号の
Ｈ、Ｌに応じて、何れか一方の集積回路チップの内部制
御信号がＨ、他方の集積回路チップの内部制御信号がＬ
となり、チップ選択が行われる。
号が印加される。配線修正部の接続を集積回路チップ１
１と１２とで異ならせることにより、チップ選択信号の
Ｈ、Ｌに応じて、何れか一方の集積回路チップの内部制
御信号がＨ、他方の集積回路チップの内部制御信号がＬ
となり、チップ選択が行われる。
【００１５】上記実施形態においては、１個のリード端
子に対する静電保護回路を２つの集積回路チップに分散
させて設け、それぞれの集積回路チップに設けられた各
静電保護回路の集合によって、所定の機能が得られる構
成としているが、１個のリード端子に対して必要な規模
の静電保護回路を、何れか一方の集積回路チップにのみ
設ける構成としてもしてもよい。この場合、全リード端
子に対するすべての静電保護回路を、何れか一方の集積
回路チップ（例えば、集積回路チップ１１）にのみ設け
る構成としても良いし、適当に分散配置させる構成とし
ても良い。例えば、入力端子に対する静電保護回路は集
積回路チップ１１の側に設け、出力端子に対する静電保
護回路は集積回路チップ１２の側に設けるといった振り
分けを行ってもよい。
子に対する静電保護回路を２つの集積回路チップに分散
させて設け、それぞれの集積回路チップに設けられた各
静電保護回路の集合によって、所定の機能が得られる構
成としているが、１個のリード端子に対して必要な規模
の静電保護回路を、何れか一方の集積回路チップにのみ
設ける構成としてもしてもよい。この場合、全リード端
子に対するすべての静電保護回路を、何れか一方の集積
回路チップ（例えば、集積回路チップ１１）にのみ設け
る構成としても良いし、適当に分散配置させる構成とし
ても良い。例えば、入力端子に対する静電保護回路は集
積回路チップ１１の側に設け、出力端子に対する静電保
護回路は集積回路チップ１２の側に設けるといった振り
分けを行ってもよい。
【００１６】２つの集積回路チップは、導電性リードフ
レームのチップ搭載部に基板を共通に張り合わせられる
ため、チップ間の基板抵抗を低く抑えることができる。
したがって、共通リード端子の静電保護回路を一方の集
積回路チップにのみ設けたり、２つの集積回路チップの
静電保護回路の規模を約半分に減少させても、通常の単
一集積回路チップから成る半導体集積回路装置の場合と
同様の、静電破壊耐性が得られるものである。
レームのチップ搭載部に基板を共通に張り合わせられる
ため、チップ間の基板抵抗を低く抑えることができる。
したがって、共通リード端子の静電保護回路を一方の集
積回路チップにのみ設けたり、２つの集積回路チップの
静電保護回路の規模を約半分に減少させても、通常の単
一集積回路チップから成る半導体集積回路装置の場合と
同様の、静電破壊耐性が得られるものである。
【００１７】
【発明の効果】以上詳細に説明したように、本発明の半
導体集積回路装置によれば、両面搭載型半導体集積回路
装置において、静電保護回路を何れか一方の集積回路チ
ップにのみ設け、或いは、所定規模の静電保護回路を２
つの集積回路チップに分散させて設ける構成としている
ので、無駄な回路を無くすことができ、チップ面積の縮
小を図ることができると共に、各電極に付加される寄生
容量の増加を防止することができ、信号遅延の増大を防
止することができるものである。
導体集積回路装置によれば、両面搭載型半導体集積回路
装置において、静電保護回路を何れか一方の集積回路チ
ップにのみ設け、或いは、所定規模の静電保護回路を２
つの集積回路チップに分散させて設ける構成としている
ので、無駄な回路を無くすことができ、チップ面積の縮
小を図ることができると共に、各電極に付加される寄生
容量の増加を防止することができ、信号遅延の増大を防
止することができるものである。
【図１】本発明の一実施形態の概略構成図である。
【図２】従来の両面搭載型半導体集積回路装置の構成図
である。
である。
【図３】静電保護回路の構成例を示す図である。
【図４】図１に示される各集積回路チップに設けられる
チップ選択制御回路部分の構成図である。
チップ選択制御回路部分の構成図である。
１１、１２ 集積回路チップ １３、１４ 静電保護回路 １５、１６ 電極 １７ 共通リード端子 １８、１９ ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−87661（ＪＰ，Ａ) 特開 昭56−62350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/00 - 23/10 H01L 23/16 - 23/26 H01L 25/00 - 25/18 H01L 23/58 - 23/66
Claims (2)
- 【請求項１】 リードフレームのチップ搭載部の両面
に、それぞれ集積回路チップが搭載され、該各集積回路
チップの対応する各電極が、それぞれ、共通リード端子
に接続されて成る樹脂封止型半導体集積回路装置におい
て、 上記共通リード端子に対して設けられる静電保護回路
が、何れか一方の集積回路チップにのみ設けられて成る
ことを特徴とする半導体集積回路装置。 - 【請求項２】 リードフレームのチップ搭載部の両面
に、それぞれ集積回路チップが搭載され、該各集積回路
チップの対応する各電極が、それぞれ、共通リード端子
に接続されて成る樹脂封止型半導体集積回路装置におい
て、 上記共通リード端子に対して設けられる静電保護回路
が、一方の集積回路チップに設けられる第１部分と、他
方の集積回路チップに設けられる第２部分とから成り、
該両部分の集合により、必要な機能を満たすべく構成さ
れて成ることを特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13223797A JP3304283B2 (ja) | 1997-05-22 | 1997-05-22 | 半導体集積回路装置 |
| TW087105017A TW432669B (en) | 1997-04-25 | 1998-04-02 | Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power |
| US09/054,893 US5949139A (en) | 1997-04-25 | 1998-04-03 | Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power |
| KR1019980014637A KR19980081691A (ko) | 1997-04-25 | 1998-04-24 | 칩면적 및 소비 전력을 감소시킬 수 있는 반도체 집적회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13223797A JP3304283B2 (ja) | 1997-05-22 | 1997-05-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321742A JPH10321742A (ja) | 1998-12-04 |
| JP3304283B2 true JP3304283B2 (ja) | 2002-07-22 |
Family
ID=15076582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13223797A Expired - Fee Related JP3304283B2 (ja) | 1997-04-25 | 1997-05-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3304283B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4441974B2 (ja) * | 2000-03-24 | 2010-03-31 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4091838B2 (ja) | 2001-03-30 | 2008-05-28 | 富士通株式会社 | 半導体装置 |
| JP4240983B2 (ja) | 2002-10-07 | 2009-03-18 | 沖電気工業株式会社 | 入力ピン容量の設定方法 |
| JP2010129958A (ja) | 2008-12-01 | 2010-06-10 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-05-22 JP JP13223797A patent/JP3304283B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10321742A (ja) | 1998-12-04 |
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