JP3692186B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3692186B2 JP3692186B2 JP23763996A JP23763996A JP3692186B2 JP 3692186 B2 JP3692186 B2 JP 3692186B2 JP 23763996 A JP23763996 A JP 23763996A JP 23763996 A JP23763996 A JP 23763996A JP 3692186 B2 JP3692186 B2 JP 3692186B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- pads
- internal circuit
- pad
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特に、保護回路を通して基板の内部から内部回路に流れ込む電流を防止する半導体装置の構造に関するものである。
【０００２】
【従来の技術】
半導体装置は、内部回路の入出力端子又は出力端子に動作範囲外のサージ電圧がかかると、過剰な電流であるサージ電流が内部回路に流れて、この内部回路の誤動作の原因となる。そのため、保護回路を設けて、サージ電圧が加わった場合には、電源側又はグラウンド側に電流を放出するようにしている。
この保護回路は、例えば、入出力用のパッドに電源側と接続された第１のダイオード（例えば、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）で構成）と、グラウンド側に接続された第２のダイオード（例えば、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）で構成）と、内部回路の入出力端子と接続された負荷抵抗とにより構成されている。そして、正のサージ電圧は、第１のダイオードを介して電源側に放出し、負のサージ電圧は、第２のダイオードを介して、グラウンド側に放出している。従来、この保護回路は、内部回路と同じ基板上に搭載する構成であった。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置には、以下の課題があった。
上述したように、保護回路から電流を放出する場合には、電流は必ず基板を通して電源側又はグラウンド側へ放出される。ところが、ＭＯＳトランジスタなどで保護回路を構成する場合、この保護回路と基板の内部とにより寄生バイポーラトランジスタを構成し、この寄生バイポーラトランジスタがオンして、基板の内部の電位が上昇する。さらに、内部回路と基板の内部とにより寄生バイポーラトランジスタを構成し、基板の内部の電位が上昇することにより、この寄生バイポーラトランジスタがオンしてしまい、一部の電流は基板の内部から内部回路に到達して内部回路誤動作の原因になっていた。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体装置では、 複数のパッドと入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを有する第１の基板と、前記第１の基板を収容し、前記複数の各パッドに対応する複数のリードを有する第２の基板と、前記各パッド及び該パッドに対応する前記リードにそれぞれ導電体の接合材により電気的 ・物理的に接続され、前記パッド又は前記リードに印加されるサージ電圧によるサージ電流を外部に放出する複数の保護回路を有する第３の基板とを備えている。
【０００５】
【発明の実施の形態】
（参考例）
図２（ａ）、（ｂ）は、本発明の参考例を示す半導体装置の構成図であり、特に、同図（ａ）は平面図であり、同図（ｂ）は断面図である。
この半導体装置は、例えば、Ｐ型シリコン基板からなる第１、第２の基板１，２により構成されている。基板１には、入出力用の複数個のパッド１ｃと、各パッド１ｃ毎に保護回路１ｂが設けられている。パッド１ｃと保護回路１ｂとは、配線パターン１ｄにより接続されている。
一方、基板２には、内部回路２ａが設けられている。内部回路２ａの図示しない入出力端子は、図示しない配線パターン、図示しないパッド、半田バンプ３、及び保護回路１ｂの負荷抵抗を介して、電気的・物理的に各パッド１ｃに接続されている。
【０００６】
保護回路１ｂは、例えば、ＭＯＳトランジスタにより構成され、正のサージ電圧がパッド１ｃに印加されるとオンするＰＭＯＳにより形成した第１のダイオードを介して、図示しない電源に電気的に接続され、負のサージ電圧がパッド１ｃに印加されるとオンするＮＭＯＳにより形成した第２のダイオードを介して、グラウンド側に電気的に接続され、パッド１ｃにサージ電圧が印加されない場合は、負荷抵抗、及び図示しないパッドを介して、内部回路２ａの入出力端子に接続される構成となっている。
パッド１ｃは、実装の際にボンディングワイヤによりリードと電気的に接続される端子であり、例えば、８０μｍ×８０μｍ程度の大きさであり、アルミニウムなどの導電体により形成されている。配線パターン１ｄは、パッド１ｃと保護回路１ｂの入力端子とを電気的に接続するための配線であり、アルミニウムなどの導電体により形成されている。
内部回路２ａは、メモリやロジック回路などの半導体集積回路で構成されている。半田バンプ３は、保護回路１ｂを構成する負荷抵抗の出力端子と、内部回路２ａの入出力端子とを、それぞれの図示しないパッドにより電気的・物理的に接続するためのものである。
【０００７】
以下、図２の半導体装置の動作（ａ）、（ｂ）の説明をする。
（ａ） サージ電圧が印加された場合
パッド１ｃに正又は負のサージ電圧が印加されると、保護回路１ｂのＰＭＯＳ又はＮＭＯＳのダイオードがオンして電源側又はグラウンド側にサージ電流が放出されるとともに、その保護回路１ｂを介して基板１の内部に一部のサージ電流が流れる。
内部回路２ａは、基板１とは異なる基板２に形成してあるので、これらのサージ電流が内部回路２ａの入出力端子に流れ込むことはない。又、内部回路２ａの入出力端子は、保護回路１ｂの負荷抵抗、及び半田バンプ３を介してパッド１ｃに接続され、負荷抵抗の方がダイオードのオン抵抗よりも大きいので、内部回路２ａに、サージ電流が流れることがない。そのため、内部回路２ａが誤動作をすることがなくなる。
（ｂ） サージ電圧が印加されない場合
パッド１ｃにサージ電圧が印加されない場合は、ＰＭＯＳ及びＮＭＯＳが共にオフし、内部回路２ａは、半田バンプ３及び保護回路１ｂの負荷抵抗を通して、パッド１ｃと電気的に接続されて、通常動作を行う。
【０００８】
次に、図２の半導体装置の製造方法例の説明をする。
Ｐ型シリコン基板などの基板１上に、通常のＭＯＳプロセスなどにより、保護回路１ｂ、アルミニウム配線などの配線パターン１ｄ、半田バンプ３用の図示しないパッド、及びワイヤボンディング用のパッド１ｃを形成した後、その基板１のダイシングを行う。
又、Ｐ型シリコン基板などの基板２上に、通常のＭＯＳプロセスなどにより、内部回路２ａ、アルミニウム配線などの図示しない配線パターンや、半田バンプ３と接続するための図示しないパッドを形成した後、その基板２のダイシングを行う。
そして、基板１上の保護回路１ｂの出力側に形成した図示しないパッド上に、半田バンプ３を搭載し、さらに搭載機により基板２の表面を下にして、内部回路２ａの入出力端子に接続されるパッドが半田バンプ３と接触するように、その基板２を搭載する。その後、半田バンプ３を溶解して、基板１と基板２とを電気的・物理的に接続し、基板１，２をケースにマウントし、パッド１ｃをワイヤボンディングし、及び封止をして実装を終える。
【０００９】
以上説明したように、本参考例によれば、以下の利点がある。
サージ電圧がパッド１ｃに印加された場合には、保護回路１ｂを通して電源側又はグラウンド側に電流を放出し、サージ電圧の印加に伴って発生する電流は、基板１の中を流れ、電源側又はグラウンド側に吸収される。このため、内部回路２ａが形成された基板２には電流が流れ込まないため、その内部回路２ａの誤動作が発生しない。
【００１０】
（実施形態）
図１（ａ）、（ｂ）は、本発明の実施形態を示す半導体装置の構成図であり、特に、同図（ａ）は平面図であり、同図（ｂ）は断面図である。
この半導体装置は、例えば、Ｐ型シリコン基板からなるリードフレーム用の第２の基板４１及び回路形成用の第１の基板４２と、回路形成用の第３の基板４３とで構成されている。基板４１には、リード４１ｃが設けられている。基板４２には、内部回路４２ａと、リード４１ｃに対応した複数個のパッド４２ｃが設けられている。基板４３には、各パッド４２ｃ毎に保護回路４３ｂが設けられている。基板４２は、基板４１上に接着材により接着されている。
内部回路４２ａの入出力端子とパッド４２ｃは、図示しない配線パターンにより電気的に接続されている。基板４２のパッド４２ｃと基板４３の保護回路４３ｂの図示しないパッド（出力端子）、及び基板４１のリード４１ｃと保護回路４３ｂのパッド（入力端子）は、半田バンプ４４により、電気的・物理的に接続されている。
内部回路４２ａ、保護回路４３ｂは、図１中の内部回路２ａ、保護回路１ｂと同様に構成されている。
【００１１】
以下、図１の半導体装置の動作の説明をする。
リード４１ｃ又はパッド４２ｃに正又は負のサージ電圧が印加されると、保護回路４３ｂのＰＭＯＳ又はＮＭＯＳのダイオードがオンして電源側又はグラウンド側にサージ電流が放出されるとともに、その保護回路４３ｂを介して基板４３のバルクに一部のサージ電流が流れる。
内部回路４２ａは、基板４３とは異なる基板４２に形成しているので、これらのサージ電流が該内部回路４２ａの入出力端子に流れ込むことはない。又、内部回路４２ａの入出力端子は、保護回路４３ｂの負荷抵抗及び半田バンプ４４を介してリード４１ｃに電気的に接続され、負荷抵抗の方がダイオードのオン抵抗よりも十分大きいので、該内部回路４２ａには、サージ電流が流れることがない。そのため、内部回路４２ａが誤動作をすることがなくなる。
以上説明したように、本実施形態によれば、参考例と同様の利点がある。
【００１２】
なお、本発明は、上記参考例や実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１） 参考例や実施形態では、ＭＯＳトランジスタの場合を例に説明したが、バイポーラトランジスタなどの他のトランジスタにより内部回路２ａ，４２ａ及び保護回路１ｂ，４３ｂを構成する場合であっても、適用可能である。
（２） 参考例や実施形態では、パッド１ｃ，４２ｃは、周辺に形成する構成にしたが、基板１，４２のどこにあってもよい。
【００１３】
【発明の効果】
以上詳細に説明したように、本発明によれば、内部回路を有する第１の基板と、保護回路を有する第３の基板とを別々にして、接合材により内部回路とパッド及び第２の基板のリードとを電気的に接続するようにしたので、内部回路にサージ電流が流れることがなくなり、該内部回路が誤動作をしなくなる。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す半導体装置の構成図である。
【図２】 本発明の参考例を示す半導体装置の構成図である。
【符号の説明】
１，２，４１，４２，４３ 基板
１ｂ，４３ｂ 保護回路
１ｃ，４２ｃ パッド
２ａ，４２ａ 内部回路
３，４４ 半田バンプ
４１ｃ リード
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特に、保護回路を通して基板の内部から内部回路に流れ込む電流を防止する半導体装置の構造に関するものである。
【０００２】
【従来の技術】
半導体装置は、内部回路の入出力端子又は出力端子に動作範囲外のサージ電圧がかかると、過剰な電流であるサージ電流が内部回路に流れて、この内部回路の誤動作の原因となる。そのため、保護回路を設けて、サージ電圧が加わった場合には、電源側又はグラウンド側に電流を放出するようにしている。
この保護回路は、例えば、入出力用のパッドに電源側と接続された第１のダイオード（例えば、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ）で構成）と、グラウンド側に接続された第２のダイオード（例えば、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）で構成）と、内部回路の入出力端子と接続された負荷抵抗とにより構成されている。そして、正のサージ電圧は、第１のダイオードを介して電源側に放出し、負のサージ電圧は、第２のダイオードを介して、グラウンド側に放出している。従来、この保護回路は、内部回路と同じ基板上に搭載する構成であった。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置には、以下の課題があった。
上述したように、保護回路から電流を放出する場合には、電流は必ず基板を通して電源側又はグラウンド側へ放出される。ところが、ＭＯＳトランジスタなどで保護回路を構成する場合、この保護回路と基板の内部とにより寄生バイポーラトランジスタを構成し、この寄生バイポーラトランジスタがオンして、基板の内部の電位が上昇する。さらに、内部回路と基板の内部とにより寄生バイポーラトランジスタを構成し、基板の内部の電位が上昇することにより、この寄生バイポーラトランジスタがオンしてしまい、一部の電流は基板の内部から内部回路に到達して内部回路誤動作の原因になっていた。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体装置では、 複数のパッドと入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを有する第１の基板と、前記第１の基板を収容し、前記複数の各パッドに対応する複数のリードを有する第２の基板と、前記各パッド及び該パッドに対応する前記リードにそれぞれ導電体の接合材により電気的 ・物理的に接続され、前記パッド又は前記リードに印加されるサージ電圧によるサージ電流を外部に放出する複数の保護回路を有する第３の基板とを備えている。
【０００５】
【発明の実施の形態】
（参考例）
図２（ａ）、（ｂ）は、本発明の参考例を示す半導体装置の構成図であり、特に、同図（ａ）は平面図であり、同図（ｂ）は断面図である。
この半導体装置は、例えば、Ｐ型シリコン基板からなる第１、第２の基板１，２により構成されている。基板１には、入出力用の複数個のパッド１ｃと、各パッド１ｃ毎に保護回路１ｂが設けられている。パッド１ｃと保護回路１ｂとは、配線パターン１ｄにより接続されている。
一方、基板２には、内部回路２ａが設けられている。内部回路２ａの図示しない入出力端子は、図示しない配線パターン、図示しないパッド、半田バンプ３、及び保護回路１ｂの負荷抵抗を介して、電気的・物理的に各パッド１ｃに接続されている。
【０００６】
保護回路１ｂは、例えば、ＭＯＳトランジスタにより構成され、正のサージ電圧がパッド１ｃに印加されるとオンするＰＭＯＳにより形成した第１のダイオードを介して、図示しない電源に電気的に接続され、負のサージ電圧がパッド１ｃに印加されるとオンするＮＭＯＳにより形成した第２のダイオードを介して、グラウンド側に電気的に接続され、パッド１ｃにサージ電圧が印加されない場合は、負荷抵抗、及び図示しないパッドを介して、内部回路２ａの入出力端子に接続される構成となっている。
パッド１ｃは、実装の際にボンディングワイヤによりリードと電気的に接続される端子であり、例えば、８０μｍ×８０μｍ程度の大きさであり、アルミニウムなどの導電体により形成されている。配線パターン１ｄは、パッド１ｃと保護回路１ｂの入力端子とを電気的に接続するための配線であり、アルミニウムなどの導電体により形成されている。
内部回路２ａは、メモリやロジック回路などの半導体集積回路で構成されている。半田バンプ３は、保護回路１ｂを構成する負荷抵抗の出力端子と、内部回路２ａの入出力端子とを、それぞれの図示しないパッドにより電気的・物理的に接続するためのものである。
【０００７】
以下、図２の半導体装置の動作（ａ）、（ｂ）の説明をする。
（ａ） サージ電圧が印加された場合
パッド１ｃに正又は負のサージ電圧が印加されると、保護回路１ｂのＰＭＯＳ又はＮＭＯＳのダイオードがオンして電源側又はグラウンド側にサージ電流が放出されるとともに、その保護回路１ｂを介して基板１の内部に一部のサージ電流が流れる。
内部回路２ａは、基板１とは異なる基板２に形成してあるので、これらのサージ電流が内部回路２ａの入出力端子に流れ込むことはない。又、内部回路２ａの入出力端子は、保護回路１ｂの負荷抵抗、及び半田バンプ３を介してパッド１ｃに接続され、負荷抵抗の方がダイオードのオン抵抗よりも大きいので、内部回路２ａに、サージ電流が流れることがない。そのため、内部回路２ａが誤動作をすることがなくなる。
（ｂ） サージ電圧が印加されない場合
パッド１ｃにサージ電圧が印加されない場合は、ＰＭＯＳ及びＮＭＯＳが共にオフし、内部回路２ａは、半田バンプ３及び保護回路１ｂの負荷抵抗を通して、パッド１ｃと電気的に接続されて、通常動作を行う。
【０００８】
次に、図２の半導体装置の製造方法例の説明をする。
Ｐ型シリコン基板などの基板１上に、通常のＭＯＳプロセスなどにより、保護回路１ｂ、アルミニウム配線などの配線パターン１ｄ、半田バンプ３用の図示しないパッド、及びワイヤボンディング用のパッド１ｃを形成した後、その基板１のダイシングを行う。
又、Ｐ型シリコン基板などの基板２上に、通常のＭＯＳプロセスなどにより、内部回路２ａ、アルミニウム配線などの図示しない配線パターンや、半田バンプ３と接続するための図示しないパッドを形成した後、その基板２のダイシングを行う。
そして、基板１上の保護回路１ｂの出力側に形成した図示しないパッド上に、半田バンプ３を搭載し、さらに搭載機により基板２の表面を下にして、内部回路２ａの入出力端子に接続されるパッドが半田バンプ３と接触するように、その基板２を搭載する。その後、半田バンプ３を溶解して、基板１と基板２とを電気的・物理的に接続し、基板１，２をケースにマウントし、パッド１ｃをワイヤボンディングし、及び封止をして実装を終える。
【０００９】
以上説明したように、本参考例によれば、以下の利点がある。
サージ電圧がパッド１ｃに印加された場合には、保護回路１ｂを通して電源側又はグラウンド側に電流を放出し、サージ電圧の印加に伴って発生する電流は、基板１の中を流れ、電源側又はグラウンド側に吸収される。このため、内部回路２ａが形成された基板２には電流が流れ込まないため、その内部回路２ａの誤動作が発生しない。
【００１０】
（実施形態）
図１（ａ）、（ｂ）は、本発明の実施形態を示す半導体装置の構成図であり、特に、同図（ａ）は平面図であり、同図（ｂ）は断面図である。
この半導体装置は、例えば、Ｐ型シリコン基板からなるリードフレーム用の第２の基板４１及び回路形成用の第１の基板４２と、回路形成用の第３の基板４３とで構成されている。基板４１には、リード４１ｃが設けられている。基板４２には、内部回路４２ａと、リード４１ｃに対応した複数個のパッド４２ｃが設けられている。基板４３には、各パッド４２ｃ毎に保護回路４３ｂが設けられている。基板４２は、基板４１上に接着材により接着されている。
内部回路４２ａの入出力端子とパッド４２ｃは、図示しない配線パターンにより電気的に接続されている。基板４２のパッド４２ｃと基板４３の保護回路４３ｂの図示しないパッド（出力端子）、及び基板４１のリード４１ｃと保護回路４３ｂのパッド（入力端子）は、半田バンプ４４により、電気的・物理的に接続されている。
内部回路４２ａ、保護回路４３ｂは、図１中の内部回路２ａ、保護回路１ｂと同様に構成されている。
【００１１】
以下、図１の半導体装置の動作の説明をする。
リード４１ｃ又はパッド４２ｃに正又は負のサージ電圧が印加されると、保護回路４３ｂのＰＭＯＳ又はＮＭＯＳのダイオードがオンして電源側又はグラウンド側にサージ電流が放出されるとともに、その保護回路４３ｂを介して基板４３のバルクに一部のサージ電流が流れる。
内部回路４２ａは、基板４３とは異なる基板４２に形成しているので、これらのサージ電流が該内部回路４２ａの入出力端子に流れ込むことはない。又、内部回路４２ａの入出力端子は、保護回路４３ｂの負荷抵抗及び半田バンプ４４を介してリード４１ｃに電気的に接続され、負荷抵抗の方がダイオードのオン抵抗よりも十分大きいので、該内部回路４２ａには、サージ電流が流れることがない。そのため、内部回路４２ａが誤動作をすることがなくなる。
以上説明したように、本実施形態によれば、参考例と同様の利点がある。
【００１２】
なお、本発明は、上記参考例や実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１） 参考例や実施形態では、ＭＯＳトランジスタの場合を例に説明したが、バイポーラトランジスタなどの他のトランジスタにより内部回路２ａ，４２ａ及び保護回路１ｂ，４３ｂを構成する場合であっても、適用可能である。
（２） 参考例や実施形態では、パッド１ｃ，４２ｃは、周辺に形成する構成にしたが、基板１，４２のどこにあってもよい。
【００１３】
【発明の効果】
以上詳細に説明したように、本発明によれば、内部回路を有する第１の基板と、保護回路を有する第３の基板とを別々にして、接合材により内部回路とパッド及び第２の基板のリードとを電気的に接続するようにしたので、内部回路にサージ電流が流れることがなくなり、該内部回路が誤動作をしなくなる。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す半導体装置の構成図である。
【図２】 本発明の参考例を示す半導体装置の構成図である。
【符号の説明】
１，２，４１，４２，４３ 基板
１ｂ，４３ｂ 保護回路
１ｃ，４２ｃ パッド
２ａ，４２ａ 内部回路
３，４４ 半田バンプ
４１ｃ リード
Claims (3)
- 複数のパッドと入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを有する第１の基板と、
前記第１の基板を収容し、前記複数の各パッドに対応する複数のリードを有する第２の基板と、
前記各パッド及び該パッドに対応する前記リードにそれぞれ導電体の接合材により電気的・物理的に接続され、前記パッド又は前記リードに印加されるサージ電圧によるサージ電流を外部に放出する複数の保護回路を有する第３の基板と、
を備えたことを特徴とする半導体装置。 - 前記第２の基板は、シリコン基板からなることを特徴とする請求項１記載の半導体装置。
- 前記第３の基板の前記保護回路と、前記第１の基板の前記パッドあるいは前記第２の基板の前記リードとは、バンプを介して電気的に接続されていることを特徴とする請求項１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23763996A JP3692186B2 (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23763996A JP3692186B2 (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005139704A Division JP4326500B2 (ja) | 2005-05-12 | 2005-05-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084073A JPH1084073A (ja) | 1998-03-31 |
| JP3692186B2 true JP3692186B2 (ja) | 2005-09-07 |
Family
ID=17018314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23763996A Expired - Fee Related JP3692186B2 (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3692186B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617681B1 (en) * | 1999-06-28 | 2003-09-09 | Intel Corporation | Interposer and method of making same |
| US20030164555A1 (en) | 2002-03-01 | 2003-09-04 | Tong Quinn K. | B-stageable underfill encapsulant and method for its application |
| JP6847681B2 (ja) * | 2017-01-27 | 2021-03-24 | ローム株式会社 | 半導体装置 |
-
1996
- 1996-09-09 JP JP23763996A patent/JP3692186B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1084073A (ja) | 1998-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3876088B2 (ja) | 半導体チップおよびマルチチップ型半導体装置 | |
| US5955762A (en) | Microelectronic package with polymer ESD protection | |
| US20030205802A1 (en) | Method of bonding a semiconductor die without an ESD circuit and a separate ESD circuit to an external lead, and a semiconductor device made thereby | |
| US6031257A (en) | Semiconductor integrated circuit device | |
| JP3856304B2 (ja) | Ｃｓｐにおける抵抗素子およびｃｓｐを備えた半導体装置 | |
| JP2012186484A (ja) | 多チップモジュール用ｅｓｄ回路を含む集積回路及びその方法 | |
| US20040106228A1 (en) | Substrate based ESD network protection method for flip chip design | |
| US6507117B1 (en) | Semiconductor chip and multichip-type semiconductor device | |
| USRE37982E1 (en) | Method for preventing electrostatic discharge failure in an integrated circuit package | |
| JP2004119712A (ja) | 半導体集積回路装置 | |
| JPH09120974A (ja) | 半導体装置 | |
| JP3692186B2 (ja) | 半導体装置 | |
| JP2766920B2 (ja) | Ｉｃパッケージ及びその実装方法 | |
| JPH05218289A (ja) | 半導体パワー・ダイを保護する方法およびパワー・デバイスのリード部に装着した保護回路 | |
| JPH0669276A (ja) | 半導体装置 | |
| JPS6038858A (ja) | 半導体集積回路装置 | |
| JP2890269B2 (ja) | 半導体装置 | |
| JPS6224950B2 (ja) | ||
| JP4401092B2 (ja) | 信号伝達回路の製造方法、および半導体回路の製造方法 | |
| JPH0455333B2 (ja) | ||
| JP2003124331A (ja) | 半導体集積回路装置 | |
| JP2522455B2 (ja) | 半導体集積回路装置 | |
| JP4291094B2 (ja) | 半導体装置 | |
| JP2003124333A (ja) | 半導体ｉｃチップ | |
| JPH06140564A (ja) | 静電保護チップを具えた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050512 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050607 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050620 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080624 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |