JP6847681B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6847681B2
JP6847681B2 JP2017013381A JP2017013381A JP6847681B2 JP 6847681 B2 JP6847681 B2 JP 6847681B2 JP 2017013381 A JP2017013381 A JP 2017013381A JP 2017013381 A JP2017013381 A JP 2017013381A JP 6847681 B2 JP6847681 B2 JP 6847681B2
Authority
JP
Japan
Prior art keywords
type
layer
region
semiconductor device
outer peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017013381A
Other languages
English (en)
Other versions
JP2018121027A (ja
Inventor
佑介 久保
佑介 久保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2017013381A priority Critical patent/JP6847681B2/ja
Priority to US15/879,753 priority patent/US11127850B2/en
Publication of JP2018121027A publication Critical patent/JP2018121027A/ja
Application granted granted Critical
Publication of JP6847681B2 publication Critical patent/JP6847681B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Composite Materials (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、スーパージャンクション構造を有する半導体装置に関する。
特許文献１は、第１ベース層と、第１ベース層の裏面に設けられたドレイン層と、第１ベース層の表面に形成された第２ベース層と、第２ベース層の表面に形成されたソース層と、ソース層および第２ベース層の表面上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、第２ベース層およびソース層の下部の第１ベース層内にドレイン層に対向して形成されたコラム層と、ドレイン層に設けられたドレイン電極と、ソース層および第２ベース層に設けられたソース電極とを備え、コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成した半導体装置を開示している。
国際公開第２０１０／０２４４３３号
特許文献１の発明によれば、コラム層の下方に形成されたトラップレベルでキャリヤがトラップされる。これにより半導体装置の逆回復時間ｔｒｒの短縮を図っているが、いまだ改善の余地がある。たとえば、特許文献１の発明ではコラム層の直下の領域にトラップレベルが形成されているが、ターンオフ時にキャリヤが多数分布する領域を見極め、当該領域にトラップレベルが形成されれば、より多くのキャリヤをトラップレベルで再結合させることができる。
本発明の目的は、ターンオフ時に外周部に優先的に電流が流れるように電気的特性をコントロールできる半導体装置を提供することである。
本発明の他の目的は、従来に比べて逆回復時間ｔｒｒの短縮を図ることができる半導体装置を提供することである。
本発明の一実施形態に係る半導体装置は、アクティブセル部および前記アクティブセル部の周囲の外周部を含む第１導電型の半導体層と、前記アクティブセル部において前記半導体層の表面部に選択的に形成された第２導電型のボディ領域と、前記ボディ領域の内方部に形成された第１導電型のソース領域と、ゲート絶縁膜を介して前記ボディ領域の一部に対向するゲート電極と、前記半導体層の内部において前記アクティブセル部と前記外周部との間に跨って形成され、前記アクティブセル部においては前記ボディ領域の下方部に配置されている第２導電型のコラム層と、前記ソース領域に電気的に接続されたソース電極と、前記外周部において前記コラム層に電気的に接続された外周電極とを含む。
この構成によれば、外周部においてコラム層が、ソース電極から独立した外周電極に接続されている。これにより、半導体装置のターンオフ時に、外周電極に適切な電圧を印加することによって、外周部へ優先的に電流を流すことができる。通常であれば、半導体装置のターンオフによってアクティブセル部のソース−ドレイン間に逆方向電流が流れるが、その一部もしくは全部を外周部へ流れるようにコントロールすることができる。したがって、半導体装置のターンオフ時に半導体層中を移動するキャリヤを、アクティブセル部に比べて外周部に多数分布させることができる。
そのため、本発明の一実施形態に係る半導体装置では、前記外周部において前記コラム層に接して形成され、前記コラム層内のキャリヤをトラップして減少させるためのキャリヤ阻害部をさらに含んでいることが好ましい。
この構成によれば、キャリヤが多数分布する外周部にキャリヤ阻害部が形成されているので、キャリヤの再結合を促進させることができる。その結果、従来に比べて逆回復時間ｔｒｒを短縮させることができる。
本発明の一実施形態に係る半導体装置では、前記キャリヤ阻害部は、前記半導体層内に配置されたトラップレベル領域を含んでいてもよい。この場合、前記トラップレベル領域は、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む重粒子を含んでいてもよい。
本発明の一実施形態に係る半導体装置が、前記コラム層に隣接して形成され、前記コラム層が露出する側面を有するディープトレンチをさらに含む場合、前記キャリヤ阻害部は、前記ディープトレンチの前記側面における前記コラム層の露出部に形成された微小な凹凸を含んでいてもよい。この場合、本発明の一実施形態に係る半導体装置は、前記ディープトレンチ内に形成された埋め込み絶縁膜をさらに含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記コラム層は、前記アクティブセル部において、前記ボディ領域の下方に間隔を空けて形成された分断コラムを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記コラム層は、前記アクティブセル部において、前記ボディ領域の下方に連なって形成された連続コラムを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ボディ領域は、互いに間隔を空けてストライプ状に延びる複数のボディ領域を含んでいてもよい。
本発明の一実施形態に係る半導体装置が、前記ソース電極を取り囲むゲートフィンガーをさらに含む場合、前記外周電極は、前記ゲートフィンガーを取り囲むように形成されていてもよい。
本発明の一実施形態に係る半導体装置が、前記外周部において、前記コラム層から前記半導体層の表面側に向かって延び、前記半導体層の表面に露出する半導体不純物領域からなるコンタクト層をさらに含む場合、前記外周電極は、前記半導体層の表面において前記コンタクト層に接続されていてもよい。
本発明の一実施形態に係る半導体装置が、前記外周部において、前記半導体層の表面から前記前記ボディ領域の下方の深さ位置まで埋め込まれ、当該深さ位置において前記コラム層に接続された埋め込みコンタクト部材をさらに含む場合、前記外周電極は、前記半導体層の表面において前記埋め込みコンタクト部材に接続されていてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層は、シリコン基板を含んでいてもよい。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の半導体装置の破線IIで囲まれた部分の断面斜視図である。 図３は、図１のIII−III線に沿って前記半導体装置を切断したときに現れる断面図である。 図４Ａは、図３の半導体装置の製造工程の一部を示す図である。 図４Ｂは、図４Ａの次の工程を示す図である。 図４Ｃは、図４Ｂの次の工程を示す図である。 図４Ｄは、図４Ｃの次の工程を示す図である。 図５は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図６Ａは、図５の半導体装置の製造工程の一部を示す図である。 図６Ｂは、図６Ａの次の工程を示す図である。 図６Ｃは、図６Ｂの次の工程を示す図である。 図６Ｄは、図６Ｃの次の工程を示す図である。 図６Ｅは、図６Ｄの次の工程を示す図である。 図７は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図８は、本発明の一実施形態に係る半導体装置の模式的な断面斜視図である。 図９Ａおよび図９Ｂは、半導体装置のターンオフ時の電流波形を示す図であって、それぞれ、ソース領域に流れる電流波形およびコラム層に流れる電流波形を示している。 図１０Ａおよび図１０Ｂは、半導体装置のターンオフ時の電流波形を示す図であって、それぞれ、ソース領域に流れる電流波形およびコラム層に流れる電流波形を示している。 図１１Ａおよび図１１Ｂは、半導体装置のターンオフ時の電流波形を示す図であって、それぞれ、ソース領域に流れる電流波形およびコラム層に流れる電流波形を示している。 図１２Ａおよび図１２Ｂは、半導体装置のターンオフ時の電流波形を示す図であって、それぞれ、ソース領域に流れる電流波形およびコラム層に流れる電流波形を示している。 図１３Ａ〜図１３Ｃは、３Ｄシミュレーションで使用した半導体装置の概略図である。 図１４は、前記３Ｄシミュレーションの結果の波形を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。なお、図１では、明瞭化のため、電極膜５〜８にハッチングを付して示している。
半導体装置１は、平面視四角形状の本発明の半導体層の一例としての半導体基板２を含む。半導体基板２の第１方向の長さＬ１（図１では、半導体基板２の側面２Ａおよび２Ｃに沿う長さ）は、たとえば１．０ｍｍ〜９．０ｍｍであり、当該第１方向に直交する第２方向の長さＬ２（図１では、半導体基板２の側面２Ｂおよび２Ｄに沿う長さ）は、たとえば１．０ｍｍ〜９．０ｍｍであってもよい。
半導体基板２は、平面視において、その中央領域にアクティブセル部３を含む。アクティブセル部３は、主に、後述する単位セル２９が形成された領域であり、半導体装置１のソース−ドレイン間が導通状態のとき（オン時）に半導体基板２の厚さ方向に電流が流れる領域である。半導体基板２は、さらに、当該アクティブセル部３の周囲に外周部４を含んでいる。
半導体装置１は、アクティブセル部３上に形成されたソース電極膜５と、外周部４上に形成されたゲート電極膜６、外周電極膜７および等電位リング膜８とを含む。これらの電極膜は、共通の電極膜のパターニングによって互いに分離されて形成される。
ソース電極膜５は、アクティブセル部３の大部分を覆う平面視略四角形状に形成されている。ソース電極膜５の互いに対向する一対の側部（図１では、半導体基板２の側面２Ａに近い側部および側面２Ｃに近い側部）には、ソース電極膜５の内方に向かって凹むパッド用凹部９，１０が形成されている。パッド用凹部９，１０は、それぞれ、後述する外周パッド１７およびゲートパッド１２の配置スペースを有効に確保するために設けられたものである。パッド用凹部９，１０を互いに比較すると、外周パッド１７用の凹部９が、ゲートパッド１２用の凹部１０に比べて幅広に形成されている。ソース電極膜５は、表面保護膜４８（図３参照）で選択的に覆われており、その一部がソースパッド１１として露出している。ソースパッド１１には、たとえばボンディングワイヤ等の接合部材が接続される。
ゲート電極膜６は、ゲートパッド１２と、ゲートフィンガー１３とを含む。
ゲートパッド１２は、表面保護膜４８（図３参照）で覆われたゲート電極膜６のうち、当該表面保護膜４８から選択的に露出した部分である。ゲートパッド１２には、ボンディングワイヤ等の接合部材が接続される。ゲートパッド１２は、半導体基板２の互いに対向する一対の側面（図１では、側面２Ａおよび側面２Ｃ）の一方の側面側に選択的に配置されている。この実施形態では、ゲートパッド１２は、平面視において、パッド用凹部１０の内方領域に重なるように設けられており、パッド用凹部１０の側部を両側から区画するソース電極膜５の一対の突出部１４，１４によって間隔を空けて挟まれている。
ゲートフィンガー１３は、ゲートパッド１２から半導体基板２の側面２Ａ〜２Ｄに沿う直線状に形成されている。この実施形態では、ゲートフィンガー１３は、ソース電極膜５を取り囲む閉環状に形成されている。ゲートフィンガー１３におけるゲートパッド１２に対向する部分（半導体基板２の側面２Ａに近い部分）は、平面視において、その幅方向一方の辺および他方の辺がパッド用凹部９に沿うように形成されている。これにより、パッド用凹部９に、ゲートフィンガー１３の一部によって区画されたフィンガー凹部１５が形成されている。この実施形態では、フィンガー凹部１５は、平面視において、パッド用凹部９の側部を両側から区画するソース電極膜５の一対の突出部１６，１６によって間隔を空けて挟まれている。なお、ゲートフィンガー１３は、閉環状に形成されている必要はなく、一部が開放された形状であってもよい。たとえば、ゲートフィンガー１３は、後述する外周フィンガー１８に倣って、ゲートパッド１２の反対側が開放された形状であってもよい。また、ゲートフィンガー１３は、表面保護膜４８（図３参照）に覆われている。
外周電極膜７は、外周パッド１７と、外周フィンガー１８とを含む。
外周パッド１７は、表面保護膜４８（図３参照）で覆われた外周電極膜７のうち、当該表面保護膜４８から選択的に露出した部分である。外周パッド１７には、ボンディングワイヤ等の接合部材が接続される。外周パッド１７は、半導体基板２の互いに対向する一対の側面（図１では、側面２Ａおよび側面２Ｃ）の一方の側面側に選択的に配置されている。この実施形態では、外周パッド１７は、平面視において、ゲートパッド１２の反対側に配置され、フィンガー凹部１５の内方領域に重なるように設けられている。これにより、外周パッド１７は、フィンガー凹部１５の側部を両側から区画するゲートフィンガー１３の一対の突出部１９，１９によって間隔を空けて挟まれている。なお、図１では、外周パッド１７は、ゲートパッド１２とパッド用凹部１０との関係とは異なり、パッド用凹部９の内方領域に重なるように設けられていない。しかしながら、たとえば、ゲートフィンガー１３のパッド用凹部９側が開放される態様では、パッド用凹部９がパッド用凹部１０とほぼ同じ幅に形成され、外周パッド１７が、当該パッド用凹部９の内方領域に重なるように設けられていてもよい。
外周フィンガー１８は、外周パッド１７から半導体基板２の側面（図１では、側面２Ａ，２Ｂ，２Ｄ）に沿う直線状に形成されている。この実施形態では、外周フィンガー１８は、ソース電極膜５およびゲート電極膜６を取り囲み、外周パッド１７の反対側が開放された形状に形成されている。なお、外周フィンガー１８は、ソース電極膜５およびゲート電極膜６を完全に取り囲む閉環状に形成されていてもよい。また、外周フィンガー１８は、ゲートフィンガー１３と同じ幅で形成され、ゲートフィンガー１３に対して間隔を空けて平行に配置されていてもよい。また、外周フィンガー１８は、表面保護膜４８（図３参照）に覆われている。
等電位リング膜８は、ソース電極膜５、ゲート電極膜６および外周電極膜７を取り囲む閉環状に形成されている。また、等電位リング膜８は、ゲートフィンガー１３および外周フィンガー１８よりも狭い幅で形成されていてもよい。また、等電位リング膜８は、表面保護膜４８（図３参照）に覆われている。
図２は、図１の半導体装置１の破線IIで囲まれた部分の断面斜視図である。図３は、図１のIII−III線に沿って半導体装置１を切断したときに現れる断面図である。なお、図２では、層間絶縁膜４３上の構成を省略して示している。
半導体装置１は、スーパージャンクション構造を有するｎチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
半導体装置１は、ｎ＋型ドレイン層２０と、ｎ−型ベース層２１と、ｐ型ボディ領域２２と、ｐ−型コラム層２３と、ｎ＋型ソース領域２４と、ｐ＋型ボディコンタクト領域２５と、ゲート絶縁膜２６と、ゲート電極２７と、ドレイン電極２８とを含む。図１の半導体基板２は、ｎ＋型ドレイン層２０およびｎ−型ベース層２１を合わせた概念であってもよい。
ｎ＋型ドレイン層２０は、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。その他、ＳｉＣ基板、ＧａＮ基板等、一般的にトランジスタに採用される基板であってもよい。ｎ＋型の半導体基板は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）等を適用できる。また、ｎ＋型ドレイン層２０の不純物濃度は、たとえば、１．０×１０１８ｃｍ−３〜５．０×１０２０ｃｍ−３程度である。
ｎ−型ベース層２１は、ｎ型不純物が注入された半導体層である。より具体的には、ｎ＋型ドレイン層２０上に、ｎ型不純物を注入しながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、前述のものを適用できる。また、ｎ−型ベース層２１の不純物濃度は、ｎ＋型ドレイン層２０よりも低く、たとえば、１．０×１０１０ｃｍ−３〜１．０×１０１６ｃｍ−３程度である。
ｐ型ボディ領域２２は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ−型ベース層２１に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用できる。また、ｐ型ボディ領域２２の不純物濃度は、たとえば、１．０×１０１５ｃｍ−３〜１．０×１０１９ｃｍ−３程度である。
ｐ型ボディ領域２２は、ｎ−型ベース層２１の表面部に選択的に形成されている。この実施形態では、図２に示すように、複数のｐ型ボディ領域２２は、互いに平行なストライプ状に形成されており、たとえば、半導体基板２の側面２Ｂ，２Ｄに沿う方向に延びている（図１参照）。なお、複数のｐ型ボディ領域２２は、ｎ−型ベース層２１の表面部において行列状に配列されていてもよい。各ｐ型ボディ領域２２の幅は、たとえば、３μｍ〜１０μｍである。各ｐ型ボディ領域２２およびその周囲のｎ−型ベース層２１を含む領域は、単位セル２９を形成している。すなわち、この半導体装置１は、図２のレイアウトでは、平面視においてストライプ状に配列された多数（複数）の単位セル２９を有している。
また、各ｐ型ボディ領域２２は、図３に示すように、アクティブセル部３と外周部４との間に跨って形成されている。各ｐ型ボディ領域２２の外周部４における端部３６は、半導体基板２の側面２Ａに対して内側に間隔を空けた位置に配置されており、当該端部３６と側面２Ａとの間の領域は、ｎ−型ベース層２１の領域となっている。また、各ｐ型ボディ領域２２は、図２に示すように、ｎ−型ベース層２１との界面（ｐｎ接合面）に寄生ダイオード（ボディダイオード）３４を形成している。
ｐ−型コラム層２３は、ｎ−型ベース層２１に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、前述のものを適用できる。また、ｐ−型コラム層２３の不純物濃度は、ｐ型ボディ領域２２よりも低く、たとえば、１．０×１０１５ｃｍ−３〜１．０×１０１９ｃｍ−３程度である。
図２に示すように、ｐ−型コラム層２３は、各単位セル２９のｐ型ボディ領域２２の内方の領域に形成されている。より具体的には、ｐ−型コラム層２３は、ｐ型ボディ領域２２の幅方向中央の領域においてストライプ状に形成されている。
また、この実施形態では、ｐ−型コラム層２３は、アクティブセル部３において、ｐ型ボディ領域２２の下方に間隔を空けて形成された分断コラム３０を含んでいる。これにより、ｐ型ボディ領域２２と分断コラム３０との間には、ｎ−型ベース層２１の一部からなるｎ−型の分断領域３１が形成されている。分断領域３１の間隔（ｐ型ボディ領域２２の下端と分断コラム３０の上端との距離）は、たとえば、０．５μｍ〜５．０μｍであってもよい。
このｐ−型コラム層２３は、図３に示すように、ｐ型ボディ領域２２の下方部においてアクティブセル部３と外周部４との間に跨って形成されている。これにより、ｐ−型コラム層２３は、外周部４において、分断コラム３０の延長部からなり、ｐ型ボディ領域２２の外周部４の端部３６よりも外側（側面２Ａ側）に引き出された引き出し部３２をさらに含む。
当該引き出し部３２からは、ｎ−型ベース層２１の表面側に向かって延び、ｎ−型ベース層２１の表面に露出したｐ−型コンタクト層３３が形成されている。ｐ−型コンタクト層３３は、ｎ−型ベース層２１に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、前述のものを適用できる。また、ｐ−型コンタクト層３３の不純物濃度は、ｐ−型コラム層２３と同じで、たとえば、１．０×１０１５ｃｍ−３〜１．０×１０１９ｃｍ−３程度である。
ｐ−型コンタクト層３３は、ｐ型ボディ領域２２の端部３６から間隔を空けた位置において、ｎ−型ベース層２１の厚さ方向に延びている。つまり、端的に言えば、ｐ−型コラム層２３およびｐ−型コンタクト層３３が一体的に形成されてなるｐ型の不純物領域が、外周部４において、ｐ型ボディ領域２２の下方部から側方部に回り込むように形成されており、ｐ型ボディ領域２２の下方部および側方部の両方において、ｎ−型ベース層２１によってｐ型ボディ領域２２から隔てられている。これにより、ｎ−型ベース層２１の表面に沿う方向においては、ｐ型ボディ領域２２、ｎ−型ベース層２１およびｐ−型コンタクト層３３が順に整列することによるｐｎｐ構造が形成されている。
また、ｐ−型コラム層２３およびｐ−型コンタクト層３３のｎ−型ベース層２１の深さ方向に沿う側面は、当該方向に沿って周期的に起伏した凹凸面となっている。この凹凸の数は、通常、後述するｎ型半導体層５１（図４Ａ）の段数とほぼ一致する。なお、図２では、明瞭化のため、当該凹凸面を省略したｐ−型コラム層２３を示している。
図３に示すように、ｎ−型ベース層２１の外周部４には、本発明のキャリヤ阻害部の一例としてのトラップレベル領域３８が形成されている。トラップレベル領域３８は、ｎ−型ベース層２１の裏面側から重粒子や電子線を照射することによって形成された領域である。トラップレベル領域３８には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。
トラップレベル領域３８は、ｎ−型ベース層２１内において、ｎ＋型ドレイン層２０の裏面から予め設定された深さ位置に薄く（たとえば１μｍ〜３μｍ程度の厚さで）広がるように局所的に形成されている。たとえば、トラップレベル領域３８は、ｐ−型コラム層２３の上部領域に形成されていてもよい。その他、トラップレベル領域３８は、ｐ−型コラム層２３の中央領域に形成されたトラップレベル領域３８１、ｐ−型コラム層２３の下部領域に形成されたトラップレベル領域３８２、ｐ−型コラム層２３の下方のｎ−型ベース層２１の部分に形成されたトラップレベル領域３８３に置き換えられていてもよい。ｐ−型コラム層２３の上方にある外周電極膜７へ向かって流れるキャリヤ（正孔）を効率よくトラップする観点から、トラップレベル領域３８は、ｐ−型コラム層２３の上部領域に形成されていることが好ましく、図３に示すように、ｐ−型コラム層２３（引き出し部３２）とｐ−型コンタクト層３３との接続部３９に重なるように形成されていることが、さらに好ましい。外周電極膜７へ向かうキャリヤは、接続部３９を必ず通るので、当該位置にトラップレベル領域３８を形成することで、キャリヤのトラップ効率を向上させることができる。
トラップレベル領域３８の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋等の重粒子の照射、および電子線の照射を適用することができる。なかでも、質量の大きなヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）は、再結合中心の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができるので、好ましい。
ｎ＋型ソース領域２４は、各単位セル２９のｐ型ボディ領域２２の内方領域に形成されている。ｎ＋型ソース領域２４は、当該領域において、ｐ型ボディ領域２２の表面部に選択的に形成されている。ｎ＋型ソース領域２４は、ｐ型ボディ領域２２にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。また、ｎ＋型ソース領域２４の不純物濃度は、ｎ−型ベース層２１よりも高く、たとえば、１．０×１０１８ｃｍ−３〜５．０×１０２０ｃｍ−３程度である。
ｎ＋型ソース領域２４は、ｐ型ボディ領域２２の周縁（ｐ型ボディ領域２２とｎ−型ベース層２１との界面）から所定距離だけ内側に位置するようにｐ型ボディ領域２２内に形成されている。これにより、ｎ−型ベース層２１およびｐ型ボディ領域２２等を含む半導体層の表層領域において、ｎ＋型ソース領域２４とｎ−型ベース層２１との間には、ｐ型ボディ領域２２の表面部が介在し、この介在している表面部がチャネル領域３５を提供する。
この実施形態では、ｎ＋型ソース領域２４は、ストライプ状に形成されており、ｐ−型コラム層２３の側面よりも外側の領域に形成されている。チャネル領域３５は、ｎ＋型ソース領域２４の形状に応じて、ストライプ状の形状を有している。
ｐ＋型ボディコンタクト領域２５は、ｐ−型コラム層２３の直上の領域に形成されている。ｐ＋型ボディコンタクト領域２５は、当該領域において、ｐ型ボディ領域２２の表面部に選択的に形成されている。ｐ＋型ボディコンタクト領域２５は、ｐ型ボディ領域２２にｐ型不純物を選択的にイオン注入することによって形成されてもよい。ｐ型不純物の例は、前述のとおりである。また、ｐ＋型ボディコンタクト領域２５の不純物濃度は、ｐ型ボディ領域２２よりも高く、たとえば、５．０×１０１７ｃｍ−３〜１．０×１０１９ｃｍ−３程度である。
ｐ＋型ボディコンタクト領域２５は、ｎ＋型ソース領域２４を通過してｐ型ボディ領域２２の途中の位置までｎ＋型ドレイン層２０に向かって延びている。
この実施形態では、ｐ＋型ボディコンタクト領域２５は、ストライプ状に形成されている。図３に示すように、各ｐ＋型ボディコンタクト領域２５の端部３７はアクティブセル部３内に配置されており、ｐ型ボディ領域２２の端部３６に対して内側に間隔を空けた位置に配置されている。これにより、当該端部３７とｐ型ボディ領域２２の端部３６との間の領域は、ｐ型ボディ領域２２の領域となっている。
また、図３に示すように、ｎ−型ベース層２１の表面部には、ｎ−型ベース層２１の端面（半導体基板２の側面）および表面に露出する端面側ｐ型領域４２が形成されている。端面側ｐ型領域４２は、ｐ型ボディ領域２２と同一の工程で形成されるものであり、その深さも同じである。したがって、端面側ｐ型領域４２の不純物濃度は、ｐ型ボディ領域２２と同じで、たとえば、１．０×１０１５ｃｍ−３〜１．０×１０１９ｃｍ−３程度である。
ゲート絶縁膜２６は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。ゲート絶縁膜２６は、図２に示すように、少なくともチャネル領域３５におけるｐ型ボディ領域２２の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜２６は、ｎ＋型ソース領域２４の一部、チャネル領域３５およびｎ−型ベース層２１の表面を覆うように形成されている。より端的には、ゲート絶縁膜２６は、各単位セル２９のｐ＋型ボディコンタクト領域２５およびこのｐ＋型ボディコンタクト領域２５に連なるｎ＋型ソース領域２４の内縁領域に開口を有するパターンで形成されている。また、図３に示すように、ゲート絶縁膜２６は、アクティブセル部３から外周部４に延び、外周部４にも選択的に形成されている。
ゲート電極２７は、ゲート絶縁膜２６を介してチャネル領域３５に対向するように形成されている。ゲート電極２７は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。
図２に示すように、アクティブセル部３において、ゲート電極２７は、ゲート絶縁膜２６とほぼ同じパターンに形成されており、ゲート絶縁膜２６の表面を覆っている。すなわち、ゲート電極２７は、ｎ＋型ソース領域２４の一部、チャネル領域３５およびｎ−型ベース層２１の表面の上方に配置されている。より端的には、ゲート電極２７は、各単位セル２９のｐ＋型ボディコンタクト領域２５およびこのｐ＋型ボディコンタクト領域２５に連なるｎ＋型ソース領域２４の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極２７は、複数の単位セル２９を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。
一方、図３に示すように、外周部４において、ゲート電極２７は、ｐ＋型ボディコンタクト領域２５の端部３７とｐ型ボディ領域２２の端部３６との間の領域に対向する位置に配置されたコンタクト部４０を有している。コンタクト部４０には、外部電極であるゲート電極膜６（ゲートフィンガー１３）が接続される。また、外周部４には、ゲート電極２７と同じ材料からなる等電位リング電極４１が、ゲート絶縁膜２６上に設けられている。等電位リング電極４１は、ｐ−型コンタクト層３３と端面側ｐ型領域４２との間の領域上に配置され、ｐ−型コンタクト層３３および端面側ｐ型領域４２に重ならないように形成されている。
ｎ−型ベース層２１上には、ゲート電極２７および等電位リング電極４１を覆うように、層間絶縁膜４３が形成されている。層間絶縁膜４３は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなる。
層間絶縁膜４３には、各単位セル２９のｐ＋型ボディコンタクト領域２５およびｎ＋型ソース領域２４を露出させるコンタクト孔４４、ゲート電極２７のコンタクト部４０を露出させるコンタクト孔４５、ｐ−型コンタクト層３３を露出させるコンタクト孔４６、および等電位リング電極４１を露出させるコンタクト孔４７が形成されている。これらのコンタクト孔４４〜４７は、層間絶縁膜４３およびゲート絶縁膜２６を貫通して形成されている。
ソース電極膜５は、アルミニウムその他の金属からなる。ソース電極膜５は、図３に示すように、層間絶縁膜４３の表面を選択的に覆い、かつコンタクト孔４４に埋め込まれるように形成されている。これにより、ソース電極膜５は、ｎ＋型ソース領域２４にオーミック接続されている。したがって、ソース電極膜５は、複数の単位セル２９に並列に接続されており、複数の単位セル２９に流れる全電流が流れるように構成されている。また、ソース電極膜５は、コンタクト孔４４を介して各単位セル２９のｐ＋型ボディコンタクト領域２５およびにオーミック接続されており、ｐ型ボディ領域２２の電位を安定化する。
ゲート電極膜６は、アルミニウムその他の金属からなる。ゲート電極膜６は、図３に示すように、層間絶縁膜４３の表面を選択的に覆い、かつコンタクト孔４５に埋め込まれるように形成されている。これにより、ゲート電極膜６は、ゲート電極２７のコンタクト部４０にオーミック接続されている。
外周電極膜７は、アルミニウムその他の金属からなる。外周電極膜７は、図３に示すように、層間絶縁膜４３の表面を選択的に覆い、かつコンタクト孔４６に埋め込まれるように形成されている。これにより、外周電極膜７は、ｐ−型コンタクト層３３にオーミック接続されている。
等電位リング膜８は、アルミニウムその他の金属からなる。等電位リング膜８は、図３に示すように、層間絶縁膜４３の表面を選択的に覆い、かつコンタクト孔４７に埋め込まれるように形成されている。これにより、等電位リング膜８は、等電位リング電極４１にオーミック接続されている。
半導体基板２の最表面には、電極膜５〜８を覆うように、表面保護膜４８が形成されている。表面保護膜４８は、たとえば、シリコン窒化膜、ポリイミド膜等の絶縁材料からなる。表面保護膜４８には、図３に示すように、ソース電極膜５の一部をソースパッド１１として露出させるパッド開口４９が形成されている。なお、図示しないが、表面保護膜４８には、ゲート電極膜６および外周電極膜７のそれぞれ一部を、ゲートパッド１２および外周パッド１７として露出させるパッド開口が形成されている。一方、ゲート電極膜６および外周電極膜７のフィンガー部分（ゲートフィンガー１３および外周フィンガー１８）については、表面保護膜４８で覆われている。等電位リング膜８に関しては、その全体が表面保護膜４８で覆われている。
ドレイン電極２８は、アルミニウムその他の金属からなる。ドレイン電極２８は、ｎ＋型ドレイン層２０の裏面に接するように形成されている。これにより、ドレイン電極２８は、複数の単位セル２９に並列に接続されており、複数の単位セル２９に流れる全電流が流れるように構成されている。
ドレイン電極２８を高電位側、ソース電極膜５を低電位側として、ソース電極膜５およびドレイン電極２８の間に直流電源を接続すると、寄生ダイオード３４には逆バイアスが与えられる。このとき、ゲート電極２７に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極２７に閾値電圧以上の制御電圧を与えると、チャネル領域３５の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース領域２４とｎ−型ベース層２１との間が導通する。すなわち、ソース電極膜５から、ｎ＋型ソース領域２４、チャネル領域３５の反転層、ｎ−型ベース層２１を順に通って、ドレイン電極２８に至る電流経路が形成される。すなわち、半導体装置１は、オン状態となる。
電動モータ等の誘導性負荷を駆動するインバータ回路に半導体装置１が適用されるとき、ソース電極膜５がドレイン電極２８よりも高電位となって、寄生ダイオード３４がオンし、この寄生ダイオード３４を通って電流が流れる場合がある。その後、ソース電極膜５がドレイン電極２８よりも低電位となると、寄生ダイオード３４は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード３４のｐｎ接合部から空乏層が広がり、ｐ型ボディ領域２２およびｐ−型コラム層２３内のキャリヤ（正孔）がソース電極膜５側に移動し、ｎ−型ベース層２１内のキャリヤ（電子）がドレイン電極２８側へと移動する。
このキャリヤの移動により、寄生ダイオード３４がオン状態のときとは逆方向への電流が流れる。この電流は、逆回復電流とよばれる。逆回復電流は、一般的には、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化（dir/dt）が大きいときは、電流が零に収束するまでに振動（リンギング）が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。
この実施形態では、外周部４においてｐ−型コラム層２３が、ソース電極膜５から独立した外周電極膜７に接続されている。これにより、半導体装置１のターンオフ時に、外周電極膜７に適切な電圧を印加することによって、外周部４へ優先的に電流を流すことができる。たとえば、外周電極膜７に負のバイアスを印加することによって、ｐ−型コラム層２３内のキャリヤ（正孔）を外周部４に強制的に引き寄せることができる。つまり、通常であれば、半導体装置１のターンオフによってアクティブセル部３のソース−ドレイン間に逆方向電流が流れるが、その一部もしくは全部を外周部４へ流れるようにコントロールすることができる。しかも、キャリヤを外周部４に強制的に引き寄せることができるので、キャリヤの移動経路であるｐ−型コラム層２３が若干高抵抗であっても、ターンオフ時の電気特性を十分にコントロールすることができる。そのため、上記のようにｐ型ボディ領域２２に比べてｐ−型コラム層２３の不純物濃度を低くすることで、アクティブセル部３においては、ｐ−型コラム層２３とｎ−型ベース層２１とのｐｎ接合部から空乏層を広げやすくできるので、耐圧の向上を図ることもできる。
以上より、この実施形態では、半導体装置１のターンオフ時にｎ−型ベース層２１中を移動するキャリヤを、アクティブセル部３に比べて外周部４において多数分布させることができる。そこで、この実施形態では、当該外周部４にトラップレベル領域３８が配置されている。このトラップレベル領域３８によって、外周部４におけるキャリヤの再結合を促進させることができる。その結果、従来に比べて逆回復時間ｔｒｒを短縮させることができる。
図４Ａ〜図４Ｄは、半導体装置１の製造工程を工程順に示す図である。なお、図４Ａ〜図４Ｄは、図３の断面図に対応するものである。
半導体装置１を製造するには、まず、図４Ａに示すように、ｎ＋型ドレイン層２０上に、初期ベース層５０が形成される。次に、初期ベース層５０の上に、ｐ−型コラム層２３およびｐ−型コンタクト層３３を形成すべき位置にｐ型不純物を選択的に注入しながらｎ型半導体層５１を形成する工程を繰り返すマルチエピタキシャル成長によって、複数層のｎ型半導体層５１を積層させる。これにより、複数枚のｎ型半導体層５１と初期ベース層５０とが一体化されて、ｎ−型ベース層２１が形成される。
次に、アニール処理（１０００℃〜１２００℃）を行うことによって、複数枚のｎ型半導体層５１のｐ型不純物をドライブ拡散させる。これにより、図４Ｂに示すように、ｎ−型ベース層２１内に、ｐ−型コラム層２３およびｐ−型コンタクト層３３が同時に形成される。
次に、図４Ｃに示すように、ｎ−型ベース層２１の表面部に選択的にｐ型不純物が注入されることによって、ｐ型ボディ領域２２および端面側ｐ型領域４２が形成される。次に、ｐ型ボディ領域２２の表面部に選択的にｎ型不純物が注入されることによって、ｎ＋型ソース領域２４が形成される。次に、ｐ型ボディ領域２２の表面部に選択的にｐ型不純物が注入されることによって、ｐ＋型ボディコンタクト領域２５が形成される。
次に、図４Ｃに示すように、ｎ−型ベース層２１上に、ゲート絶縁膜２６が形成される。ゲート絶縁膜２６は、半導体結晶表面の熱酸化によって形成されてもよい。さらに、ゲート絶縁膜２６上に、ゲート電極２７および等電位リング電極４１が形成される。ゲート電極２７および等電位リング電極４１の形成は、たとえば、不純物を添加して低抵抗化したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。
さらに、図４Ｃに示すように、ゲート電極２７および等電位リング電極４１を覆うように、層間絶縁膜４３が形成され、この層間絶縁膜４３に、フォトリソグラフィによって、コンタクト孔４４〜４７が形成される。次に、層間絶縁膜４３上に、ソース電極膜５、ゲート電極膜６、外周電極膜７および等電位リング膜８が形成される。
次に、図４Ｃに示すように、ソース電極膜５、ゲート電極膜６、外周電極膜７および等電位リング膜８を覆うように、表面保護膜４８が形成され、この表面保護膜４８に、フォトリソグラフィによって、パッド開口４９が形成される。こうして、図４Ｃに示すように、半導体装置１のＭＩＳ構造が形成される。
次に、図４Ｄに示すように、マスク板５２を介して、ｎ＋型ドレイン層２０の裏面から重粒子または電子線の照射が行われる。重粒子または電子線の照射エネルギは、トラップレベル領域３８の深さ位置を考慮して、適宜決定すればよい。これにより、ｐ−型コラム層２３内に、トラップレベル領域３８が形成される。
この後、ｎ＋型ドレイン層２０の裏面にドレイン電極２８が形成されることによって、図１〜図３の半導体装置１を得ることができる。
図５は、本発明の一実施形態に係る半導体装置５３の模式的な断面図である。図５において、図１〜図３の半導体装置１ですでに説明した構成要素についての説明は、当該構成要素に同一の参照符号を付すことによって省略する。
図５の半導体装置５３は、本発明のキャリヤ阻害部の一例として、前述の半導体装置１のトラップレベル領域３８に代えて、ディープトレンチ５４の側面５６，５７に形成された微小な凹凸５５を有している。
より具体的には、ディープトレンチ５４は、ｎ−型ベース層２１の表面からｎ＋型ドレイン層２０へ向かって形成され、たとえば、ｐ−型コラム層２３の底部と同じ深さ位置に底部を有している。ディープトレンチ５４のｐ−型コラム層２３側の側面５６には、深さ方向の全域にわたってｐ−型コンタクト層３３およびｐ−型コラム層２３が露出している。そして、微小な凹凸５５は、このｐ−型コンタクト層３３およびｐ−型コラム層２３の露出部および当該露出部に対向する側面５７の両方に形成されている。微小な凹凸５５は、ディープトレンチ５４の側面５６，５７が粗面化された態様で形成されており、前述したｐ−型コラム層２３およびｐ−型コンタクト層３３の凹凸面（起伏面）に比べてはるかに細かく形成されている。
また、ディープトレンチ５４は、埋め込み絶縁膜５８によって内部全体が満たされている。埋め込み絶縁膜５８は、たとえば、シリコン酸化膜等の絶縁材料からなる。
そして、この半導体装置５３によれば、ｐ−型コラム層２３の底部からｐ−型コンタクト層３３を介して外周電極膜７に至るキャリヤの移動経路において、ｐ−型コラム層２３およびｐ−型コンタクト層３３に微細な凹凸５５が形成されている。そのため、この微細な凹凸５５がホール（電子）ポケットとしての役割を担い、当該移動経路を通過するキャリヤの消失を促進させることができる。その結果、従来に比べて逆回復時間ｔｒｒを短縮させることができる。
図６Ａ〜図６Ｅは、半導体装置５３の製造工程を工程順に示す図である。
半導体装置１を製造するには、まず、図６Ａに示すように、ｎ＋型ドレイン層２０上に、初期ベース層５０が形成される。次に、初期ベース層５０の上に、ｐ−型コラム層２３およびｐ−型コンタクト層３３を形成すべき位置にｐ型不純物を選択的に注入しながらｎ型半導体層５１を形成する工程を繰り返すマルチエピタキシャル成長によって、複数層のｎ型半導体層５１を積層させる。これにより、複数枚のｎ型半導体層５１と初期ベース層５０とが一体化されて、ｎ−型ベース層２１が形成される。
次に、アニール処理（１０００℃〜１２００℃）を行うことによって、複数枚のｎ型半導体層５１のｐ型不純物をドライブ拡散させる。これにより、図６Ｂに示すように、ｎ−型ベース層２１内に、ｐ−型コラム層２３およびｐ−型コンタクト層３３が同時に形成される。
次に、ｎ−型ベース層２１上に、ディープトレンチ５４を形成すべき領域に選択的に開口を有するマスク（図示せず）が形成され、当該マスクをハードマスクとする異方性のディープＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）によって、具体的にはボッシュプロセスによって、ｎ−型ベース層２１に選択的にディープトレンチ５４が形成される。ボッシュプロセスでは、たとえば、ＳＦ６（六フッ化硫黄）を使用してｎ−型ベース層２１をエッチングする工程と、Ｃ４Ｆ８（パーフルオロシクロブタン）を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。これにより、図６Ｃに示すように、高いアスペクト比でｎ−型ベース層２１をエッチングすることができると共に、エッチング面（ディープトレンチ５４の側面５６，５７）にスキャロップと呼ばれる波状の凹凸（微細な凹凸５５）が形成される。
次に、図６Ｄに示すように、たとえばＣＶＤ法によって、ディープトレンチ５４に絶縁材料が埋め込まれる。これにより、埋め込み絶縁膜５８が形成される。
次に、図６Ｅに示すように、ｎ−型ベース層２１の表面部に選択的にｐ型不純物が注入されることによって、ｐ型ボディ領域２２および端面側ｐ型領域４２が形成される。次に、ｐ型ボディ領域２２の表面部に選択的にｎ型不純物が注入されることによって、ｎ＋型ソース領域２４が形成される。次に、ｐ型ボディ領域２２の表面部に選択的にｐ型不純物が注入されることによって、ｐ＋型ボディコンタクト領域２５が形成される。
次に、図６Ｅに示すように、ｎ−型ベース層２１上に、ゲート絶縁膜２６が形成される。ゲート絶縁膜２６は、半導体結晶表面の熱酸化によって形成されてもよい。さらに、ゲート絶縁膜２６上に、ゲート電極２７および等電位リング電極４１が形成される。ゲート電極２７および等電位リング電極４１の形成は、たとえば、不純物を添加して低抵抗化したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。
さらに、図６Ｅに示すように、ゲート電極２７および等電位リング電極４１を覆うように、層間絶縁膜４３が形成され、この層間絶縁膜４３に、フォトリソグラフィによって、コンタクト孔４４〜４７が形成される。次に、層間絶縁膜４３上に、ソース電極膜５、ゲート電極膜６、外周電極膜７および等電位リング膜８が形成される。
次に、図６Ｅに示すように、ソース電極膜５、ゲート電極膜６、外周電極膜７および等電位リング膜８を覆うように、表面保護膜４８が形成され、この表面保護膜４８に、フォトリソグラフィによって、パッド開口４９が形成される。こうして、半導体装置５３のＭＩＳ構造が形成される。
この後、ｎ＋型ドレイン層２０の裏面にドレイン電極２８が形成されることによって、図５の半導体装置５３を得ることができる。
図７は、本発明の一実施形態に係る半導体装置５９の模式的な断面図である。
図７の半導体装置５９は、ｐ−型コンタクト層３３に代えて、ｎ−型ベース層２１の表面からｐ−型コラム層２３まで埋め込まれ、ｐ−型コラム層２３に接続された埋め込みコンタクト部材６０を含んでいる。
埋め込みコンタクト部材６０とｎ−型ベース層２１との間には絶縁膜６１が介在されており、この絶縁膜６１によって、埋め込みコンタクト部材６０とｎ−型ベース層２１との間が絶縁されている。
また、外周電極膜７は、ｎ−型ベース層２１の表面に露出した埋め込みコンタクト部材６０に接続されている。
埋め込みコンタクト部材６０は、たとえば、タングステン、銅等の埋め込み性に優れる金属材料からなる。外周電極膜７とｐ−型コラム層２３とのコンタクト部として、ｐ−型コンタクト層３３のような不純物領域とは異なり、低抵抗な金属材料を用いることによって、ｐ−型コラム層２３内のキャリヤ（正孔）を外周部４に良好に引き寄せることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図８の半導体装置６２のように、ｐ−型コラム層２３は、アクティブセル部３において、ｐ型ボディ領域２２の下方に連なって形成された連続コラム６３を含んでいてもよい。図８では、分断コラム３０および連続コラム６３を、それぞれ１つずつしか示していないが、分断コラム３０および連続コラム６３は、たとえば、ストライプ方向に直交する方向に、交互に配列されていてもい。
また、前述の実施形態では、ｐ−型コラム層２３は、マルチエピタキシャル成長によって形成したが、たとえば、ｎ−型ベース層２１にディープトレンチを形成し、当該ディープトレンチにｐ型半導体層を埋め込むことによっても形成することができる。
また、単位セル２９の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。
また、半導体装置１，５３，５９，６２の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜シミュレーション＞
図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａおよび図１２Ｂのシミュレーション結果は、半導体装置１，５３，５９，６２のターンオフ時における外周電極膜７への電圧の印加によって生じる効果を示すものである。
上記図のうち、図番の末尾に「Ａ」が付された図は、ターンオフ時に半導体装置のソース領域に流れる電流値を示している。一方、図番の末尾に「Ｂ」が付された図は、ターンオフ時に半導体装置のコラム層に流れる電流値を示している。また、図９Ａ、図９Ｂ、図１１Ａおよび図１１Ｂが、ｐ−型コラム層２３として連続コラム６３を適用した例を示し、図１０Ａ、図１０Ｂ、図１２Ａおよび図１２Ｂは、ｐ−型コラム層２３として分断コラム３０を適用した例を示している。なお、いずれのシミュレーションにおいても、前述の外周電極膜７に代えて、ｐ−型コラム層２３に埋め込まれた電極を設定し、当該電極にソース電極とは独立して電圧を印加した。
シミュレーションの結果、図９Ａ、図１０Ａ、図１１Ａおよび図１２Ａと、図９Ｂ、図１０Ｂ、図１１Ｂおよび図１２Ｂとを比較すると、ターンオフ時にｐ−型コラム層２３の埋め込み電極（外周電極膜７に対応）に電圧が印加されていないｒｅｆでは、ソース領域およびコラム層に、ほぼ同じ程度の電流が流れていた。一方、印加電圧が−１Ｖ、−２Ｖ、−３Ｖ、−５Ｖ、１Ｖ、２Ｖ、３Ｖおよび５Ｖである例を参照すると、いずれにおいても、ソース領域に流れる電流が低減され、コラム層に優先的に電流が流れていた。
これらの結果、前述の実施形態では、ｎ−型ベース層２１の外周部４に優先的に電流が流れることが明らかである。したがって、当該外周部４に、トラップレベル領域３８や微小な凹凸５５等のキャリヤ阻害部を設けることで、外周部４に流れる電流を速やかに終息でき、逆回復時間ｔｒｒを短縮できることがわかる。
図１３Ａ〜図１３Ｃは、３Ｄシミュレーションで使用した半導体装置の概略図であって、図１３Ａおよび図１３Ｂは、互いに異なる角度から半導体装置を見たときの図であり、図１３Ｃは、図１３Ａの要部拡大図である。図１３Ａ〜図１３Ｃでは、図２および図３に示した参照符号のうち、下記の説明で必要な符号のみを示している。
前述の図９Ａ〜図１２Ｂで結果を示した２Ｄシミュレーションでは、外周電極膜７に代えてｐ−型コラム層２３に埋め込まれた電極を設定して、発明の効果を検証した。これに対し、この３Ｄシミュレーションでは、図１３Ａ〜図１３Ｃに示すように、前述のソース電極膜５に対応するコンタクトＡ（ＣｏｎｔＡ）および外周電極膜７に対応するコンタクトＢ（ＣｏｎｔＢ）を設定し、前述の実施形態の構造により近い条件で効果を検証した。なお、ＣｏｎｔＡは電気的にフローティング状態とされ、ＣｏｎｔＢは＋５Ｖに接続されている。
シミュレーションは、ソース−ドレイン間に２０Ａの電流が流れている状態で、ソース−ドレイン間に６００Ｖの逆方向電圧を印加し、ターンオフさせた。そして、ＣｏｎｔＡおよびＣｏｎｔＢに流れる電流が収束するまでの波形を検証した。結果を図１４に示す。
シミュレーションの結果、ＣｏｎｔＡに流れる電流（図１４の「ＣｏｎｔＡ（Ａ）」）と、ＣｏｎｔＢに流れる電流（図１４の「ＣｏｎｔＢ（Ａ）」）とを比較すると、ソース側のＣｏｎｔＡに電流が少量であり、コラム側のＣｏｎｔＢに優先的に電流が流れていた。また、ＣｏｎｔＡおよびＣｏｎｔＢに流れる逆回復電流は、どちらも、コラム層が分断されていないＲｅｆ電流（Ａ）に比べて小さいことが確認できた。また、ソース−ドレイン間の電圧（図１４の「ＣｏｎｔＡ，Ｂ（Ｖ）」）についても、ＣｏｎｔＡおよびＣｏｎｔＢへの分流効果によって電流変化が穏やかになり、Ｒｅｆ電圧（Ｖ）に比べて振動を小さく抑えることができた。
１ 半導体装置
２ 半導体基板
３ アクティブセル部
４ 外周部
５ ソース電極膜
６ ゲート電極膜
７ 外周電極膜
１１ ソースパッド
１２ ゲートパッド
１３ ゲートフィンガー
１７ 外周パッド
１８ 外周フィンガー
２０ ｎ＋型ドレイン層
２１ ｎ−型ベース層
２２ ｐ型ボディ領域
２３ ｐ−型コラム層
２４ ｎ＋型ソース領域
２６ ゲート絶縁膜
２７ ゲート電極
２９ 単位セル
３０ 分断コラム
３３ ｐ−型コンタクト層
３４ 寄生ダイオード
３８ トラップレベル領域
５３ 半導体装置
５４ ディープトレンチ
５５ 微小な凹凸
５６ 側面
５８ 埋め込み絶縁膜
５９ 半導体装置
６０ 埋め込みコンタクト部材
６２ 半導体装置
６３ 連続コラム

Claims (12)

  1. アクティブセル部および前記アクティブセル部の周囲の外周部を含む第１導電型の半導体層と、
    前記アクティブセル部において前記半導体層の表面部に選択的に形成された第２導電型のボディ領域と、
    前記ボディ領域の内方部に形成された第１導電型のソース領域と、
    ゲート絶縁膜を介して前記ボディ領域の一部に対向するゲート電極と、
    前記半導体層の内部において前記アクティブセル部と前記外周部との間に跨って形成され、前記アクティブセル部においては前記ボディ領域の下方部に配置されている第２導電型のコラム層であって、前記ボディ領域の下方に間隔を空けて形成された分断コラムを含むコラム層と、
    前記ソース領域に電気的に接続されたソース電極と、
    前記外周部において前記分断コラムに電気的に接続され、前記ソース電極から独立した外周電極とを含む、半導体装置。
  2. 前記外周部において前記分断コラムに接して形成され、前記分断コラム内のキャリヤをトラップして減少させるためのキャリヤ阻害部をさらに含む、請求項１に記載の半導体装置。
  3. 前記キャリヤ阻害部は、前記半導体層内に配置されたトラップレベル領域を含む、請求項２に記載の半導体装置。
  4. 前記トラップレベル領域は、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む重粒子を含む、請求項３に記載の半導体装置。
  5. 前記分断コラムに隣接して形成され、前記分断コラムが露出する側面を有するディープトレンチをさらに含み、
    前記キャリヤ阻害部は、前記ディープトレンチの前記側面における前記分断コラムの露出部に形成された微小な凹凸を含む、請求項２〜４のいずれか一項に記載の半導体装置。
  6. 前記ディープトレンチ内に形成された埋め込み絶縁膜をさらに含む、請求項５に記載の半導体装置。
  7. 前記コラム層は、前記アクティブセル部において、前記ボディ領域の下方に連なって形成された連続コラムを含む、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記ボディ領域は、互いに間隔を空けてストライプ状に延びる複数のボディ領域を含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ソース電極を取り囲むゲートフィンガーをさらに含み、
    前記外周電極は、前記ゲートフィンガーを取り囲むように形成されている、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記外周部において、前記分断コラムから前記半導体層の表面側に向かって延び、前記半導体層の表面に露出する半導体不純物領域からなるコンタクト層をさらに含み、
    前記外周電極は、前記半導体層の表面において前記コンタクト層に接続されている、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記外周部において、前記半導体層の表面から前記ボディ領域の下方の深さ位置まで埋め込まれ、当該深さ位置において前記分断コラムに接続された埋め込みコンタクト部材をさらに含み、
    前記外周電極は、前記半導体層の表面において前記埋め込みコンタクト部材に接続されている、請求項１〜９のいずれか一項に記載の半導体装置。
  12. 前記半導体層は、シリコン基板を含む、請求項１〜１１のいずれか一項に記載の半導体装置。
JP2017013381A 2017-01-27 2017-01-27 半導体装置 Active JP6847681B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017013381A JP6847681B2 (ja) 2017-01-27 2017-01-27 半導体装置
US15/879,753 US11127850B2 (en) 2017-01-27 2018-01-25 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017013381A JP6847681B2 (ja) 2017-01-27 2017-01-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2018121027A JP2018121027A (ja) 2018-08-02
JP6847681B2 true JP6847681B2 (ja) 2021-03-24

Family

ID=62980809

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017013381A Active JP6847681B2 (ja) 2017-01-27 2017-01-27 半導体装置

Country Status (2)

Country Link
US (1) US11127850B2 (ja)
JP (1) JP6847681B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3692186B2 (ja) * 1996-09-09 2005-09-07 沖電気工業株式会社 半導体装置
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP4955958B2 (ja) * 2005-08-04 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置
JP5132123B2 (ja) * 2006-11-01 2013-01-30 株式会社東芝 電力用半導体素子
JP2009004668A (ja) * 2007-06-25 2009-01-08 Toshiba Corp 半導体装置
JP2009141307A (ja) * 2007-11-15 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
US8492829B2 (en) 2008-09-01 2013-07-23 Rohm Co., Ltd. Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same
US8766325B2 (en) * 2011-10-17 2014-07-01 Rohm Co., Ltd. Semiconductor device
JP6168513B2 (ja) * 2013-05-13 2017-07-26 ローム株式会社 半導体装置およびその製造方法
JP6234696B2 (ja) * 2013-04-16 2017-11-22 ローム株式会社 半導体装置
US9041096B2 (en) * 2013-04-16 2015-05-26 Rohm Co., Ltd. Superjunction semiconductor device and manufacturing method therefor
JP6468824B2 (ja) * 2014-12-04 2019-02-13 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP2018121027A (ja) 2018-08-02
US20180219092A1 (en) 2018-08-02
US11127850B2 (en) 2021-09-21

Similar Documents

Publication Publication Date Title
US9576841B2 (en) Semiconductor device and manufacturing method
US9536875B2 (en) Semiconductor device
US10103228B2 (en) Semiconductor device having a super junction structure
US9490359B2 (en) Superjunction semiconductor device with columnar region under base layer and manufacturing method therefor
JP6728953B2 (ja) 半導体装置及びその製造方法
JP6666671B2 (ja) 半導体装置
JP7319037B2 (ja) ｄＶ／ｄｔ制御性を備えたＩＧＢＴを製造する方法
JPWO2017010393A1 (ja) 半導体装置および半導体装置の製造方法
US9929259B2 (en) Semiconductor device and manufacturing method for semiconductor device
KR20150107558A (ko) 반도체 장치 및 그 제조 방법
JP7343315B2 (ja) 炭化ケイ素半導体装置
JP7290973B2 (ja) 半導体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP6234696B2 (ja) 半導体装置
JP7007971B2 (ja) 半導体装置
JP6847681B2 (ja) 半導体装置
JP4177229B2 (ja) 半導体装置とその製造方法
JP2023550032A (ja) 複数のゲート・トレンチを有する半導体パワー・デバイス及びそのようなデバイスを形成する方法
JP2013251467A (ja) 半導体装置および半導体装置の製造方法
US8039906B2 (en) High-voltage metal oxide semiconductor device and fabrication method thereof
JP7405230B2 (ja) スイッチング素子
JP6599957B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210303

R150 Certificate of patent or registration of utility model

Ref document number: 6847681

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250