JP6168513B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関する。

インバータ回路や電源回路においてスイッチング素子として用いられるＭＯＳＦＥＴは、プレーナ型およびスーパージャンクション型に大別される。
プレーナ型ＭＯＳＦＥＴは、たとえば、ドレイン層と、その上に配置されたｎ型ベース層と、その表層部に形成されたｐ型ベース層と、ｐ型ベース層の表層部に間隔を開けて形成されたｎ^＋型ドレイン層およびｎ^＋型ソース層とを含む。ゲート電極は、ｎ^＋型ソース・ドレイン層間のｐ型ベース層の表面にゲート絶縁膜を介して対向するように配置される。

一方、スーパージャンクション型ＭＯＳＦＥＴは、たとえば、特許文献１に開示されているように、プレーナ型における上記の構成に加えて、ｐ型ベース層からドレイン層に向かって延びたｐ型コラム層を含む。この構造により、オン抵抗を低減でき、かつ、スイッチング速度が向上する。

特開２０１２−１４２３３０号公報

スーパージャンクション型ＭＯＳＦＥＴにおける課題は、寄生ダイオードのハードリカバリである。ハードリカバリとは、逆回復電流の変化（dir/dt）が高速であることをいう。スーパージャンクション型ＭＯＳＦＥＴにおいては、寄生ダイオードがターンオフしたときに、ｐ型ベース層だけでなくｐ型コラム層からも空乏層が広がる。とくに、ｐ型コラム層から広がる空乏層は、隣接する別のｐ型コラム層から広がる空乏層と速やかに結合し、かつ直下のドレイン層にも速やかに到達する。そのため、電流の変化が急激に起こり、逆回復電流の遮断も高速に生じる。それに応じて、逆回復電流波形は、変化が急峻でかつ振幅の大きな発振波形（リンギング）を示す。このような逆回復特性（ハードリカバリ特性）は、大きなノイズを引き起こし、たとえば、ＭＯＳＦＥＴに制御信号を供給するコントローラの誤動作を引き起こすおそれがある。とりわけ、電動モータ等の誘導性負荷を駆動するインバータ回路においては、寄生ダイオードがオン／オフするから、この寄生ダイオードがターンオフするときのハードリカバリ特性が問題となる。

特許文献１の発明は、ｎ型ドレイン層の裏面側からプロトン、^３Ｈｅ^＋＋、^４Ｈｅ^＋＋等の重粒子を照射することによって逆回復特性は改善しているが、ハードリカバリ特性は改善できていない。
そこで、本発明の目的は、スーパージャンクション構造を有しつつ、簡単な構造で寄生ダイオードのハードリカバリを緩和できる半導体装置およびその製造方法を提供することである。

上記目的を達成するための請求項１に記載の発明は、第１導電型ドレイン層と、前記第１導電型ドレイン層上に形成された第１導電型ベース層と、前記第１導電型ベース層の表面に選択的に形成された複数の第２導電型ベース層と、前記第２導電型ベース層の内方領域に前記第２導電型ベース層の周縁と間隔を空けて形成され、当該周縁との間にチャネル領域を形成する第１導電型ソース層と、ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極と、前記第２導電型ベース層に連なるように前記第１導電型ベース層内に形成され、前記第２導電型ベース層から前記第１導電型ドレイン層へ向かって延びた第２導電型コラム層であって、その深さ方向途中部に前記第１導電型ベース層の一部からなる分断領域を介在させることによって上下に分断されていて、前記第２導電型ベース層と一体をなす上側コラム層と、前記上側コラム層よりも前記第１導電型ベース層の深さ方向に長く形成されており、電気的にフローティングされた下側コラム層とを有する分断コラム層を含む第２導電型コラム層と、前記第１導電型ドレイン層に電気的に接続されたドレイン電極と、前記第１導電型ソース層に電気的に接続されたソース電極と、前記分断領域から前記第１導電型ベース層の表面に沿う横方向に離れており、前記第１導電型ベース層の表面から前記分断領域と同じ深さ位置において、前記上側コラム層および前記下側コラム層の双方から間隔を空けて形成された第２導電型補助コラム層とを含む、半導体装置である。

この半導体装置は、第２導電型ベース層に連なる第２導電型コラム層が第１導電型ドレイン層に向かって延びており、スーパージャンクション構造のＭＯＳＦＥＴを構成している。第１導電型がｎ型であり、第２導電型がｐ型である場合、ドレイン電極をソース電極よりも高い電位に接続し、ゲート電極に閾値電圧以上の制御電圧を印加すると、ｐ型ベース層の表面付近のチャネル領域に反転層（チャネル）が形成される。これにより、ドレイン電極、ｎ型ドレイン層、ｎ型ベース層、ｐ型ベース層表面の反転層、ｎ型ソース層およびソース電極を順に通る電流経路が形成される。ゲート電極に制御電圧を印加しなければ、前記反転層が生じないから、前記電流経路が遮断される。ｐ型ベース層およびこれと一体なｐ型コラム層（分断コラム層）の上側コラム層と、ｎ型ベース層との間のｐｎ接合は、寄生ダイオードを構成している。この寄生ダイオードは、順方向電圧がかかっているときにはオン状態となり、逆方向電圧がかかっているときはオフ状態となる。寄生ダイオードがターンオフするとき、ｐ型ベース層および上側コラム層内のキャリヤ（ホール）はソース電極へと引き寄せられ、ｎ型ベース層およびｎ型ドレイン層内のキャリヤ（電子）はドレイン電極へと引き寄せられる逆回復現象が生じる。これによって流れる電流が逆回復電流である。キャリヤの移動によって、ｐｎ接合から空乏層が広がり、寄生ダイオードはオフ状態となる。

この発明では、ｐ型コラム層が上下に分断された分断コラム層を有していて、分断コラム層において、相対的に長い下側コラム層はｐ型ベース層に対して電気的にフローティングされている。したがって、前記寄生ダイオードの動作に当該下側コラム層が寄与しないので、逆回復現象の際の急峻な空乏層の広がりが抑制される。これにより、ドレイン電極に向かう空乏層の広がりが抑制され、それによって、寄生ダイオードがターンオフするときに空乏層が広がる速さが抑制される。これにより、逆回復電流の変化速度（dir/dt）が小さくなるので、リカバリ特性が改善される。また、分断コラム層を設けるだけでよいので、構造も簡単である。

さらに、分断しているとはいえ、ｐ型ベース層からｎ型ドレイン層へ向かってｐ型コラム層が延びているスーパージャンクション構造を有している。したがって、上側コラム層および下側コラム層それぞれから横方向に広がる空乏層が一体となるように、上側コラム層および下側コラム層の形状や分断領域の間隔を定めることによって、良好なオン抵抗およびスイッチング速度を達成するというスーパージャンクション構造本来の特性も実現することができる。

なお、上記の効果は、第１導電型がｎ型であり、第２導電型がｐ型である場合にも当然達成することができる。

また、この構成によれば、上側コラム層および下側コラム層それぞれから横方向に広がる空乏層を、第２導電型補助コラム層から広がる空乏層によって中継できるので、前記空乏層の一体化を第２導電型補助コラム層によって補助することができる。
請求項２に記載の発明は、前記分断領域の上下方向の間隔が、０μｍを超えて１０μｍ以下である、請求項１記載の半導体装置である。

この構成によれば、上側コラム層および下側コラム層それぞれから横方向に広がる空乏層を一体化し易くすることができる。
また、前記第２導電型コラム層は、上下に分断されずに前記第２導電型ベース層から前記下側コラム層の下端位置まで連続する接続コラム層を含んでいてもよい。

この構成によれば、スーパージャンクション構造の特性に特化した接続コラム層を選択的に設けることによって、半導体装置のスイッチング速度とオン抵抗との間のトレードオフの関係を調整することができる。
請求項３に記載の発明は、前記半導体装置は、前記第１導電型ドレインの裏面部に部分的に形成された第２導電型コレクタ層をさらに含む、請求項１または２に記載の半導体装置である。

この構成によれば、第２導電型コレクタ層から第１導電型ベース層に電子もしくは正孔が注入されるので、第１導電型ベース層で伝導度変調を発生させることができる。その結果、高電流域では、ＩＧＢＴを動作させたときに描かれる電流波形に沿って電流を上昇させることができる。すなわち、低電流域でのセット効率に優れるＭＯＳＦＥＴの特性と、高電圧域において伝導度変調を発生させることができるＩＧＢＴの特性とを併せ持つ半導体装置を提供することができる。さらに、第２導電型コラム層が分断コラム層を有しているので、第２導電型コラム層の全てが接続コラム層である構造の半導体装置に前記第２導電型コレクタ層を設ける場合に比べて、高電流域におけるオン抵抗をより良好に低減することができる。

請求項４に記載の発明は、前記第２導電型コラム層は、隣り合う前記第２導電型ベース層との間に連続性を持って所定の第１周期で配列されており、前記第２導電型コレクタ層は、前記第２導電型コラム層の前記第１周期よりも大きい所定の第２周期で連続性を持って配列されている、請求項３に記載の半導体装置である。
たとえば、第１導電型ドレイン層の裏面全体に対する、第１導電型ドレイン層および第２導電型コレクタ層のそれぞれの占有率は、裏面全体が第１導電型もしくは第２導電型の領域単独で占有される一般的なＭＯＳＦＥＴおよびＩＧＢＴに比べて小さくなる。そのため、第１導電型ドレイン層および第２導電型コレクタ層の一方の面積を増やせば、他方の面積が狭くなる。その結果、相対的に狭い層に対するドレイン電極のコンタクト抵抗が高くなり、そのオン抵抗の低減効果が弱まってしまう。つまり、この半導体装置に付与されたＭＯＳＦＥＴの特性とＩＧＢＴの特性との間にはトレードオフの関係がある。

そこで、本願発明者が鋭意研究したところ、第２導電型コレクタ層の周期を第２導電型コラム層の周期と一致（第１周期＝第２周期）させるのではなく、第１周期よりも大きくすることによって（第２周期＞第１周期）、低電流域および高電流域の両方においてオン抵抗をバランスよく低減することができた。その結果、この半導体装置によれば、アプリケーションに最適なデバイス特性に制御することができる。

請求項５に記載の発明のように、前記第２周期は、前記第１周期の２倍〜５倍であることが好ましい。
請求項６に記載の発明のように、前記第１導電型ドレイン層の裏面全体に対する前記第２導電型コレクタ層の占有率は、５０％〜８０％であることが好ましい。
請求項７に記載の発明は、前記第２導電型コレクタ層は、前記第１導電型ベース層の厚さ方向において、前記第２導電型コラム層に対向するように形成されている、請求項４〜６のいずれか一項に記載の半導体装置である。

この構成によれば、高電流域でのオン抵抗を一層低減することができる。
請求項８に記載の発明のように、前記第２導電型コラム層は、ストライプ状に形成されていてもよい。この場合、前記第２導電型コレクタ層は、請求項９に記載の発明のように、前記第１導電型ベース層の表面の法線方向から見た平面視において、前記第２導電型コラム層に交差する形状に形成され、当該交差部分において前記第２導電型コラム層に対向していることが好ましく、請求項１０に記載の発明のように、前記平面視において、ストライプ状に形成されていることがさらに好ましく、請求項１１に記載の発明のように、前記平面視において、前記第２導電型コラム層に直交するストライプ状に形成されていることが特に好ましい。また、前記第２導電型コレクタ層は、前記平面視において、ストライプ状の第２導電型コラム層に交差する形状であれば、請求項１２に記載の発明のように、多角形状または円形状に形成されていてもよい。

すなわち、ストライプ状に配列された第２導電型コラム層の一つ一つに対して第２導電型コレクタ層を均等な数だけ対向させれば、半導体装置のセル間でのオン抵抗のばらつきが小さくなる。そこで、請求項１０に記載の発明のように、第２導電型コレクタ層を第２導電型コラム層に交差するストライプ状に形成すれば、各第２導電型コレクタ層は、複数の第２導電型コラム層を連続して横切ることとなるので、全ての第２導電型コラム層に対してほぼ均等に対向させることができる。同様の考えにより、請求項１１に記載のように、第２導電型コレクタ層を第２導電型コラム層に直交するストライプ状に形成すれば、全ての第２導電型コラム層に対して均等な数の第２導電型コレクタ層を確実に対向させることができる。

また、請求項１３に記載の発明のように、前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、前記第２導電型コラム層に平行なストライプ状に形成されていてもよい。
請求項１４に記載の発明は、前記第２導電型コラム層は、多角形状または円形状に形成されている、請求項７に記載の半導体装置である。

この場合、前記第２導電型コレクタ層は、請求項１７に記載の発明のように、前記第１導電型ベース層の表面の法線方向から見た平面視において、ストライプ状に形成されていてもよいし、請求項１８に記載の発明のように、前記第１導電型ベース層の表面の法線方向から見た平面視において、多角形状または円形状に形成されていてもよい。
また、請求項１９に記載の発明のように、前記第２周期の一周期当たりに占める前記第２導電型コレクタ層と前記第１導電型ドレイン層の幅の比率は、１：１であることが好ましい。

また、請求項１８に記載の発明のように、前記第１周期が５μｍ〜２０μｍであり、前記第２周期が５μｍ〜２００μｍであることが好ましい。
また、請求項１９に記載の発明のように、前記第２導電型コレクタ層は、２．５μｍ〜１６０μｍの幅を有していることが好ましい。
請求項２０に記載の発明は、前記上側コラム層および前記下側コラム層それぞれから横方向に広がる空乏層を、前記第２導電型補助コラム層によって中継して一体化させる、請求項１〜１９のいずれか一項に記載の半導体装置である。 請求項２１に記載の発明は、第１導電型ドレイン層上に、その表面に沿う横方向の所定の第１位置に第２導電型不純物が選択的に注入された第１導電型のメイン層を第１時間エピタキシャル成長させ、その後、前記第１位置に前記第２導電型不純物が注入されない第１導電型のサブ層をエピタキシャル成長させた後、再び前記メイン層を前記第１時間よりも短い第２時間エピタキシャル成長させることによって、第１導電型ベース層を形成する工程と、前記第１導電型ベース層をアニール処理して前記メイン層内の第２導電型不純物を拡散させることによって、前記サブ層の深さ位置で上下に分断された上側コラム層と、前記上側コラム層よりも前記第１導電型ベース層の深さ方向に長い下側コラム層とを含む分断コラム層を有する第２導電型コラム層を形成する工程と、前記第１導電型ベース層の表面に、前記第２導電型コラム層に連なる第２導電型ベース層を選択的に形成する工程と、前記第２導電型ベース層の内方領域に、前記第２導電型ベース層の周縁と間隔が空くように、当該周縁との間にチャネル領域を形成する第１導電型ソース層を形成する工程と、ゲート絶縁膜を介して前記チャネル領域に対向するようにゲート電極を形成する工程と、前記第１導電型ドレイン層に電気的に接続されたドレイン電極を形成する工程と、前記第１導電型ソース層に電気的に接続されたソース電極を形成する工程とを含む、半導体装置の製造方法である。

請求項２２に記載の発明は、前記第１導電型ベース層を形成する工程は、所定の第１厚さの前記メイン層を多段にエピタキシャル成長させ、その後、前記第１厚さと同じ第２厚さの前記サブ層を一段エピタキシャル成長させた後、再び前記第１厚さの前記メイン層を、前記サブ層の形成前よりも少ない段数で多段にエピタキシャル成長させる工程を含む、請求項２１に記載の半導体装置の製造方法である。

この方法によれば、エピタキシャル成長するメイン層の段数を制御することによって、上側コラム層および下側コラム層の長さを簡単に調整することができる。
請求項２３に記載の発明は、前記サブ層をエピタキシャル成長させる工程は、前記第１位置から前記横方向に離れた第２位置に第２導電型不純物を注入しながら前記サブ層を形成する工程を含み、前記第２導電型コラム層を形成する工程は、前記アニール処理で前記サブ層内の第２導電型不純物も拡散させることによって、前記上側コラム層および前記下側コラム層の双方から間隔を空けた位置に第２導電型補助コラム層を形成する工程を含む、請求項２１または２２に記載の半導体装置の製造方法である。

この方法によって、請求項１に記載の半導体装置を製造することができる。
請求項２４に記載の発明は、前記サブ層をエピタキシャル成長させる工程は、５μｍ〜３０μｍのバッファ層を形成する工程を含む、請求項２１〜２３のいずれか一項に記載の半導体装置の製造方法である。
この方法によって、請求項２に記載の半導体装置を製造することができる。

図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１のII−II切断面における断面図である。 図３Ａは、図１および図２の半導体装置の製造工程の一部を示す図である。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図４は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。 図５は、図４のＶ−Ｖ切断面における断面図である。 図６Ａは、図４および図５の半導体装置の製造工程の一部を示す図である。 図６Ｂは、図６Ａの次の工程を示す図である。 図６Ｃは、図６Ｂの次の工程を示す図である。 図６Ｄは、図６Ｃの次の工程を示す図である。 図６Ｅは、図６Ｄの次の工程を示す図である。 図６Ｆは、図６Ｅの次の工程を示す図である。 図６Ｇは、図６Ｆの次の工程を示す図である。 図７は、ｐ型コラム層およびｐ^＋型コレクタ層のレイアウトの変形例を示す図である。 図８は、ｐ型コラム層およびｐ^＋型コレクタ層のレイアウトの変形例を示す図である。 図９は、ｐ型コラム層およびｐ^＋型コレクタ層のレイアウトの変形例を示す図である。 図１０は、ｐ型コラム層およびｐ^＋型コレクタ層のレイアウトの変形例を示す図である。 図１１は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図１２は、寄生ダイオードがオン状態からターンオフするときの電流波形の一例を示す波形図である。 図１３は、半導体装置のＩｄ−Ｖｄ特性を示すグラフである。 図１４は、半導体装置のドレイン−ソース間の電圧と、出力容量との関係を示すグラフである。

＜第１実施形態＞
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。図２は、図１のII−II切断面における断面図である。なお、図１では、説明に必要な構成のみを示しており、たとえばｎ^＋型ソース層５、ゲート電極７、ソース電極８等の図示を省略している。

半導体装置１は、スーパージャンクション構造を有するｎチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
半導体装置１は、ｎ^＋型ドレイン層１７と、ｎ⁻型ベース層２と、ｐ型コラム層３と、ｐ型ベース層４と、ｐ型補助コラム層３０と、ｎ^＋型ソース層５と、ゲート絶縁膜６と、ゲート電極７と、ソース電極８と、ドレイン電極１１とを含む。ゲート電極７上には、層間絶縁膜１２が配置されている。

ｎ^＋型ドレイン層１７は、ｎ^＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。ｎ^＋型の半導体基板は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）などを用いることができる。
ｎ⁻型ベース層２は、ｎ型不純物が注入された半導体層である。より具体的には、ｎ型不純物を注入しながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、前述のものを適用できる。

ｐ型コラム層３およびｐ型ベース層４は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ⁻型ベース層２に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用することができる。
ｐ型ベース層４は、図１に示すように、ｎ⁻型ベース層２の表面の法線方向から見た平面視（以下、単に「平面視」とする）において周期的に離散配置された複数の領域において、ｎ⁻型ベース層２の表面部に選択的に形成されている。この実施形態では、複数のｐ型ベース層４は、互いに平行なストライプ状に形成されている。各ｐ型ベース層４の幅は、たとえば、３μｍ〜１０μｍである。個々のｐ型ベース層４およびその周囲のｎ⁻型ベース層２を含む領域は、セル１３を形成している。すなわち、この半導体装置１は、図１のレイアウトでは、平面視においてストライプ状に配列された多数（複数）のセル１３を有している。

ｐ型コラム層３は、平面視において、各セル１３のｐ型ベース層４の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型コラム層３は、平面視において、ｐ型ベース層４の幅方向中央の領域においてストライプ状に形成されている。ｐ型コラム層３は、ｐ型ベース層４に連なるように形成されており、ｎ⁻型ベース層２において、ｐ型ベース層４よりも深い位置までｎ^＋型ドレイン層１７に向かって延びている。したがって、ｐ型コラム層３は、隣り合うｐ型ベース層４との間に連続性を持って配列されている。ｐ型コラム層３のピッチＰ_１（本発明の第１周期の一例）は、５μｍ〜２０μｍである。ここで、ピッチＰ_１とは、ｐ型コラム層３と、隣り合うｐ型コラム層３の間のｎ⁻型ベース層２とを一つの繰り返し単位とし、当該繰り返し単位のｎ⁻型ベース層２の表面に沿う方向の長さのことである。この実施形態では、ｐ型コラム層３が各ｐ型ベース層４の幅方向中央に配置されていることから、ピッチＰ_１はセル１３のピッチ（セルピッチ）に一致している。

ｐ型コラム層３は、その深さ方向途中部にｎ⁻型ベース層２の一部からなる分断領域３４を介在させることによって上下に分断されていて、上側コラム層３１と、上側コラム層３１よりもｎ⁻型ベース層２の深さ方向に長く形成された下側コラム層３２とを含む分断コラム層３３を有する。すなわち、分断コラム層３３は、ｐ型コラム層３を、その深さ方向中央よりも上側の分断領域３４で分断することによって形成されている。各コラム層３１，３２のｎ⁻型ベース層２の深さ方向に沿う側面は、当該方向に沿って周期的に起伏した凹凸面となっている。この凹凸の数は、通常、後述するｎ型半導体層１９（図３Ａ）の段数とほぼ一致するが、図２では明瞭化のために前記段数より少ない凹凸を表している。

上側コラム層３１は、ｐ型ベース層４と一体をなしていて、ｐ型ベース層４と共にｎ⁻型ベース層２との界面（ｐｎ接合面）に寄生ダイオード（ボディダイオード）１４を形成している。一方、下側コラム層３２は、ｐ型ベース層４とは分断領域３４によって分離されていて、電気的にフローティングされている。
また、下側コラム層３２の長さは、たとえば、上側コラム層３１の２倍〜１０倍であることが好ましく、具体的には、上側コラム層３１の長さが１μｍ〜５μｍであり、下側コラム層３２の長さが２μｍ〜２０μｍであることが好ましい。なお、下側コラム層３２の長さは、下側コラム層３２の底部からｎ⁻型ベース層２の裏面までのｎ⁻型ベース層２の厚さが５μｍ以上となるように定めるとよい。５μｍ以上であれば、６００Ｖ以上の耐圧性能を実現することができる。

また、分断領域３４の間隔（上側コラム層３１の下端と下側コラム層３２の上端との距離）は、この実施形態のようにｐ型補助コラム層３０が設けられる場合には、０．５μｍ〜１０μｍであってもよい。
そして、この実施形態では、全てのｐ型コラム層３が、分断コラム層３３で構成されている。

ｐ型補助コラム層３０は、分断領域３４からｎ⁻型ベース層２の表面に沿う横方向に離れた位置において、上側コラム層３１および下側コラム層３２の双方から間隔を空けて形成されている。この実施形態では、ｐ型補助コラム層３０は、隣り合うｐ型ベース層４の間の領域（つまり、セル１３の境界領域）の直下に形成されている。ｐ型補助コラム層３０は、当該領域において、ｐ型ベース層４のストライプ方向に沿って間隔を空けて複数形成されている。ｐ型補助コラム層３０の平面形状は、図１に示すドット状であってもよいし、長方形状等であってもよい。平面視においてｐ型補助コラム層３０を点在させることによって、隣り合うｐ型補助コラム層３０の間の領域（図１の斜線部）を、ＭＯＳＦＥＴの電流経路として効率よく利用することができる。むろん、ｐ型補助コラム層３０は、当該領域においてストライプ状に形成されていてもよい。この場合でも、ドレイン電極１１からソース電極８へ向かう電流は、図２に電流経路３５で示すように、ｐ型補助コラム層３０を避けて通ることができる。ｐ型補助コラム層３０は、ｎ⁻型ベース層２に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物の例は、前述のとおりである。

ｎ^＋型ソース層５は、平面視において各セル１３のｐ型ベース層４の内方領域に形成されている。ｎ^＋型ソース層５は、当該領域において、ｐ型ベース層４の表面部に選択的に形成されている。ｎ^＋型ソース層５は、ｐ型ベース層４にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。ｎ^＋型ソース層５は、ｐ型ベース層４の周縁（ｐ型ベース層４とｎ⁻型ベース層２との界面）から所定距離だけ内側に位置するようにｐ型ベース層４内に形成されている。これにより、ｎ⁻型ベース層２およびｐ型ベース層４等を含む半導体層の表層領域において、ｎ^＋型ソース層５とｎ⁻型ベース層２との間には、ｐ型ベース層４の表面部が介在し、この介在している表面部がチャネル領域１５を提供する。

この実施形態では、ｎ^＋型ソース層５は、平面視ストライプ状に形成されており、ｐ型コラム層３の側面よりも外側の領域に形成されている。チャネル領域１５は、ｎ^＋型ソース層５の形状に応じて、ストライプ状の形状を有している。
ゲート絶縁膜６は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜６は、少なくともチャネル領域１５におけるｐ型ベース層４の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜６は、ｎ^＋型ソース層５の一部、チャネル領域１５、およびｎ⁻型ベース層２の表面を覆うように形成されている。より端的には、ゲート絶縁膜６は、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ^＋型ソース層５の内縁領域に開口を有するパターンで形成されている。

ゲート電極７は、ゲート絶縁膜６を介してチャネル領域１５に対向するように形成されている。ゲート電極７は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極７は、ゲート絶縁膜６とほぼ同じパターンに形成されており、ゲート絶縁膜６の表面を覆っている。すなわち、ゲート電極７は、ｎ^＋型ソース層５の一部、チャネル領域１５、およびｎ⁻型ベース層２の表面の上方に配置されている。より端的には、ゲート電極７は、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ^＋型ソース層５の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極７は、複数のセル１３を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。

層間絶縁膜１２は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなる。層間絶縁膜１２は、ゲート電極７の上面および側面を覆い、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ^＋型ソース層５の内縁領域にコンタクト孔１６を有するパターンで形成されている。
ソース電極８は、アルミニウムその他の金属からなる。ソース電極８は、層間絶縁膜１２の表面を覆い、かつ各セル１３のコンタクト孔１６に埋め込まれるように形成されている。これにより、ソース電極８は、ｎ^＋型ソース層５にオーミック接続されている。したがって、ソース電極８は、複数のセル１３に並列に接続されており、複数のセル１３に流れる全電流が流れるように構成されている。また、ソース電極８は、コンタクト孔１６を介して各セル１３のｐ型ベース層４にオーミック接続されており、ｐ型ベース層４の電位を安定化する。

ドレイン電極１１は、アルミニウムその他の金属からなる。ドレイン電極１１は、ｎ^＋型ドレイン層１７の裏面に接するように形成されている。これにより、ドレイン電極１１は、複数のセル１３に並列に接続されており、複数のセル１３に流れる全電流が流れるように構成されている。
ドレイン電極１１を高電位側、ソース電極８を低電位側として、ソース電極８およびドレイン電極１１の間に直流電源を接続すると、寄生ダイオード１４には逆バイアスが与えられる。このとき、ゲート電極７に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極７に閾値電圧以上の制御電圧を与えると、チャネル領域１５の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ^＋型ソース層５とｎ⁻型ベース層２との間が導通する。すなわち、ソース電極８から、ｎ^＋型ソース層５、チャネル領域１５の反転層、ｎ⁻型ベース層２を順に通って、ドレイン電極１１に至る電流経路３５が形成される。すなわち、半導体装置１は、オン状態となる。

電動モータ等の誘導性負荷を駆動するインバータ回路に半導体装置１が適用されるとき、ソース電極８がドレイン電極１１よりも高電位となって、寄生ダイオード１４がオンし、この寄生ダイオード１４を通って電流が流れる場合がある。その後、ソース電極８がドレイン電極１１よりも低電位となると、寄生ダイオード１４は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード１４のｐｎ接合部から空乏層が広がり、ｐ型ベース層４およびｐ型コラム層３内のキャリヤ（正孔）がソース電極８側に移動し、ｎ⁻型ベース層２内のキャリヤ（電子）がドレイン電極１１側へと移動する。

このキャリヤの移動により、寄生ダイオード１４がオン状態のときとは逆方向への電流が流れる。この電流は、逆回復電流とよばれる。逆回復電流は、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化（dir/dt）が大きいときは、電流が零に収束するまでに振動（リンギング）が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。

この半導体装置１では、ｐ型コラム層３が上下に分断された分断コラム層３３を有していて、分断コラム層３３において、相対的に長い下側コラム層３２はｐ型ベース層４に対して電気的にフローティングされている。したがって、寄生ダイオード１４の動作に当該下側コラム層３２が寄与しないので、逆回復現象の際の急峻な空乏層の広がりが抑制される。これにより、ドレイン電極１１に向かう空乏層の広がりが抑制され、それによって、寄生ダイオード１４がターンオフするときに空乏層が広がる速さが抑制される。これにより、逆回復電流の変化速度（dir/dt）が小さくなるので、リカバリ特性が改善される。また、ｐ型コラム層３を分断コラム層３５とするだけでよいので、構造も簡単である。

さらに、分断しているとはいえ、ｐ型ベース層４からｎ^＋型ドレイン層１７へ向かってｐ型コラム層３が延びているスーパージャンクション構造を有しており、分断領域３４の側方にはｐ型補助コラム層３０が設けられている。したがって、上側コラム層３１および下側コラム層３２それぞれから横方向に広がる空乏層を、ｐ型補助コラム層３０によって中継して一体化させることができる。これにより、良好なオン抵抗およびスイッチング速度を達成するというスーパージャンクション構造本来の特性も実現することができる。

図３Ａ〜図３Ｃは、半導体装置１の製造工程の一部を工程順に示す図である。
まず、図３Ａに示すように、ｎ^＋型ドレイン層１７上に、本発明のメイン層の一例としての初期ベース層１８が形成される。エピタキシャル成長の条件は、たとえば、１Ω・ｃｍ〜１０Ω・ｃｍ、厚さ５μｍ〜２０μｍである。
次に、図３Ｂに示すように、初期ベース層１８の上に、ｐ型コラム層３を形成すべき第１位置３６にｐ型不純物を選択的に注入（Ｂイオンを５０ｋｅＶ、５．３×１０^１３ｃｍ^−２、０度で注入）しながら１Ω・ｃｍ〜１０Ω・ｃｍ／２μｍ〜１０μｍの薄いｎ型半導体層１９（下側のメイン層）を形成する工程を繰り返すマルチエピタキシャル成長により、複数層のｎ型半導体層１９を積層させる。この実施形態では、初期ベース層１８とｎ型半導体層１９とを合わせて５段のｎ型半導体層を成長させる。その後、ｎ型半導体層１９と同じ抵抗および厚さ（１Ω・ｃｍ〜１０Ω・ｃｍ／２μｍ〜１０μｍ）のｎ型半導体層３８（バッファ層）を、第１位置３６から横方向に離れたｐ型補助コラム層３０を形成すべき第２位置３７にｐ型不純物を注入しながら、６段目のエピ層として一段成長させる。次に、再びｎ型半導体層１９を、ｎ型半導体層３８の形成前よりも少ない段数（この実施形態では２段）、すなわち少ない厚みでマルチエピタキシャル成長させる。これにより、複数枚のｎ型半導体層１９，３８と初期ベース層１８とが一体化されて、ｎ⁻型ベース層２が形成される。

次に、図３Ｃに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層１９，３８のｐ型不純物をドライブ拡散させる。これにより、分断コラム層３３を有するｐ型コラム層３およびｐ型補助コラム層３０が同時に形成される。すなわち、下側のメイン層であるｎ型半導体層１９内のｐ型不純物が拡散によって下側コラム層３２を提供し、上側のメイン層であるｎ型半導体層１９内のｐ型不純物が拡散によって上側コラム層３１を提供し、これらの間のｎ型不純物層３８内のｐ型不純物が拡散によってｐ型補助コラム層３０を提供する。したがって、ｐ型不純物が注入される第１位置３６および第２位置３７は、それぞれｐ型コラム層３およびｐ型補助コラム層３０の形成位置に合わせて設定すればよい。

次に、ｎ⁻型ベース層２の表面部に選択的に比較的低いエネルギでｐ型不純物が注入（Ｂイオンを５０ｋｅＶ、５．０×１０^１５ｃｍ^−２、７度で注入）されて、ｐ型ベース層４が形成される。また、平面視においてｐ型ベース層４内においてｐ型ベース層４の外周縁から所定距離だけ内方に後退した位置に外縁部を有する所定幅の環状領域にｎ型不純物が選択的に注入（Ｐイオンを１３０ｋｅＶ、２．０×１０^１５ｃｍ^−２、７度で注入）され、これにより、ｎ^＋型ソース層５が形成される。

次に、ｎ⁻型ベース層２およびｐ型ベース層４の表面（半導体結晶の表面）を覆うように、ゲート絶縁膜６が形成される。このゲート絶縁膜６は、半導体結晶表面の熱酸化によって形成されてもよい。さらに、ゲート絶縁膜６上に、ゲート電極７が形成される。ゲート電極７の形成は、たとえば、不純物を添加して低抵抗化したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。このエッチングのときには、ゲート絶縁膜６を同時にパターニングして、ゲート電極７およびゲート絶縁膜６を同一パターンに形成してもよい。さらに、ゲート電極７を覆うように、層間絶縁膜１２（たとえば、１００００Å厚）が形成され、この層間絶縁膜１２に、フォトリソグラフィによって、コンタクト孔１６が形成される。次に、層間絶縁膜１２上に、ソース電極８が形成され、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ソース電極８の形成は、たとえば、Ｔｉ／ＴｉＮ（たとえば２５０／１３００Å）のバリア膜を形成する工程と、当該バリア膜上にＡｌＣｕ膜（たとえば４．２μｍ）堆積させる工程とを含む工程であってもよい。この後、図示しない表面保護膜（たとえば、１６０００Å厚）が形成され、その表面保護膜に、ソース電極８の一部をパッドとして露出させるパッド開口が形成される。

この後、ｎ^＋型ドレイン層１７の裏面にドレイン電極１１が形成され、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ドレイン電極１１の形成は、Ｔｉ、Ｎｉ、ＡｕおよびＡｇをこの順にスパッタしてする工程であってもよい。
以上の工程を経て、図１および図２の半導体装置１を得ることができる。
＜第２実施形態＞
図４は、本発明の第２実施形態に係る半導体装置４１の模式的な平面図である。図５は、図４のＶ−Ｖ切断面における断面図である。図４および図５において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示し、その説明を省略する。

半導体装置４１は、ｎ^＋型ドレイン層１７およびｐ型補助コラム層３０が省略されている点が、前述の半導体装置１と異なっている。
より具体的には、半導体装置４１は、ドレイン電極１１のコンタクトをとるための層として、ｎ^＋型ドレイン層１７に代えて、ｎ^＋型コンタクト層９を有している。
ｎ^＋型コンタクト層９は、ｎ⁻型ベース層２の裏面全体にわたって形成されている。ｎ^＋型コンタクト層９は、ｐ型コラム層３の底部に対して間隔が空くような深さで形成されている。これにより、ｐ型コラム層３とｎ^＋型コンタクト層９との間には、ｎ⁻型ベース層２が介在している。

また、半導体装置４１は、ｎ^＋型コンタクト層９の裏面部に選択的にｐ^＋型コレクタ層１０を有している点において、前述の半導体装置１と異なっている。
ｐ^＋型コレクタ層１０は、ｎ⁻型ベース層２の裏面に選択的に形成され、当該裏面に沿って連続性を持って複数配列されている。この実施形態では、ｐ^＋型コレクタ層１０は、図４にクロスハッチングで明示するように平面視においてｐ型コラム層３に平行なストライプ状に形成されている。これにより、ｎ⁻型ベース層２の裏面には、ｐ^＋型コレクタ層１０と、隣り合うｐ^＋型コレクタ層１０間のｎ^＋型コンタクト層９とがストライプ状に交互に露出することとなる。

ｐ^＋型コレクタ層１０のピッチＰ_２（本発明の第２周期の一例）は、ｐ型コラム層３のピッチＰ_１よりも大きい。これにより、半導体装置１は、ｎ⁻型ベース層２の厚さ方向において、ｐ^＋型コレクタ層１０に対向するｐ型コラム層３と、ｐ^＋型コレクタ層１０に対向せずに、隣り合うｐ^＋型コレクタ層１０の間のｎ型部分に対向するｐ型コラム層３とを選択的に有することとなる。

ここで、ピッチＰ_２とは、ｐ^＋型コレクタ層１０と、隣り合うｐ^＋型コレクタ層１０の間のｎ^＋型コンタクト層９とを一つの繰り返し単位とし、当該繰り返し単位のｎ⁻型ベース層２の表面に沿う方向の長さのことである。この繰り返し単位においてｐ^＋型コレクタ層１０とｎ^＋型コンタクト層９が占める割合（幅）は、適宜変更可能であるが、この実施形態では１：１である。一方、この繰り返し単位においてｐ^＋型コレクタ層１０とｎ^＋型コンタクト層９が占める割合（幅）は、別の局面から、ｎ⁻型ベース層２の裏面全体に対するｐ^＋型コレクタ層１０の占有率が５０％〜８０％となるように定めてもよい。

そして、ｐ^＋型コレクタ層１０のピッチＰ_２は、ピッチＰ_１よりも大きければ特に制限されないが、好ましくはピッチＰ_１の２倍〜５倍である。これにより、半導体装置４１の低電流域および高電流域の両方において良好なオン抵抗をバランスよく達成することができる。なお、図４および図５では、図面のスペースの制約から、ピッチＰ_２がピッチＰ_１の２倍の場合を示しているが、むろん、３倍、４倍、５倍、６倍およびそれ以上であってもよい。したがって、ピッチＰ_２＝２×ピッチＰ_１を示す図４および図５では、ｐ^＋型コレクタ層１０は、ｐ型コラム層３を横切る方向に沿って、ｐ型コラム層３一つ置きに一対一で対向しているが、ピッチＰ_２＞２×ピッチＰ_１の場合には、隣り合う複数のｐ型コラム層３に跨るように対向していてもよい。また、ピッチＰ_２の具体的な大きさとしては、たとえば、前述のようにｐ型コラム層３のピッチＰ_１が５μｍ〜２０μｍである場合には、５μｍ〜２００μｍである。

さらにｐ^＋型コレクタ層１０の構成について説明を加えると、ｐ^＋型コレクタ層１０の不純物濃度は、１×１０^１７ｃｍ^−３〜１×１０^２２ｃｍ^−３である。また、ｐ^＋型コレクタ層１０は、ｎ⁻型ベース層２の裏面からｎ^＋型コンタクト層９を厚さ方向に貫通してｎ⁻型ベース層２に達するように形成されており、ｎ⁻型ベース層２の裏面から０．２μｍ〜３μｍの深さを有している。また、ｐ^＋型コレクタ層１０の幅は、５μｍ〜２００μｍである。

また、半導体装置４１では、ｐ型補助コラム層３０の省略に伴い、分断領域３４の間隔（上側コラム層３１の下端と下側コラム層３２の上端との距離）が、前述の第１実施形態の場合よりも狭くなっている。具体的には、１μｍ〜５μｍであってもよい。これにより、上側コラム層３１と下側コラム層３２とを近づけることができるので、ｐ型補助コラム層３０がなくても、上側コラム層３１および下側コラム層３２それぞれから横方向に広がる空乏層を良好に一体化することができる。

そして、この半導体装置４１によれば、ｎ⁻型ベース層２の裏面に複数のｐ^＋型コレクタ層１０が選択的に形成されているので、当該裏面にはｎ⁻型ベース層２とｐ^＋型コレクタ層１０の両方が露出することとなる。これにより、ｎ⁻型ベース層２の裏面に、当該露出したｎ⁻型ベース層２およびｐ^＋型コレクタ層１０の両方に接するようにドレイン電極１１を形成することによって、低電流域でのセット効率に優れるＭＯＳＦＥＴの特性と、高電圧域において伝導度変調を発生させることができるＩＧＢＴの特性とを併せ持つ半導体装置４１を提供することができる。さらに、ｐ型コラム層３が分断コラム層３３を有しているので、ｐ型コラム層３の全てが後述する接続コラム層３９である構造の半導体装置にｐ^＋型コレクタ層１０を設ける場合に比べて、高電流域におけるオン抵抗をより良好に低減することができる。

一方、ｎ⁻型ベース層２の裏面全体に対する、ｎ⁻型ベース層２およびｐ^＋型コレクタ層１０のそれぞれの占有率は、裏面全体がｎ型もしくはｐ型の領域単独で占有される一般的なＭＯＳＦＥＴおよびＩＧＢＴに比べて小さくなる。そのため、ｎ⁻型ベース層２およびｐ^＋型コレクタ層１０の一方の面積を増やせば、他方の面積が狭くなる。その結果、相対的に狭い層に対するドレイン電極１１のコンタクト抵抗が高くなり、そのオン抵抗の低減効果が弱まってしまう。つまり、半導体装置４１に付与されたＭＯＳＦＥＴの特性とＩＧＢＴの特性との間にはトレードオフの関係がある。

そこで、本願発明者が鋭意研究したところ、ｐ^＋型コレクタ層１０のピッチＰ_２をｐ型コラム層３のピッチＰ_１と一致（ピッチＰ_１＝ピッチＰ_２）させるのではなく、ピッチＰ_１よりも大きくすることによって（ピッチＰ_２＞ピッチＰ_１）、低電流域および高電流域の両方においてオン抵抗をバランスよく低減することができた。その結果、この半導体装置１によれば、アプリケーションに最適なデバイス特性に制御することができる。

むろん、前述の半導体装置１と同様の作用効果を実現することもできる。
図６Ａ〜図６Ｇは、半導体装置４１の製造工程の一部を工程順に示す図である。図６Ａ〜図６Ｇにおいて、前述の図３Ａ〜図３Ｃに示された各部と対応する部分には同一の参照符号を付して示し、その説明を省略する。
まず、図６Ａに示すように、基板４２上に、ｎ型不純物を注入しながら行うエピタキシャル成長によって、初期ベース層１８が形成される。基板４２としては、ｎ型シリコン基板を採用することができるが、この基板４２は後の工程で除去するものであるので、高品質なものである必要はなく、安価な基板を使用することができる。

次に、図６Ｂに示すように、初期ベース層１８の上に、複数層のｎ型半導体層１９、単層のｎ型半導体層３８および複数のｎ型半導体層１９を順にエピタキシャル成長させる。この際、ｎ型半導体層３８は、その全域にわたってｐ型不純物を注入せず、さらに、ｎ型半導体層１９よりも薄く（たとえば１μｍ〜５μｍ）なるように形成される。すなわち、ｎ型半導体層３８の厚さを調節することによって、後に形成される分断領域３４の間隔を調節する。

次に、図６Ｃに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層１９，３８のｐ型不純物をドライブ拡散させる。これにより、分断コラム層３３を有するｐ型コラム層３が形成される。次に、前述と同様の方法によって、ｐ型ベース層４、ｎ^＋型ソース層５、ゲート絶縁膜６、ゲート電極７、層間絶縁膜１２およびソース電極８が形成される。

次に、図６Ｄに示すように、たとえばグラインダを用いて基板４２を裏面側から研削する。この研削は、基板４２を完全に除去してｎ⁻型ベース層２の裏面が露出した後、ｐ型コラム層３の直下のｎ⁻型ベース層２の厚さが３０μｍ以上残るように行う。研削後、ｎ⁻型ベース層２の裏面をスピンエッチングすることにより、裏面を鏡面に仕上げる。
このように、製造工程の途中までｎ⁻型ベース層２が基板４２に支持されているので、ｎ⁻型ベース層２の搬送・ハンドリングを行い易くすることができる。また、基板４２の研削に続けてｎ⁻型ベース層２の研削を連続して実行することができるので、ｐ型コラム層３の直下のｎ⁻型ベース層２の厚さを簡単に調節することができる。

次に、図６Ｅに示すように、ｎ⁻型ベース層２の裏面へ向かってｎ型不純物を全面に注入（Ａｓイオンを３０ｋｅＶ、１．０×１０^１５ｃｍ^−２、０度で注入）し、アニール処理することにより、ｎ^＋型コンタクト層９が形成される。
次に、図６Ｆに示すように、ｎ⁻型ベース層２の裏面を選択的に露出させるフォトレジスト２０が形成される。そして、このフォトレジスト２０を介して、まずＢイオンを１００ｋｅＶ、１．０×１０^１５ｃｍ^−２、７度の傾斜角度で注入する。続けて、Ｂイオンを注入する工程よりも小さなエネルギ、具体的には、３０ｋｅＶ、１．０×１０^１５ｃｍ^−２、７度（同じ傾斜角度）でＢＦ_２イオンを注入する。この際、ＢイオンおよびＢＦ_２イオンをｎ⁻型ベース層２の裏面に対して垂直ではなく、所定の傾斜角度を持たせて斜め注入することにより、イオンがｎ⁻型ベース層２の深くまで入っていくチャネリングを防止することができる。この後、フォトレジスト２０を、たとえばアッシングにより除去する。

次に、図６Ｇに示すように、ｎ⁻型ベース層２をレーザアニール処理することにより、前工程で注入したＢイオンおよびＢＦ_２イオンを活性化させる。これにより、ｎ^＋型コンタクト層９の一部の導電型がｎ型からｐ型へと反転して、ｐ^＋型コレクタ層１０が形成される。
このとき、高温（たとえば１５００℃程度）のアニール処理を実行しないので、ソース電極８の溶融を防止することができる。つまり、ソース電極８などの高温環境下で溶融し易い金属系の部分を、このアニール処理に先立って作製することができる。そのため、ｎ⁻型ベース層２の表面側の構造の大部分もしくは全てを、当該アニール処理を行う前に作製することができる。その結果、ｎ⁻型ベース層２の表裏面を何度も逆にしなくて済むので、製造効率を向上させることができる。

この後、ｎ⁻型ベース層２の裏面にドレイン電極１１が形成され、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ドレイン電極１１の形成は、Ｔｉ、Ｎｉ、ＡｕおよびＡｇをこの順にスパッタしてする工程であってもよい。
以上の工程を経て、図４および図５の半導体装置４１を得ることができる。
＜ｐ型コラム層３およびｐ^＋型コレクタ層１０のレイアウトの変形例＞
次に、図７〜図１０を参照して、ｐ型コラム層３およびｐ^＋型コレクタ層１０のレイアウトの変形例について説明する。

まず図７および図８では、ストライプ状のｐ型コラム層３に対するｐ^＋型コレクタ層１０レイアウトの変形例を示している。
具体的には、図７では、ｐ^＋型コレクタ層１０は、平面視においてストライプ状のｐ型コラム層３に交差するストライプ状に形成されている。より具体的には、ｐ型コラム層３に直交するストライプ状に形成されている。この図７の構成によれば、各ｐ^＋型コレクタ層１０は、ストライプ状のｐ型コラム層３を連続して横切ることとなり、全てのｐ型コラム層３に対して均等に対向することとなる。その結果、セル１３間におけるｐ^＋型コレクタ層１０の面積のばらつきをなくすことができるので、セル１３間でのオン抵抗のばらつきを小さくすることができる。なお、図７では、ｐ型コラム層３に交差するストライプ状のｐ^＋型コレクタ層１０の一例として、これらの層３，１０が互いに直交する場合を示しているが、ｐ^＋型コレクタ層１０は、たとえば鋭角もしくは鈍角の傾斜角度で、ｐ型コラム層３に対して斜めに交差していてもよい。

一方、図８では、ｐ^＋型コレクタ層１０は、平面視において格子状に離散配置されており、各ｐ^＋型コレクタ層１０は、隣り合う複数のｐ型コラム層３に跨るようにｐ型コラム層３に交差する（横切る）ひし形状に形成されている。各ｐ^＋型コレクタ層１０の形状は、図８に示すようにひし形状であってもよく、その他の多角形状や円形状であってもよい。この図８の構成によれば、ｐ^＋型コレクタ層１０は、図７の構成のようにストライプ状のｐ型コラム層３を連続して横切るものではないが、周期的な格子状に配列されていることから、図７の場合と同様に、全てのｐ型コラム層３に対して均等に対向させることができる。その結果、セル１３間におけるｐ^＋型コレクタ層１０の面積のばらつきをなくすことができるので、セル１３間でのオン抵抗のばらつきを小さくすることができる。

次に、図９および図１０では、ひし形状のｐ型コラム層３に対するｐ^＋型コレクタ層１０レイアウトの変形例を示している。すなわち、図９および図１０では、ｐ型コラム層３は、ｎ⁻型ベース層２の表面部に格子状に離散配置された各ｐ型ベース層４の内方領域に形成されており、ｐ型コラム層３を取り囲むようにｎ^＋型ソース層５が形成されている。各ｐ型ベース層４の形状は、図９および図１０に示すようにひし形状であってもよく、その他の多角形状や円形状であってもよい。また、ｐ型コラム層３の形状も、各ｐ型ベース層４に合わせてひし形であってもよく、その他の多角形状や円形状であってもよい。

そして、ｐ^＋型コレクタ層１０は、図９では互いに平行なストライプ状に形成されており、図１０ではｐ型ベース層４よりも大きいひし形状に形成されている。図１０においてｐ^＋型コレクタ層１０は、平面視において格子状に離散配置されている。
以上、図７〜図１０に示した変形例はほんの一例に過ぎず、ｐ型コラム層３およびｐ^＋型コレクタ層１０のレイアウトは、本発明の範囲内で適宜変更することができる。

以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、図１１に示す半導体装置５１のように、ｐ型コラム層３は、上下に分断されずにｐ型ベース層４から下側コラム層３２の下端位置まで連続する接続コラム層３９を選択的に含んでいてもよい。この場合、分断コラム層３３および接続コラム層３９は、規則的（たとえば互い違い）に配列されていてもよいし、ランダムに配列されていてもよい。図１１に示すように、スーパージャンクション構造の特性に特化した接続コラム層３９を選択的に設けることによって、半導体装置５１のスイッチング速度とオン抵抗との間のトレードオフの関係を調整することができる。

また、前述の実施形態では、ｐ型コラム層３は、マルチエピタキシャル成長によって形成したが、たとえば、ｎ⁻型ベース層２にディープトレンチを形成し、当該ディープトレンチにｐ型半導体層を埋め込むことによっても形成することができる。
また、セル１３の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。

また、半導体装置１，４１，５１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

＜実施例１＞
図１２は、寄生ダイオード１４がオン状態からターンオフするときにソース電極８とドレイン電極１１との間に流れる電流の波形の一例を示す波形図である。図１２に示すように、「分断コラム層なし」の比較例では、寄生ダイオード１４のターンオフ時に、リンギング（逆回復電流の振動）や電流の急変に起因するノイズが発生している。

これに対し、「分断コラム層あり」の実施例では、逆回復電流がスムーズに零に収束しており、ノイズが抑制されている。
＜シミュレーション例１＞
シミュレーション例１では、低電流域および高電流域それぞれのオン抵抗が、ｐ^＋型コレクタ層１０の有無および分断コラム層３３の有無によってどのように変化するかを確認した。結果を図１３（ａ）（ｂ）に示す。図１３（ａ）（ｂ）において、「４cell pitch」とは、図５に示す半導体装置４１の構造において、ｐ型コラム層３のピッチＰ_１の４倍（４cell pitch）のピッチＰ_２でｐ^＋型コレクタ層１０を備えていることである。なお、ｐ^＋型コレクタ層１０の占有率＝６４％、ｐ^＋型コレクタ層１０とｎ^＋型コンタクト層９の幅の比率＝１：１である。また、ＩＧＢＴ構造は、ｎ⁻型ベース層２の裏面全体にｐ型シリコン基板を設けることによって、半導体装置４１をＩＧＢＴ構造としたものである。

図１３（ａ）によると、高電圧域では、分断コラム層３３が形成されていれば、形成されていない場合に比べて、オン抵抗が低減されている。たとえば、「４cell pitch（分断コラム層あり）」と「４cell pitch」の構造上の違いは、分断コラム層の有無のみであるが、「４cell pitch（分断コラム層あり）」の方がより大電流を流すことができる。つまり、オン抵抗が低減されている。

一方、図１３（ｂ）によると、低電圧域では、ｐ^＋型コレクタ層１０の選択的な形成によってｎ^＋型コンタクト層９とドレイン電極１１とのコンタクトを残すことにより、ＩＧＢＴ構造に比べて、オン抵抗が低減されている。
＜シミュレーション例２＞
シミュレーション例２では、半導体装置の寄生の出力容量が、分断コラム層３３の数によってどのように変化するかを確認した。結果を図１４に示す。図１４において、「接続コラムあり（２倍Pitchごと）」とは、図１１に示す半導体装置５１の構造において、２つ置きにｐ型コラム層３を接続コラム層３９とすること、つまり、図１１で図示された構成である。この場合、隣り合う接続コラム層３９の間には、２つの分断コラム層３３が配置される。同様に「接続コラムあり（４倍Pitchごと）」とは、４つ置きにｐ型コラム層３を接続コラム層３９とする構成であり、「接続コラムなし」とは、ｐ型コラム層３の全てが分断コラム層３３である構成のことである。

図１４によると、半導体装置の寄生の出力容量は、「接続コラムなし」が最も低く、「接続コラムあり（４倍Pitchごと）」が次に低く、「接続コラムあり（２倍Pitchごと）」が最も高い。つまり、分断コラム層３３の数が多いほど寄生のオン抵抗が低減されていることがわかる。

１ 半導体装置
２ ｎ⁻型ベース層
３ ｐ型コラム層
４ ｐ型ベース層
５ ｎ^＋型ソース層
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
９ ｎ^＋型コンタクト層
１０ ｐ^＋型コレクタ層
１１ ドレイン電極
１５ チャネル領域
１７ ｎ^＋型ドレイン層
１８ 初期ベース層
１９ ｎ型半導体層
３０ ｐ型補助コラム層
３１ 上側コラム層
３２ 下側コラム層
３３ 分断コラム層
３４ 分断領域
３６ 第１位置
３７ 第２位置
３８ ｎ型半導体層
３９ 接続コラム層
４１ 半導体装置
５１ 半導体装置

Claims (24)

1. 第１導電型ドレイン層と、
   前記第１導電型ドレイン層上に形成された第１導電型ベース層と、
   前記第１導電型ベース層の表面に選択的に形成された複数の第２導電型ベース層と、
   前記第２導電型ベース層の内方領域に前記第２導電型ベース層の周縁と間隔を空けて形成され、当該周縁との間にチャネル領域を形成する第１導電型ソース層と、
   ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極と、
   前記第２導電型ベース層に連なるように前記第１導電型ベース層内に形成され、前記第２導電型ベース層から前記第１導電型ドレイン層へ向かって延びた第２導電型コラム層であって、その深さ方向途中部に前記第１導電型ベース層の一部からなる分断領域を介在させることによって上下に分断されていて、前記第２導電型ベース層と一体をなす上側コラム層と、前記上側コラム層よりも前記第１導電型ベース層の深さ方向に長く形成されており、電気的にフローティングされた下側コラム層とを有する分断コラム層を含む第２導電型コラム層と、
   前記第１導電型ドレイン層に電気的に接続されたドレイン電極と、
   前記第１導電型ソース層に電気的に接続されたソース電極と、
   前記分断領域から前記第１導電型ベース層の表面に沿う横方向に離れており、前記第１導電型ベース層の表面から前記分断領域と同じ深さ位置において、前記上側コラム層および前記下側コラム層の双方から間隔を空けて形成された第２導電型補助コラム層とを含む、半導体装置。
2. 前記分断領域の上下方向の間隔が、０μｍを超えて１０μｍ以下である、請求項１に記載の半導体装置。
3. 前記半導体装置は、前記第１導電型ドレインの裏面部に部分的に形成された第２導電型コレクタ層をさらに含む、請求項１または２に記載の半導体装置。
4. 前記第２導電型コラム層は、隣り合う前記第２導電型ベース層との間に連続性を持って所定の第１周期で配列されており、
   前記第２導電型コレクタ層は、前記第２導電型コラム層の前記第１周期よりも大きい所定の第２周期で連続性を持って配列されている、請求項３に記載の半導体装置。
5. 前記第２周期は、前記第１周期の２倍〜５倍である、請求項４に記載の半導体装置。
6. 前記第１導電型ドレイン層の裏面全体に対する前記第２導電型コレクタ層の占有率は、５０％〜８０％である、請求項４または５に記載の半導体装置。
7. 前記第２導電型コレクタ層は、前記第１導電型ベース層の厚さ方向において、前記第２導電型コラム層に対向するように形成されている、請求項４〜６のいずれか一項に記載の半導体装置。
8. 前記第２導電型コラム層は、ストライプ状に形成されている、請求項７に記載の半導体装置。
9. 前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、前記第２導電型コラム層に交差する形状に形成され、当該交差部分において前記第２導電型コラム層に対向している、請求項８に記載の半導体装置。
10. 前記第２導電型コレクタ層は、前記平面視において、ストライプ状に形成されている、請求項９に記載の半導体装置。
11. 前記第２導電型コレクタ層は、前記平面視において、前記第２導電型コラム層に直交するストライプ状に形成されている、請求項１０に記載の半導体装置。
12. 前記第２導電型コレクタ層は、前記平面視において、多角形状または円形状に形成されている、請求項９に記載の半導体装置。
13. 前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、前記第２導電型コラム層に平行なストライプ状に形成されている、請求項８に記載の半導体装置。
14. 前記第２導電型コラム層は、多角形状または円形状に形成されている、請求項７に記載の半導体装置。
15. 前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、ストライプ状に形成されている、請求項１４に記載の半導体装置。
16. 前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、多角形状または円形状に形成されている、請求項１４に記載の半導体装置。
17. 前記第２周期の一周期当たりに占める前記第２導電型コレクタ層と前記第１導電型ドレイン層の幅の比率は、１：１である、請求項４〜１６のいずれか一項に記載の半導体装置。
18. 前記第１周期が５μｍ〜２０μｍであり、前記第２周期が５μｍ〜２００μｍである、請求項４〜１７のいずれか一項に記載の半導体装置。
19. 前記第２導電型コレクタ層は、２．５μｍ〜１６０μｍの幅を有している、請求項３〜１８のいずれか一項に記載の半導体装置。
20. 前記上側コラム層および前記下側コラム層それぞれから横方向に広がる空乏層を、前記第２導電型補助コラム層によって中継して一体化させる、請求項１〜１９のいずれか一項に記載の半導体装置。
21. 第１導電型ドレイン層上に、その表面に沿う横方向の所定の第１位置に第２導電型不純物が選択的に注入された第１導電型のメイン層を第１時間エピタキシャル成長させ、その後、前記第１位置に前記第２導電型不純物が注入されない第１導電型のサブ層をエピタキシャル成長させた後、再び前記メイン層を前記第１時間よりも短い第２時間エピタキシャル成長させることによって、第１導電型ベース層を形成する工程と、
    前記第１導電型ベース層をアニール処理して前記メイン層内の第２導電型不純物を拡散させることによって、前記サブ層の深さ位置で上下に分断された上側コラム層と、前記上側コラム層よりも前記第１導電型ベース層の深さ方向に長い下側コラム層とを含む分断コラム層を有する第２導電型コラム層を形成する工程と、
    前記第１導電型ベース層の表面に、前記第２導電型コラム層に連なる第２導電型ベース層を選択的に形成する工程と、
    前記第２導電型ベース層の内方領域に、前記第２導電型ベース層の周縁と間隔が空くように、当該周縁との間にチャネル領域を形成する第１導電型ソース層を形成する工程と、
    ゲート絶縁膜を介して前記チャネル領域に対向するようにゲート電極を形成する工程と、
    前記第１導電型ドレイン層に電気的に接続されたドレイン電極を形成する工程と、
    前記第１導電型ソース層に電気的に接続されたソース電極を形成する工程とを含む、半導体装置の製造方法。
22. 前記第１導電型ベース層を形成する工程は、所定の第１厚さの前記メイン層を多段にエピタキシャル成長させ、その後、前記第１厚さと同じ第２厚さの前記サブ層を一段エピタキシャル成長させた後、再び前記第１厚さの前記メイン層を、前記サブ層の形成前よりも少ない段数で多段にエピタキシャル成長させる工程を含む、請求項２１に記載の半導体装置の製造方法。
23. 前記サブ層をエピタキシャル成長させる工程は、前記第１位置から前記横方向に離れた第２位置に第２導電型不純物を注入しながら前記サブ層を形成する工程を含み、
    前記第２導電型コラム層を形成する工程は、前記アニール処理で前記サブ層内の第２導電型不純物も拡散させることによって、前記上側コラム層および前記下側コラム層の双方から間隔を空けた位置に第２導電型補助コラム層を形成する工程を含む、請求項２１または２２に記載の半導体装置の製造方法。
24. 前記サブ層をエピタキシャル成長させる工程は、５μｍ〜３０μｍのバッファ層を形成する工程を含む、請求項２１〜２３のいずれか一項に記載の半導体装置の製造方法。

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