JP2014222710A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】n+型ドレイン層17と、n−型ベース層2と、n−型ベース層2の表面に形成されたp型ベース層4と、p型ベース層4の内方領域に形成されたn+型ソース層5と、ゲート絶縁膜6を介してチャネル領域15に対向するように形成されたゲート電極7と、p型ベース層4に連なるようにn−型ベース層2内に形成されたp型コラム層3と、n+型ドレイン層17に電気的に接続されたドレイン電極11と、n+型ソース層5に電気的に接続されたソース電極8とを含む半導体装置1において、p型コラム層3の深さ方向途中部を分断領域34によって上下に分断する。
【選択図】図2
Description
プレーナ型MOSFETは、たとえば、ドレイン層と、その上に配置されたn型ベース層と、その表層部に形成されたp型ベース層と、p型ベース層の表層部に間隔を開けて形成されたn+型ドレイン層およびn+型ソース層とを含む。ゲート電極は、n+型ソース・ドレイン層間のp型ベース層の表面にゲート絶縁膜を介して対向するように配置される。
そこで、本発明の目的は、スーパージャンクション構造を有しつつ、簡単な構造で寄生ダイオードのハードリカバリを緩和できる半導体装置およびその製造方法を提供することである。
請求項2に記載の発明は、前記半導体装置は、前記分断領域から前記第1導電型ベース層の表面に沿う横方向に離れた位置において、前記上側コラム層および前記下側コラム層の双方から間隔を空けて形成された第2導電型補助コラム層をさらに含む、請求項1に記載の半導体装置である。
請求項3に記載の発明は、前記分断領域の上下方向の間隔が、0μm〜10μmである、請求項1または2に記載の半導体装置である。
請求項4に記載の発明は、前記第2導電型コラム層は、上下に分断されずに前記第2導電型ベース層から前記下側コラム層の下端位置まで連続する接続コラム層を有する、請求項1〜3のいずれか一項に記載の半導体装置である。
請求項5に記載の発明は、前記半導体装置は、前記第1導電型ドレインの裏面部に部分的に形成された第2導電型コレクタ層をさらに含む、請求項1〜4のいずれか一項に記載の半導体装置である。
たとえば、第1導電型ドレイン層の裏面全体に対する、第1導電型ドレイン層および第2導電型コレクタ層のそれぞれの占有率は、裏面全体が第1導電型もしくは第2導電型の領域単独で占有される一般的なMOSFETおよびIGBTに比べて小さくなる。そのため、第1導電型ドレイン層および第2導電型コレクタ層の一方の面積を増やせば、他方の面積が狭くなる。その結果、相対的に狭い層に対するドレイン電極のコンタクト抵抗が高くなり、そのオン抵抗の低減効果が弱まってしまう。つまり、この半導体装置に付与されたMOSFETの特性とIGBTの特性との間にはトレードオフの関係がある。
請求項8に記載の発明のように、前記第1導電型ドレイン層の裏面全体に対する前記第2導電型コレクタ層の占有率は、40%〜80%であることが好ましい。
請求項9に記載の発明は、前記第2導電型コレクタ層は、前記第1導電型ベース層の厚さ方向において、前記第2導電型コラム層に対向するように形成されている、請求項6〜8のいずれか一項に記載の半導体装置である。
請求項10に記載の発明のように、前記第2導電型コラム層は、ストライプ状に形成されていてもよい。この場合、前記第2導電型コレクタ層は、請求項11に記載の発明のように、前記第1導電型ベース層の表面の法線方向から見た平面視において、前記第2導電型コラム層に交差する形状に形成され、当該交差部分において前記第2導電型コラム層に対向していることが好ましく、請求項12に記載の発明のように、前記平面視において、ストライプ状に形成されていることがさらに好ましく、請求項13に記載の発明のように、前記平面視において、前記第2導電型コラム層に直交するストライプ状に形成されていることが特に好ましい。また、前記第2導電型コレクタ層は、前記平面視において、ストライプ状の第2導電型コラム層に交差する形状であれば、請求項14に記載の発明のように、多角形状または円形状に形成されていてもよい。
請求項16に記載の発明は、前記第2導電型コラム層は、多角形状または円形状に形成されている、請求項9に記載の半導体装置である。
また、請求項19に記載の発明のように、前記第2周期の一周期当たりに占める前記第2導電型コレクタ層と前記第1導電型ドレイン層の幅の比率は、1:1であることが好ましい。
また、請求項21に記載の発明のように、前記第2導電型コレクタ層は、2.5μm〜160μmの幅を有していることが好ましい。
請求項22に記載の発明は、第1導電型ドレイン層上に、その表面に沿う横方向の所定の第1位置に第2導電型不純物が選択的に注入された第1導電型のメイン層を第1時間エピタキシャル成長させ、その後、前記第1位置に前記第2導電型不純物が注入されない第1導電型のサブ層をエピタキシャル成長させた後、再び前記メイン層を前記第1時間よりも短い第2時間エピタキシャル成長させることによって、第1導電型ベース層を形成する工程と、前記第1導電型ベース層をアニール処理して前記メイン層内の第2導電型不純物を拡散させることによって、前記サブ層の深さ位置で上下に分断された上側コラム層と、前記上側コラム層よりも前記第1導電型ベース層の深さ方向に長い下側コラム層とを含む分断コラム層を有する第2導電型コラム層を形成する工程と、前記第1導電型ベース層の表面に、前記第2導電型コラム層に連なる第2導電型ベース層を選択的に形成する工程と、前記第2導電型ベース層の内方領域に、前記第2導電型ベース層の周縁と間隔が空くように、当該周縁との間にチャネル領域を形成する第1導電型ソース層を形成する工程と、ゲート絶縁膜を介して前記チャネル領域に対向するようにゲート電極を形成する工程と、前記第1導電型ドレイン層に電気的に接続されたドレイン電極を形成する工程と、前記第1導電型ソース層に電気的に接続されたソース電極を形成する工程とを含む、半導体装置の製造方法である。
請求項23に記載の発明は、前記第1導電型ベース層を形成する工程は、所定の第1厚さの前記メイン層を多段にエピタキシャル成長させ、その後、前記第1厚さと同じ第2厚さの前記サブ層を一段エピタキシャル成長させた後、再び前記第1厚さの前記メイン層を、前記サブ層の形成前よりも少ない段数で多段にエピタキシャル成長させる工程を含む、請求項22に記載の半導体装置の製造方法である。
請求項24に記載の発明は、前記サブ層をエピタキシャル成長させる工程は、前記第1位置から前記横方向に離れた第2位置に第2導電型不純物を注入しながら前記サブ層を形成する工程を含み、前記第2導電型コラム層を形成する工程は、前記アニール処理で前記サブ層内の第2導電型不純物も拡散させることによって、前記上側コラム層および前記下側コラム層の双方から間隔を空けた位置に第2導電型補助コラム層を形成する工程を含む、請求項22または23に記載の半導体装置の製造方法である。
請求項25に記載の発明は、前記サブ層をエピタキシャル成長させる工程は、5μm〜30μmのバッファ層を形成する工程を含む、請求項22〜24のいずれか一項に記載の半導体装置の製造方法である。
この方法によって、請求項3に記載の半導体装置を製造することができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1実施形態に係る半導体装置1の模式的な平面図である。図2は、図1のII−II切断面における断面図である。なお、図1では、説明に必要な構成のみを示しており、たとえばn+型ソース層5、ゲート電極7、ソース電極8等の図示を省略している。
半導体装置1は、n+型ドレイン層17と、n−型ベース層2と、p型コラム層3と、p型ベース層4と、p型補助コラム層30と、n+型ソース層5と、ゲート絶縁膜6と、ゲート電極7と、ソース電極8と、ドレイン電極11とを含む。ゲート電極7上には、層間絶縁膜12が配置されている。
n−型ベース層2は、n型不純物が注入された半導体層である。より具体的には、n型不純物を注入しながらエピタキシャル成長されたn型エピタキシャル層であってもよい。n型不純物としては、前述のものを適用できる。
p型ベース層4は、図1に示すように、n−型ベース層2の表面の法線方向から見た平面視(以下、単に「平面視」とする)において周期的に離散配置された複数の領域において、n−型ベース層2の表面部に選択的に形成されている。この実施形態では、複数のp型ベース層4は、互いに平行なストライプ状に形成されている。各p型ベース層4の幅は、たとえば、3μm〜10μmである。個々のp型ベース層4およびその周囲のn−型ベース層2を含む領域は、セル13を形成している。すなわち、この半導体装置1は、図1のレイアウトでは、平面視においてストライプ状に配列された多数(複数)のセル13を有している。
また、下側コラム層32の長さは、たとえば、上側コラム層31の2倍〜10倍であることが好ましく、具体的には、上側コラム層31の長さが1μm〜5μmであり、下側コラム層32の長さが2μm〜20μmであることが好ましい。なお、下側コラム層32の長さは、下側コラム層32の底部からn−型ベース層2の裏面までのn−型ベース層2の厚さが5μm以上となるように定めるとよい。5μm以上であれば、600V以上の耐圧性能を実現することができる。
そして、この実施形態では、全てのp型コラム層3が、分断コラム層33で構成されている。
ゲート絶縁膜6は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜6は、少なくともチャネル領域15におけるp型ベース層4の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜6は、n+型ソース層5の一部、チャネル領域15、およびn−型ベース層2の表面を覆うように形成されている。より端的には、ゲート絶縁膜6は、各セル13のp型ベース層4の中央領域およびこの領域に連なるn+型ソース層5の内縁領域に開口を有するパターンで形成されている。
ソース電極8は、アルミニウムその他の金属からなる。ソース電極8は、層間絶縁膜12の表面を覆い、かつ各セル13のコンタクト孔16に埋め込まれるように形成されている。これにより、ソース電極8は、n+型ソース層5にオーミック接続されている。したがって、ソース電極8は、複数のセル13に並列に接続されており、複数のセル13に流れる全電流が流れるように構成されている。また、ソース電極8は、コンタクト孔16を介して各セル13のp型ベース層4にオーミック接続されており、p型ベース層4の電位を安定化する。
ドレイン電極11を高電位側、ソース電極8を低電位側として、ソース電極8およびドレイン電極11の間に直流電源を接続すると、寄生ダイオード14には逆バイアスが与えられる。このとき、ゲート電極7に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置1は、オフ状態となる。一方、ゲート電極7に閾値電圧以上の制御電圧を与えると、チャネル領域15の表面に電子が引き寄せられて反転層(チャネル)が形成される。これにより、n+型ソース層5とn−型ベース層2との間が導通する。すなわち、ソース電極8から、n+型ソース層5、チャネル領域15の反転層、n−型ベース層2を順に通って、ドレイン電極11に至る電流経路35が形成される。すなわち、半導体装置1は、オン状態となる。
まず、図3Aに示すように、n+型ドレイン層17上に、本発明のメイン層の一例としての初期ベース層18が形成される。エピタキシャル成長の条件は、たとえば、1Ω・cm〜10Ω・cm、厚さ5μm〜20μmである。
次に、図3Bに示すように、初期ベース層18の上に、p型コラム層3を形成すべき第1位置36にp型不純物を選択的に注入(Bイオンを50keV、5.3×1013cm−2、0度で注入)しながら1Ω・cm〜10Ω・cm/2μm〜10μmの薄いn型半導体層19(下側のメイン層)を形成する工程を繰り返すマルチエピタキシャル成長により、複数層のn型半導体層19を積層させる。この実施形態では、初期ベース層18とn型半導体層19とを合わせて5段のn型半導体層を成長させる。その後、n型半導体層19と同じ抵抗および厚さ(1Ω・cm〜10Ω・cm/2μm〜10μm)のn型半導体層38(バッファ層)を、第1位置36から横方向に離れたp型補助コラム層30を形成すべき第2位置37にp型不純物を注入しながら、6段目のエピ層として一段成長させる。次に、再びn型半導体層19を、n型半導体層38の形成前よりも少ない段数(この実施形態では2段)、すなわち少ない厚みでマルチエピタキシャル成長させる。これにより、複数枚のn型半導体層19,38と初期ベース層18とが一体化されて、n−型ベース層2が形成される。
以上の工程を経て、図1および図2の半導体装置1を得ることができる。
<第2実施形態>
図4は、本発明の第2実施形態に係る半導体装置41の模式的な平面図である。図5は、図4のV−V切断面における断面図である。図4および図5において、前述の図1および図2に示された各部と対応する部分には同一の参照符号を付して示し、その説明を省略する。
より具体的には、半導体装置41は、ドレイン電極11のコンタクトをとるための層として、n+型ドレイン層17に代えて、n+型コンタクト層9を有している。
n+型コンタクト層9は、n−型ベース層2の裏面全体にわたって形成されている。n+型コンタクト層9は、p型コラム層3の底部に対して間隔が空くような深さで形成されている。これにより、p型コラム層3とn+型コンタクト層9との間には、n−型ベース層2が介在している。
p+型コレクタ層10は、n−型ベース層2の裏面に選択的に形成され、当該裏面に沿って連続性を持って複数配列されている。この実施形態では、p+型コレクタ層10は、図4にクロスハッチングで明示するように平面視においてp型コラム層3に平行なストライプ状に形成されている。これにより、n−型ベース層2の裏面には、p+型コレクタ層10と、隣り合うp+型コレクタ層10間のn+型コンタクト層9とがストライプ状に交互に露出することとなる。
図6A〜図6Gは、半導体装置41の製造工程の一部を工程順に示す図である。図6A〜図6Gにおいて、前述の図3A〜図3Cに示された各部と対応する部分には同一の参照符号を付して示し、その説明を省略する。
まず、図6Aに示すように、基板42上に、n型不純物を注入しながら行うエピタキシャル成長によって、初期ベース層18が形成される。基板42としては、n型シリコン基板を採用することができるが、この基板42は後の工程で除去するものであるので、高品質なものである必要はなく、安価な基板を使用することができる。
このように、製造工程の途中までn−型ベース層2が基板42に支持されているので、n−型ベース層2の搬送・ハンドリングを行い易くすることができる。また、基板42の研削に続けてn−型ベース層2の研削を連続して実行することができるので、p型コラム層3の直下のn−型ベース層2の厚さを簡単に調節することができる。
次に、図6Fに示すように、n−型ベース層2の裏面を選択的に露出させるフォトレジスト20が形成される。そして、このフォトレジスト20を介して、まずBイオンを100keV、1.0×1015cm−2、7度の傾斜角度で注入する。続けて、Bイオンを注入する工程よりも小さなエネルギ、具体的には、30keV、1.0×1015cm−2、7度(同じ傾斜角度)でBF2イオンを注入する。この際、BイオンおよびBF2イオンをn−型ベース層2の裏面に対して垂直ではなく、所定の傾斜角度を持たせて斜め注入することにより、イオンがn−型ベース層2の深くまで入っていくチャネリングを防止することができる。この後、フォトレジスト20を、たとえばアッシングにより除去する。
このとき、高温(たとえば1500℃程度)のアニール処理を実行しないので、ソース電極8の溶融を防止することができる。つまり、ソース電極8などの高温環境下で溶融し易い金属系の部分を、このアニール処理に先立って作製することができる。そのため、n−型ベース層2の表面側の構造の大部分もしくは全てを、当該アニール処理を行う前に作製することができる。その結果、n−型ベース層2の表裏面を何度も逆にしなくて済むので、製造効率を向上させることができる。
以上の工程を経て、図4および図5の半導体装置41を得ることができる。
<p型コラム層3およびp+型コレクタ層10のレイアウトの変形例>
次に、図7〜図10を参照して、p型コラム層3およびp+型コレクタ層10のレイアウトの変形例について説明する。
具体的には、図7では、p+型コレクタ層10は、平面視においてストライプ状のp型コラム層3に交差するストライプ状に形成されている。より具体的には、p型コラム層3に直交するストライプ状に形成されている。この図7の構成によれば、各p+型コレクタ層10は、ストライプ状のp型コラム層3を連続して横切ることとなり、全てのp型コラム層3に対して均等に対向することとなる。その結果、セル13間におけるp+型コレクタ層10の面積のばらつきをなくすことができるので、セル13間でのオン抵抗のばらつきを小さくすることができる。なお、図7では、p型コラム層3に交差するストライプ状のp+型コレクタ層10の一例として、これらの層3,10が互いに直交する場合を示しているが、p+型コレクタ層10は、たとえば鋭角もしくは鈍角の傾斜角度で、p型コラム層3に対して斜めに交差していてもよい。
以上、図7〜図10に示した変形例はほんの一例に過ぎず、p型コラム層3およびp+型コレクタ層10のレイアウトは、本発明の範囲内で適宜変更することができる。
たとえば、図11に示す半導体装置51のように、p型コラム層3は、上下に分断されずにp型ベース層4から下側コラム層32の下端位置まで連続する接続コラム層39を選択的に含んでいてもよい。この場合、分断コラム層33および接続コラム層39は、規則的(たとえば互い違い)に配列されていてもよいし、ランダムに配列されていてもよい。図11に示すように、スーパージャンクション構造の特性に特化した接続コラム層39を選択的に設けることによって、半導体装置51のスイッチング速度とオン抵抗との間のトレードオフの関係を調整することができる。
また、セル13の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
図12は、寄生ダイオード14がオン状態からターンオフするときにソース電極8とドレイン電極11との間に流れる電流の波形の一例を示す波形図である。図12に示すように、「分断コラム層なし」の比較例では、寄生ダイオード14のターンオフ時に、リンギング(逆回復電流の振動)や電流の急変に起因するノイズが発生している。
<シミュレーション例1>
シミュレーション例1では、低電流域および高電流域それぞれのオン抵抗が、p+型コレクタ層10の有無および分断コラム層33の有無によってどのように変化するかを確認した。結果を図13(a)(b)に示す。図13(a)(b)において、「4cell pitch」とは、図5に示す半導体装置41の構造において、p型コラム層3のピッチP1の4倍(4cell pitch)のピッチP2でp+型コレクタ層10を備えていることである。なお、p+型コレクタ層10の占有率=64%、p+型コレクタ層10とn+型コンタクト層9の幅の比率=1:1である。また、IGBT構造は、n−型ベース層2の裏面全体にp型シリコン基板を設けることによって、半導体装置41をIGBT構造としたものである。
<シミュレーション例2>
シミュレーション例2では、半導体装置の寄生の出力容量が、分断コラム層33の数によってどのように変化するかを確認した。結果を図14に示す。図14において、「接続コラムあり(2倍Pitchごと)」とは、図11に示す半導体装置51の構造において、2つ置きにp型コラム層3を接続コラム層39とすること、つまり、図11で図示された構成である。この場合、隣り合う接続コラム層39の間には、2つの分断コラム層33が配置される。同様に「接続コラムあり(4倍Pitchごと)」とは、4つ置きにp型コラム層3を接続コラム層39とする構成であり、「接続コラムなし」とは、p型コラム層3の全てが分断コラム層33である構成のことである。
2 n−型ベース層
3 p型コラム層
4 p型ベース層
5 n+型ソース層
6 ゲート絶縁膜
7 ゲート電極
8 ソース電極
9 n+型コンタクト層
10 p+型コレクタ層
11 ドレイン電極
15 チャネル領域
17 n+型ドレイン層
18 初期ベース層
19 n型半導体層
30 p型補助コラム層
31 上側コラム層
32 下側コラム層
33 分断コラム層
34 分断領域
36 第1位置
37 第2位置
38 n型半導体層
39 接続コラム層
41 半導体装置
51 半導体装置
Claims (25)
- 第1導電型ドレイン層と、
前記第1導電型ドレイン層上に形成された第1導電型ベース層と、
前記第1導電型ベース層の表面に選択的に形成された複数の第2導電型ベース層と、
前記第2導電型ベース層の内方領域に前記第2導電型ベース層の周縁と間隔を空けて形成され、当該周縁との間にチャネル領域を形成する第1導電型ソース層と、
ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極と、
前記第2導電型ベース層に連なるように前記第1導電型ベース層内に形成され、前記第2導電型ベース層から前記第1導電型ドレイン層へ向かって延びた第2導電型コラム層と、
前記第1導電型ドレイン層に電気的に接続されたドレイン電極と、
前記第1導電型ソース層に電気的に接続されたソース電極とを含み、
前記第2導電型コラム層は、その深さ方向途中部に前記第1導電型ベース層の一部からなる分断領域を介在させることによって上下に分断されていて、前記第2導電型ベース層と一体をなす上側コラム層と、前記上側コラム層よりも前記第1導電型ベース層の深さ方向に長く形成されており、電気的にフローティングされた下側コラム層とを含む分断コラム層を有する、半導体装置。 - 前記半導体装置は、前記分断領域から前記第1導電型ベース層の表面に沿う横方向に離れた位置において、前記上側コラム層および前記下側コラム層の双方から間隔を空けて形成された第2導電型補助コラム層をさらに含む、請求項1に記載の半導体装置。
- 前記分断領域の上下方向の間隔が、0μm〜10μmである、請求項1または2に記載の半導体装置。
- 前記第2導電型コラム層は、上下に分断されずに前記第2導電型ベース層から前記下側コラム層の下端位置まで連続する接続コラム層を有する、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記半導体装置は、前記第1導電型ドレインの裏面部に部分的に形成された第2導電型コレクタ層をさらに含む、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記第2導電型コラム層は、隣り合う前記第2導電型ベース層との間に連続性を持って所定の第1周期で配列されており、
前記第2導電型コレクタ層は、前記第2導電型コラム層の前記第1周期よりも大きい所定の第2周期で連続性を持って配列されている、請求項5に記載の半導体装置。 - 前記第2周期は、前記第1周期の2倍〜5倍である、請求項6に記載の半導体装置。
- 前記第1導電型ドレイン層の裏面全体に対する前記第2導電型コレクタ層の占有率は、40%〜80%である、請求項6または7に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の厚さ方向において、前記第2導電型コラム層に対向するように形成されている、請求項6〜8のいずれか一項に記載の半導体装置。
- 前記第2導電型コラム層は、ストライプ状に形成されている、請求項9に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の表面の法線方向から見た平面視において、前記第2導電型コラム層に交差する形状に形成され、当該交差部分において前記第2導電型コラム層に対向している、請求項10に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記平面視において、ストライプ状に形成されている、請求項11に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記平面視において、前記第2導電型コラム層に直交するストライプ状に形成されている、請求項12に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記平面視において、多角形状または円形状に形成されている、請求項11に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の表面の法線方向から見た平面視において、前記第2導電型コラム層に平行なストライプ状に形成されている、請求項10に記載の半導体装置。
- 前記第2導電型コラム層は、多角形状または円形状に形成されている、請求項9に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の表面の法線方向から見た平面視において、ストライプ状に形成されている、請求項16に記載の半導体装置。
- 前記第2導電型コレクタ層は、前記第1導電型ベース層の表面の法線方向から見た平面視において、多角形状または円形状に形成されている、請求項16に記載の半導体装置。
- 前記第2周期の一周期当たりに占める前記第2導電型コレクタ層と前記第1導電型ドレイン層の幅の比率は、1:1である、請求項6〜18のいずれか一項に記載の半導体装置。
- 前記第1周期が5μm〜20μmであり、前記第2周期が5μm〜200μmである、請求項6〜19のいずれか一項に記載の半導体装置。
- 前記第2導電型コレクタ層は、2.5μm〜160μmの幅を有している、請求項5〜20のいずれか一項に記載の半導体装置。
- 第1導電型ドレイン層上に、その表面に沿う横方向の所定の第1位置に第2導電型不純物が選択的に注入された第1導電型のメイン層を第1時間エピタキシャル成長させ、その後、前記第1位置に前記第2導電型不純物が注入されない第1導電型のサブ層をエピタキシャル成長させた後、再び前記メイン層を前記第1時間よりも短い第2時間エピタキシャル成長させることによって、第1導電型ベース層を形成する工程と、
前記第1導電型ベース層をアニール処理して前記メイン層内の第2導電型不純物を拡散させることによって、前記サブ層の深さ位置で上下に分断された上側コラム層と、前記上側コラム層よりも前記第1導電型ベース層の深さ方向に長い下側コラム層とを含む分断コラム層を有する第2導電型コラム層を形成する工程と、
前記第1導電型ベース層の表面に、前記第2導電型コラム層に連なる第2導電型ベース層を選択的に形成する工程と、
前記第2導電型ベース層の内方領域に、前記第2導電型ベース層の周縁と間隔が空くように、当該周縁との間にチャネル領域を形成する第1導電型ソース層を形成する工程と、
ゲート絶縁膜を介して前記チャネル領域に対向するようにゲート電極を形成する工程と、
前記第1導電型ドレイン層に電気的に接続されたドレイン電極を形成する工程と、
前記第1導電型ソース層に電気的に接続されたソース電極を形成する工程とを含む、半導体装置の製造方法。 - 前記第1導電型ベース層を形成する工程は、所定の第1厚さの前記メイン層を多段にエピタキシャル成長させ、その後、前記第1厚さと同じ第2厚さの前記サブ層を一段エピタキシャル成長させた後、再び前記第1厚さの前記メイン層を、前記サブ層の形成前よりも少ない段数で多段にエピタキシャル成長させる工程を含む、請求項22に記載の半導体装置の製造方法。
- 前記サブ層をエピタキシャル成長させる工程は、前記第1位置から前記横方向に離れた第2位置に第2導電型不純物を注入しながら前記サブ層を形成する工程を含み、
前記第2導電型コラム層を形成する工程は、前記アニール処理で前記サブ層内の第2導電型不純物も拡散させることによって、前記上側コラム層および前記下側コラム層の双方から間隔を空けた位置に第2導電型補助コラム層を形成する工程を含む、請求項22または23に記載の半導体装置の製造方法。 - 前記サブ層をエピタキシャル成長させる工程は、5μm〜30μmのバッファ層を形成する工程を含む、請求項22〜24のいずれか一項に記載の半導体装置の製造方法。
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