JPH0730105A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0730105A JPH0730105A JP5193877A JP19387793A JPH0730105A JP H0730105 A JPH0730105 A JP H0730105A JP 5193877 A JP5193877 A JP 5193877A JP 19387793 A JP19387793 A JP 19387793A JP H0730105 A JPH0730105 A JP H0730105A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
Abstract
(57)【要約】
【目的】 オン電圧とターンオフタイムのトレードオフ
を改善した新規構造のコレクタを備えた半導体装置（Ｉ
ＧＢＴ）を提供する。 【構成】 ＩＧＢＴのコレクタ領域１は、Ｎ−ベース領
域となる半導体基板２の第２の主面上の一部に形成され
ている。第２の主面のＰ型コレクタ領域１が形成されて
いない部分は、ＳｉＯ2 などの絶縁膜５によって被覆さ
れている。コレクタ領域１は、金属コレクタ電極９と電
気的に接続している。コレクタ領域の表面濃度は、その
領域のトータル不純物量及び接合深さを一定にしたと
き、コレクタ領域の面積により決定され、その面積を小
さくするほど高くできる。従って、この領域のトータル
不純物量が低くても、その面積を小さくして表面濃度を
高くすれば、コレクタ電極がコレクタ領域を突き抜けて
ベース領域２とショートする可能性は無くなる。
を改善した新規構造のコレクタを備えた半導体装置（Ｉ
ＧＢＴ）を提供する。 【構成】 ＩＧＢＴのコレクタ領域１は、Ｎ−ベース領
域となる半導体基板２の第２の主面上の一部に形成され
ている。第２の主面のＰ型コレクタ領域１が形成されて
いない部分は、ＳｉＯ2 などの絶縁膜５によって被覆さ
れている。コレクタ領域１は、金属コレクタ電極９と電
気的に接続している。コレクタ領域の表面濃度は、その
領域のトータル不純物量及び接合深さを一定にしたと
き、コレクタ領域の面積により決定され、その面積を小
さくするほど高くできる。従って、この領域のトータル
不純物量が低くても、その面積を小さくして表面濃度を
高くすれば、コレクタ電極がコレクタ領域を突き抜けて
ベース領域２とショートする可能性は無くなる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型バイポー
ラトランジスタ（Insulated Gate BipolarTransistor、
以下、ＩＧＢＴという。）に関するものである。
ラトランジスタ（Insulated Gate BipolarTransistor、
以下、ＩＧＢＴという。）に関するものである。
【０００２】
【従来の技術】ＩＧＢＴは、図１３に代表されるユニッ
トセル断面構造を有するトランジスタであり、上部にＭ
ＯＳＦＥＴ構造、下部にバイポ−ラトランジスタ構造を
備えた複合構造ととらえることができる。この構造及び
基本動作は、特開昭５７−１２０３６９号公報に記載さ
れている。この記載を基に、Ｎチャネル型ＩＧＢＴにつ
いて説明する。図において、Ｐ型コレクタ領域１の上に
低不純物濃度の高抵抗Ｎ−ベース領域２が形成されてい
る。Ｎ−ベース領域２の表面にはＤＳＡ（DoubleDiffus
ion Self Align)法により、その表面が露出するように
Ｐ型ベース領域３が形成されている。更に、このＰ型ベ
ース領域３中にその表面が露出するようにＮ＋エミッタ
領域４を形成する。そして、Ｐ型ベース領域３の表面に
はＳｉＯ2などの薄い絶縁膜５を介してポリシリコンゲ
ート電極６が設けられている。このゲート電極６は、Ｐ
型ベース領域３を跨ぎ、Ｎ−ベース領域２からＮ＋エミ
ッタ領域４に領域に達するように配置されている。Ｎ＋
エミッタ領域４とＰ型ベース領域３とを表面で短絡する
ように金属エミッタ電極７が設けられ、ポリシリコンゲ
ート電極６に接続して金属ゲート８、Ｐ型コレクタ領域
１に接続して金属コレクタ電極９がそれぞれ設けられて
いる。また、Ｐ型コレクタ領域１とＮ−ベース領域２の
間にＮ＋バッファ領域２０を設けた図１４のような構造
のＩＧＢＴも一般に知られている。
トセル断面構造を有するトランジスタであり、上部にＭ
ＯＳＦＥＴ構造、下部にバイポ−ラトランジスタ構造を
備えた複合構造ととらえることができる。この構造及び
基本動作は、特開昭５７−１２０３６９号公報に記載さ
れている。この記載を基に、Ｎチャネル型ＩＧＢＴにつ
いて説明する。図において、Ｐ型コレクタ領域１の上に
低不純物濃度の高抵抗Ｎ−ベース領域２が形成されてい
る。Ｎ−ベース領域２の表面にはＤＳＡ（DoubleDiffus
ion Self Align)法により、その表面が露出するように
Ｐ型ベース領域３が形成されている。更に、このＰ型ベ
ース領域３中にその表面が露出するようにＮ＋エミッタ
領域４を形成する。そして、Ｐ型ベース領域３の表面に
はＳｉＯ2などの薄い絶縁膜５を介してポリシリコンゲ
ート電極６が設けられている。このゲート電極６は、Ｐ
型ベース領域３を跨ぎ、Ｎ−ベース領域２からＮ＋エミ
ッタ領域４に領域に達するように配置されている。Ｎ＋
エミッタ領域４とＰ型ベース領域３とを表面で短絡する
ように金属エミッタ電極７が設けられ、ポリシリコンゲ
ート電極６に接続して金属ゲート８、Ｐ型コレクタ領域
１に接続して金属コレクタ電極９がそれぞれ設けられて
いる。また、Ｐ型コレクタ領域１とＮ−ベース領域２の
間にＮ＋バッファ領域２０を設けた図１４のような構造
のＩＧＢＴも一般に知られている。
【０００３】次ぎに、Ｎチャネル型ＩＧＢＴの一般的な
製造方法について説明する。まず、厚さ約１５０μｍ、
不純物濃度約１０20ｃｍ-3のＰ型シリコン半導体基板１
は、Ｐ型コレクタ領域として用いられる。この半導体基
板１に半導体層２を気相成長させ、これをＮ−ベース領
域とする。図１４の場合では、Ｎ＋バッファ領域になる
半導体層１０を気相成長させてから前記半導体層２を形
成する。この様にして、Ｐ−Ｎ−（又はＰ−Ｎ−Ｎ−）
ウエハを形成する。次ぎに、Ｎ−ベース領域２の表面に
ＳｉＯ2 などの絶縁膜５を形成し、更に、この上にポリ
シリコンゲート電極６を形成する。次ぎに、ポリシリコ
ンゲート電極６と絶縁膜５を部分的に開孔し、ポリシリ
コン電極６をマスクとしてＰ型ベース領域３を形成し、
さらに、Ｐ型ベース領域３内に２つのＮ＋エミッタ領域
４を形成する。次ぎに、ポリシリコンゲート電極６及び
Ｐ型ベース領域３上に再度絶縁膜５を形成し、さらにポ
リシリコンゲート電極６及びＮ＋エミッタ領域４を含む
Ｐ型ベース領域３上の絶縁膜５を部分的に除去した後、
ポリシリコンゲート電極６及びＮ＋エミッタ領域４を含
むＰ型ベース領域３の露出部にアルミニウムなどの金属
を接続して金属ゲート電極８及び金属エミッタ電極７を
形成する。この後、Ｐ型コレクタ領域１に金属コレクタ
電極９を形成して、図１３及び図１４に示したＩＧＢＴ
が得られる。
製造方法について説明する。まず、厚さ約１５０μｍ、
不純物濃度約１０20ｃｍ-3のＰ型シリコン半導体基板１
は、Ｐ型コレクタ領域として用いられる。この半導体基
板１に半導体層２を気相成長させ、これをＮ−ベース領
域とする。図１４の場合では、Ｎ＋バッファ領域になる
半導体層１０を気相成長させてから前記半導体層２を形
成する。この様にして、Ｐ−Ｎ−（又はＰ−Ｎ−Ｎ−）
ウエハを形成する。次ぎに、Ｎ−ベース領域２の表面に
ＳｉＯ2 などの絶縁膜５を形成し、更に、この上にポリ
シリコンゲート電極６を形成する。次ぎに、ポリシリコ
ンゲート電極６と絶縁膜５を部分的に開孔し、ポリシリ
コン電極６をマスクとしてＰ型ベース領域３を形成し、
さらに、Ｐ型ベース領域３内に２つのＮ＋エミッタ領域
４を形成する。次ぎに、ポリシリコンゲート電極６及び
Ｐ型ベース領域３上に再度絶縁膜５を形成し、さらにポ
リシリコンゲート電極６及びＮ＋エミッタ領域４を含む
Ｐ型ベース領域３上の絶縁膜５を部分的に除去した後、
ポリシリコンゲート電極６及びＮ＋エミッタ領域４を含
むＰ型ベース領域３の露出部にアルミニウムなどの金属
を接続して金属ゲート電極８及び金属エミッタ電極７を
形成する。この後、Ｐ型コレクタ領域１に金属コレクタ
電極９を形成して、図１３及び図１４に示したＩＧＢＴ
が得られる。
【０００４】次にＩＧＢＴの動作原理について説明す
る。ＩＧＢＴのターンオンは、金属エミッタ電極７が接
地され、金属コレクタ電極９に正電圧が印加された状態
で金属ゲート電極８に金属エミッタ電極７に対して正電
圧を印加することにより実現される。金属ゲート電極８
に正電圧が印加されると、ＭＯＳＦＥＴ同様Ｐ型ベース
領域３表面に反転チャネルが形成されＮ＋エミッタ領域
４から反転チャネルを通してＮ−ベース領域２内に電子
が流入する。これに対し、Ｐ型コレクタ領域１から内に
ホールの注入が起こり、Ｐ型コレクタ領域１とＮ−ベー
ス領域２またはＮ型バッファ領域２０（図１４の場合）
のＰＮ接合は順バイアス状態となり、Ｎ−ベース領域２
が伝導度変調を起こし、素子を導通状態に導く。ＩＧＢ
Ｔのオン状態は、以上のように高抵抗であるＮ−ベース
領域２が伝導度変調により、その抵抗成分が極めて小さ
くなるため、Ｎ−ベース領域２の濃度が低く、厚い高耐
圧素子であってもオン抵抗の極めて小さい特性が得られ
る。
る。ＩＧＢＴのターンオンは、金属エミッタ電極７が接
地され、金属コレクタ電極９に正電圧が印加された状態
で金属ゲート電極８に金属エミッタ電極７に対して正電
圧を印加することにより実現される。金属ゲート電極８
に正電圧が印加されると、ＭＯＳＦＥＴ同様Ｐ型ベース
領域３表面に反転チャネルが形成されＮ＋エミッタ領域
４から反転チャネルを通してＮ−ベース領域２内に電子
が流入する。これに対し、Ｐ型コレクタ領域１から内に
ホールの注入が起こり、Ｐ型コレクタ領域１とＮ−ベー
ス領域２またはＮ型バッファ領域２０（図１４の場合）
のＰＮ接合は順バイアス状態となり、Ｎ−ベース領域２
が伝導度変調を起こし、素子を導通状態に導く。ＩＧＢ
Ｔのオン状態は、以上のように高抵抗であるＮ−ベース
領域２が伝導度変調により、その抵抗成分が極めて小さ
くなるため、Ｎ−ベース領域２の濃度が低く、厚い高耐
圧素子であってもオン抵抗の極めて小さい特性が得られ
る。
【０００５】一方、ＩＧＢＴのターンオフは、金属ゲー
ト電極８に金属エミッタ電極７に対して負電圧を印加す
ることにより実現される。金属ゲート電極８に負電圧が
印加されると、反転チャネルは消滅し、Ｎ＋エミッタ領
域４からの電子の流入は止まる。しかし、Ｎ−ベース領
域２内には依然として電子が存在する。Ｎ−ベース領域
２内に蓄積したホールの大部分はＰ型ベース領域３を通
り、エミッタ電極７へ流入するが一部は、Ｎ−ベース領
域２内に存在する電子と再結合して消滅する。Ｎ−ベー
ス領域２内に蓄積したホールがすべて消滅した時点で素
子は阻止状態となり、ターンオフが完了する。
ト電極８に金属エミッタ電極７に対して負電圧を印加す
ることにより実現される。金属ゲート電極８に負電圧が
印加されると、反転チャネルは消滅し、Ｎ＋エミッタ領
域４からの電子の流入は止まる。しかし、Ｎ−ベース領
域２内には依然として電子が存在する。Ｎ−ベース領域
２内に蓄積したホールの大部分はＰ型ベース領域３を通
り、エミッタ電極７へ流入するが一部は、Ｎ−ベース領
域２内に存在する電子と再結合して消滅する。Ｎ−ベー
ス領域２内に蓄積したホールがすべて消滅した時点で素
子は阻止状態となり、ターンオフが完了する。
【０００６】
【発明が解決しようとする課題】高耐圧のＩＧＢＴは、
極めて低いオン抵抗を示す優れた素子であるが、少数キ
ャリア素子であるため、ターンオフ時間が長いという欠
点がある。コレクタ領域からＮ−ベース領域に注入した
少数キャリア（ホール）の一部は、過剰少数キャリアと
してＮ−ベ−ス領域中に蓄積されてしまう。したがっ
て、このＩＧＢＴをオフするためにゲート電圧を零にし
てチャネルを閉じて電子の流れを止めても、蓄積された
少数キャリアが排出されるまでオフ状態にはならない。
更に、このオフ時にＮ−ベース領域に存在する電子がコ
レクタ領域を通過する際にコレクタ領域から新たなホー
ルの注入を誘起し、結果的にターンオフ時間が長くな
る。そのためＩＧＢＴでは通常のＭＯＳＦＥＴと比較し
て約１０倍の電流を流すことができるが、ターンオフ時
間も１０倍以上長くなる欠点を持っている。この様なＩ
ＧＢＴを、例えば、インバータなどのスイッチングへ適
用する場合、前述のようにターンオフ時間が長いため、
スイッチング周波数を高くすることが出来ず、その応用
範囲が限られる。
極めて低いオン抵抗を示す優れた素子であるが、少数キ
ャリア素子であるため、ターンオフ時間が長いという欠
点がある。コレクタ領域からＮ−ベース領域に注入した
少数キャリア（ホール）の一部は、過剰少数キャリアと
してＮ−ベ−ス領域中に蓄積されてしまう。したがっ
て、このＩＧＢＴをオフするためにゲート電圧を零にし
てチャネルを閉じて電子の流れを止めても、蓄積された
少数キャリアが排出されるまでオフ状態にはならない。
更に、このオフ時にＮ−ベース領域に存在する電子がコ
レクタ領域を通過する際にコレクタ領域から新たなホー
ルの注入を誘起し、結果的にターンオフ時間が長くな
る。そのためＩＧＢＴでは通常のＭＯＳＦＥＴと比較し
て約１０倍の電流を流すことができるが、ターンオフ時
間も１０倍以上長くなる欠点を持っている。この様なＩ
ＧＢＴを、例えば、インバータなどのスイッチングへ適
用する場合、前述のようにターンオフ時間が長いため、
スイッチング周波数を高くすることが出来ず、その応用
範囲が限られる。
【０００７】ＩＧＢＴのターンオフ時間を改善する方法
として、従来一般的にはキャリアライフタイムを短くす
る方法がとられている。具体的にはＡｕ、Ｐｔなどの重
金属拡散法もしくは中性子線、ガンマ線、電子線などの
放射線照射によりキャリアライフタイムを短くすること
が行われている。しかし、この方法ではターンオフ時間
は改善されるが、同時にＮ−ベース領域の伝導変調の度
合いも低下してしまうため、ＩＧＢＴの最大利点である
抵抗特性が悪化する。また、別の方法としてＰ型コレク
タ領域からのホールの注入を抑えるため、Ｐ型コレクタ
領域の不純物濃度を下げか、もしくは、Ｎ型バッファ領
域の不純物濃度を上げるなどの方法もある。しかし、Ｐ
型コレクタ領域の不純物濃度を下げると、金属コレクタ
電極との接合抵抗が大きくなり、ばらつきも大きくなる
ため、この接合が素子のオン抵抗を悪化させる。また、
Ｎ型バッファ領域の濃度を上げることについては、現在
の気相成長法では制御性が低く安定して製造できない。
また、ＩＧＢＴ製造工程での熱履歴によりＮ型バッファ
領域の不純物がＮ−ベース領域内に拡散し、最終的には
Ｎ型バッファ領域２０の濃度が下がり、厚みも厚くなっ
てしまい、期待される効果が得られない。
として、従来一般的にはキャリアライフタイムを短くす
る方法がとられている。具体的にはＡｕ、Ｐｔなどの重
金属拡散法もしくは中性子線、ガンマ線、電子線などの
放射線照射によりキャリアライフタイムを短くすること
が行われている。しかし、この方法ではターンオフ時間
は改善されるが、同時にＮ−ベース領域の伝導変調の度
合いも低下してしまうため、ＩＧＢＴの最大利点である
抵抗特性が悪化する。また、別の方法としてＰ型コレク
タ領域からのホールの注入を抑えるため、Ｐ型コレクタ
領域の不純物濃度を下げか、もしくは、Ｎ型バッファ領
域の不純物濃度を上げるなどの方法もある。しかし、Ｐ
型コレクタ領域の不純物濃度を下げると、金属コレクタ
電極との接合抵抗が大きくなり、ばらつきも大きくなる
ため、この接合が素子のオン抵抗を悪化させる。また、
Ｎ型バッファ領域の濃度を上げることについては、現在
の気相成長法では制御性が低く安定して製造できない。
また、ＩＧＢＴ製造工程での熱履歴によりＮ型バッファ
領域の不純物がＮ−ベース領域内に拡散し、最終的には
Ｎ型バッファ領域２０の濃度が下がり、厚みも厚くなっ
てしまい、期待される効果が得られない。
【０００８】更に、１２００Ｖ以上の高耐圧になると、
５×１０13ａｔｍ／ｃｍ3 以下の非常に低濃度で１００
μｍ以上の厚いＮ−ベース領域が必要となり、このよう
な厚い気相成長を形成することは、現状の気相成長法で
は安定的に製造することは困難である。また、低濃度の
Ｎ−半導体基板の一方の主面に二重拡散型ＤＭＯＳ構造
を形成して、もう一方の主面にＰ型コレクタ領域１をイ
オン注入で形成する図１５に示すような構造が特開平２
−７５６９号公報に開示されている。しかし、このよう
な構造ではＰ型コレクタ領域１のトータル不純物量が１
０12〜１０14ｃｍ-2程度と低いため、金属コレクタ電極
９とオーミックコンタクトを取るためには接合を０．１
μｍと浅くしなければならなくなり、金属コレクタ電極
がＰ＋コレクタ領域１をつき抜け、Ｐ＋コレクタ領域１
とＮ−ベース領域２がショートしてしまうことが懸念さ
れるため安定的には製造できない。また、接合を３μｍ
程度と深くした場合は、Ｐ＋コレクタ領域１の表面濃度
が５×１０15〜１×１０16ａｔｍ／ｃｍ3 程度と非常に
低くなってしまい、金属コレクタ電極９とオーミックコ
ンタクトを取るのが困難となり、その結果オン電圧が悪
化する。
５×１０13ａｔｍ／ｃｍ3 以下の非常に低濃度で１００
μｍ以上の厚いＮ−ベース領域が必要となり、このよう
な厚い気相成長を形成することは、現状の気相成長法で
は安定的に製造することは困難である。また、低濃度の
Ｎ−半導体基板の一方の主面に二重拡散型ＤＭＯＳ構造
を形成して、もう一方の主面にＰ型コレクタ領域１をイ
オン注入で形成する図１５に示すような構造が特開平２
−７５６９号公報に開示されている。しかし、このよう
な構造ではＰ型コレクタ領域１のトータル不純物量が１
０12〜１０14ｃｍ-2程度と低いため、金属コレクタ電極
９とオーミックコンタクトを取るためには接合を０．１
μｍと浅くしなければならなくなり、金属コレクタ電極
がＰ＋コレクタ領域１をつき抜け、Ｐ＋コレクタ領域１
とＮ−ベース領域２がショートしてしまうことが懸念さ
れるため安定的には製造できない。また、接合を３μｍ
程度と深くした場合は、Ｐ＋コレクタ領域１の表面濃度
が５×１０15〜１×１０16ａｔｍ／ｃｍ3 程度と非常に
低くなってしまい、金属コレクタ電極９とオーミックコ
ンタクトを取るのが困難となり、その結果オン電圧が悪
化する。
【０００９】また、図１６に示すように、Ｐ型コレクタ
領域１を部分的に設け、金属コレクタ電極９をＰコレク
タ領域１とＮ−ベース領域２がショートするように形成
したコレクタショート型ＩＧＢＴが存在するが、この構
造の場合、ショート部に形成されるシャント抵抗を主電
流が流れるため、これによって生じる電圧降下分だけオ
ン抵抗が悪化する。本発明は、この様な事情によりなさ
れたものであり、新規構造によりオン電圧とターンオフ
タイムのトレードオフを改善した半導体装置（ＩＧＢ
Ｔ）を提供することを目的とする。
領域１を部分的に設け、金属コレクタ電極９をＰコレク
タ領域１とＮ−ベース領域２がショートするように形成
したコレクタショート型ＩＧＢＴが存在するが、この構
造の場合、ショート部に形成されるシャント抵抗を主電
流が流れるため、これによって生じる電圧降下分だけオ
ン抵抗が悪化する。本発明は、この様な事情によりなさ
れたものであり、新規構造によりオン電圧とターンオフ
タイムのトレードオフを改善した半導体装置（ＩＧＢ
Ｔ）を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＩＧＢＴのコ
レクタ領域が半導体基板の所定の主面に部分的に形成さ
れ、かつ、コレクタ電極は、前記半導体基板とは前記コ
レクタ領域とのみ電気的に接続していることを特徴とし
ている。即ち、本発明の半導体装置は、半導体基板と、
前記半導体基板に形成され、前記半導体基板の第１の主
面に露出している第１導電型ベース領域と、前記第１導
電型ベース領域内に形成され、前記半導体基板の第１の
主面に露出している第２導電型ベース領域と、前記第２
導電型ベース領域内に形成され、前記半導体基板の第１
の主面に露出している第１導電型エミッタ領域と、前記
第１の主面上に前記エミッタ領域と前記第１導電型ベー
ス領域に跨がり、前記第２導電型ベース領域に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極と、前記第１の主面上の前記エミッタ領域及び
前記第２導電型ベース領域とに跨がって形成され、この
エミッタ領域と第２導電型ベース領域とを短絡するエミ
ッタ電極と、前記半導体基板の前記第２の主面上に部分
的に形成された第２導電型コレクタ領域と、前記半導体
基板とは前記第２導電型コレクタ領域とのみ電気的に接
続しているコレクタ電極とを備えていることを特徴とし
ている。前記第２導電型コレクタ領域を除いた前記第２
の主面上又は、前記第２導電型コレクタ領域を部分的に
含む前記第２の主面上に絶縁膜を形成し、前記コレクタ
電極はこの絶縁膜上に延在していてもよい。前記第２導
電型コレクタ領域は、前記ゲート電極真下又は第１導電
型エミッタ領域真下あるいは前記ゲート電極及び第１導
電型エミッタ領域の真下に配置しても良い。
レクタ領域が半導体基板の所定の主面に部分的に形成さ
れ、かつ、コレクタ電極は、前記半導体基板とは前記コ
レクタ領域とのみ電気的に接続していることを特徴とし
ている。即ち、本発明の半導体装置は、半導体基板と、
前記半導体基板に形成され、前記半導体基板の第１の主
面に露出している第１導電型ベース領域と、前記第１導
電型ベース領域内に形成され、前記半導体基板の第１の
主面に露出している第２導電型ベース領域と、前記第２
導電型ベース領域内に形成され、前記半導体基板の第１
の主面に露出している第１導電型エミッタ領域と、前記
第１の主面上に前記エミッタ領域と前記第１導電型ベー
ス領域に跨がり、前記第２導電型ベース領域に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極と、前記第１の主面上の前記エミッタ領域及び
前記第２導電型ベース領域とに跨がって形成され、この
エミッタ領域と第２導電型ベース領域とを短絡するエミ
ッタ電極と、前記半導体基板の前記第２の主面上に部分
的に形成された第２導電型コレクタ領域と、前記半導体
基板とは前記第２導電型コレクタ領域とのみ電気的に接
続しているコレクタ電極とを備えていることを特徴とし
ている。前記第２導電型コレクタ領域を除いた前記第２
の主面上又は、前記第２導電型コレクタ領域を部分的に
含む前記第２の主面上に絶縁膜を形成し、前記コレクタ
電極はこの絶縁膜上に延在していてもよい。前記第２導
電型コレクタ領域は、前記ゲート電極真下又は第１導電
型エミッタ領域真下あるいは前記ゲート電極及び第１導
電型エミッタ領域の真下に配置しても良い。
【００１１】
【作用】Ｐ型コレクタ領域の接合深さは、熱処理条件に
より決定されるが、その表面濃度は、トータル不純物量
及び接合深さを一定にした時、Ｐ型コレクタ領域の面積
により決定され、その面積を小さくするほど高くするこ
とができる。従って、コレクタ領域のトータル不純物量
が低い場合でも、Ｐ型コレクタ領域の接合深さを深く、
かつ、表面濃度を高くできるので、コレクタ電極がコレ
クタ領域を突き抜けてコレクタ電極がＮ−ベース領域と
ショートする可能性は無くなると同時にコレクタ領域と
コレクタ電極の接合が安定となる。
より決定されるが、その表面濃度は、トータル不純物量
及び接合深さを一定にした時、Ｐ型コレクタ領域の面積
により決定され、その面積を小さくするほど高くするこ
とができる。従って、コレクタ領域のトータル不純物量
が低い場合でも、Ｐ型コレクタ領域の接合深さを深く、
かつ、表面濃度を高くできるので、コレクタ電極がコレ
クタ領域を突き抜けてコレクタ電極がＮ−ベース領域と
ショートする可能性は無くなると同時にコレクタ領域と
コレクタ電極の接合が安定となる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１及び図２を参照して本発明の第１の実
施例を説明する。図１は、本発明の半導体装置の斜視
図、図２は、図１の絶縁膜５及びポリシリコンゲート６
等を省略した半導体基板２の第１の主面を示す平面図で
ある。この実施例では、Ｎチャネル型トランジスタを用
いて説明しているが、本発明は、チャネル型に関係な
く、Ｐチャネル型トランジスタに適用することも可能で
ある。図示のように低不純物濃度の高抵抗Ｎ−ベース領
域２となる、例えば、Ｎ型シリコン半導体基板が用意さ
れ、その第２の主面にＰ型コレクタ領域１が形成されて
いる。Ｎ−ベース領域２の表面、すなわち、シリコン半
導体基板の第１の主面にその表面が露出するようにＰ型
ベース領域３が形成されている。更に、Ｐ型ベース領域
３中にその表面が露出するようにＮ＋エミッタ領域４が
形成されている。そして、Ｐ型ベース領域３の表面に
は、ＳｉＯ2 などの薄いゲート絶縁膜５を介してポリシ
リコンゲート６が設けられている。このゲート６はＰ型
ベース領域３を跨ぎ、Ｎ−ベース領域２からＮ＋エミッ
タ領域４に領域に達するように配置されている。
する。まず、図１及び図２を参照して本発明の第１の実
施例を説明する。図１は、本発明の半導体装置の斜視
図、図２は、図１の絶縁膜５及びポリシリコンゲート６
等を省略した半導体基板２の第１の主面を示す平面図で
ある。この実施例では、Ｎチャネル型トランジスタを用
いて説明しているが、本発明は、チャネル型に関係な
く、Ｐチャネル型トランジスタに適用することも可能で
ある。図示のように低不純物濃度の高抵抗Ｎ−ベース領
域２となる、例えば、Ｎ型シリコン半導体基板が用意さ
れ、その第２の主面にＰ型コレクタ領域１が形成されて
いる。Ｎ−ベース領域２の表面、すなわち、シリコン半
導体基板の第１の主面にその表面が露出するようにＰ型
ベース領域３が形成されている。更に、Ｐ型ベース領域
３中にその表面が露出するようにＮ＋エミッタ領域４が
形成されている。そして、Ｐ型ベース領域３の表面に
は、ＳｉＯ2 などの薄いゲート絶縁膜５を介してポリシ
リコンゲート６が設けられている。このゲート６はＰ型
ベース領域３を跨ぎ、Ｎ−ベース領域２からＮ＋エミッ
タ領域４に領域に達するように配置されている。
【００１３】Ｎ＋エミッタ領域４とＰ型ベース領域３と
を表面で短絡するようにＡｌなどの金属エミッタ電極７
が設けられ、ポリシリコンゲート６に接続してＡｌなど
の金属ゲート電極８、Ｐ型コレクタ領域１に接続してＡ
ｌなどの金属コレクタ電極９がそれぞれ設けられてい
る。本発明は、Ｐ型コレクタ領域１が、半導体基板２の
第２の主面の全面に形成されているのではなく、部分的
に形成されていることに特徴がある。この実施例では、
Ｐ型コレクタ領域１は、ゲート６の真下に沿って配置さ
れている。そして、コレクタ電極９は、半導体基板２と
は、そのＰ型コレクタ領域１とのみ電気的に接続してい
る。したがって、コレクタ電極９は、前記第２の主面全
面に形成するので、他の領域との接触を防ぐために、Ｐ
型コレクタ領域１以外の領域は、絶縁膜１０で被覆され
ている。コレクタ電極９は、絶縁膜１０及びＰ型コレク
タ領域１を被覆し、この絶縁膜１０は、Ｐ型コレクタ領
域１を部分的に覆うように延在しても良い。絶縁膜１０
の厚みは、その耐圧を考慮して、０．１〜２μｍ程度で
あり、その材料は、この実施例ではＳｉＯ2 を用いてい
る。しかし、本発明においては、この材料に限らず、Ｓ
ｉＯ2 以外にもＳｉ3Ｎ4 、ＳｉＯ2 ／Ｓｉ3 Ｎ4 、Ｓ
ｉ3 Ｎ4 ／ＳｉＯ2 、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 などを用いる
ことができる。
を表面で短絡するようにＡｌなどの金属エミッタ電極７
が設けられ、ポリシリコンゲート６に接続してＡｌなど
の金属ゲート電極８、Ｐ型コレクタ領域１に接続してＡ
ｌなどの金属コレクタ電極９がそれぞれ設けられてい
る。本発明は、Ｐ型コレクタ領域１が、半導体基板２の
第２の主面の全面に形成されているのではなく、部分的
に形成されていることに特徴がある。この実施例では、
Ｐ型コレクタ領域１は、ゲート６の真下に沿って配置さ
れている。そして、コレクタ電極９は、半導体基板２と
は、そのＰ型コレクタ領域１とのみ電気的に接続してい
る。したがって、コレクタ電極９は、前記第２の主面全
面に形成するので、他の領域との接触を防ぐために、Ｐ
型コレクタ領域１以外の領域は、絶縁膜１０で被覆され
ている。コレクタ電極９は、絶縁膜１０及びＰ型コレク
タ領域１を被覆し、この絶縁膜１０は、Ｐ型コレクタ領
域１を部分的に覆うように延在しても良い。絶縁膜１０
の厚みは、その耐圧を考慮して、０．１〜２μｍ程度で
あり、その材料は、この実施例ではＳｉＯ2 を用いてい
る。しかし、本発明においては、この材料に限らず、Ｓ
ｉＯ2 以外にもＳｉ3Ｎ4 、ＳｉＯ2 ／Ｓｉ3 Ｎ4 、Ｓ
ｉ3 Ｎ4 ／ＳｉＯ2 、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 などを用いる
ことができる。
【００１４】次に、この実施例の半導体装置の製造方法
を説明する。まずリンなどの不純物をドーピングした低
不純物濃度で比抵抗２０Ωｃｍ以上の厚さ２５０μｍ程
度のＮ型シリコン半導体基板２（Ｎ−ベース領域）を用
意し、このＮ−ベース領域２の表面を加熱酸化してゲ−
ト絶縁膜５を１００ｎｍ程度形成し、その上に５００ｎ
ｍのポリシリコンゲート６を形成する。この後ポリシリ
コンゲート６を開孔してポリシリコンゲート６をマスク
としてボロンを深さ８μｍ程度拡散してＰ型ベース領域
３を形成する。次にポリシリコンゲート６による窓の中
にエミッタ領域４形成用の開孔を持つ酸化膜（図示せ
ず）を形成し、この酸化膜をポリシリコンゲート６をマ
スクとしてドーズ量５×１０15ｃｍ-2のＡｓイオンの注
入を行い、熱処理としてＮ＋ソース領域４をＰ型ベース
領域３内に形成する。次に、半導体基板２の第１及び第
２の主面の全面にＣＶＤ（Chemical Vapor Deposition
）法により絶縁膜５、１０を１５００ｎｍ程度形成す
る。その後、Ｎ−ベース領域２の表面の絶縁膜１０を部
分的に除去してからこの開孔部よりドーズ量１×１０12
ｃｍ-2〜１×１０14ｃｍ-2のボロンのイオン注入を行
う。その後熱処理してＰ型コレクタ領域１を表面からの
深さが３〜１０μｍ程度になるように形成する。
を説明する。まずリンなどの不純物をドーピングした低
不純物濃度で比抵抗２０Ωｃｍ以上の厚さ２５０μｍ程
度のＮ型シリコン半導体基板２（Ｎ−ベース領域）を用
意し、このＮ−ベース領域２の表面を加熱酸化してゲ−
ト絶縁膜５を１００ｎｍ程度形成し、その上に５００ｎ
ｍのポリシリコンゲート６を形成する。この後ポリシリ
コンゲート６を開孔してポリシリコンゲート６をマスク
としてボロンを深さ８μｍ程度拡散してＰ型ベース領域
３を形成する。次にポリシリコンゲート６による窓の中
にエミッタ領域４形成用の開孔を持つ酸化膜（図示せ
ず）を形成し、この酸化膜をポリシリコンゲート６をマ
スクとしてドーズ量５×１０15ｃｍ-2のＡｓイオンの注
入を行い、熱処理としてＮ＋ソース領域４をＰ型ベース
領域３内に形成する。次に、半導体基板２の第１及び第
２の主面の全面にＣＶＤ（Chemical Vapor Deposition
）法により絶縁膜５、１０を１５００ｎｍ程度形成す
る。その後、Ｎ−ベース領域２の表面の絶縁膜１０を部
分的に除去してからこの開孔部よりドーズ量１×１０12
ｃｍ-2〜１×１０14ｃｍ-2のボロンのイオン注入を行
う。その後熱処理してＰ型コレクタ領域１を表面からの
深さが３〜１０μｍ程度になるように形成する。
【００１５】次に、第１及び第２の主面の絶縁膜５、１
０を選択的に除去し、第１の主面には、Ａｌ等の金属を
全面に形成した後パターニングし、金属エミッタ電極７
および金属ゲート電極８を形成する。第２の主面には、
ＡｌまたはＡｕ等の金属を堆積させて金属コレクタ電極
９を形成し、図１に示す半導体装置が完成する。この実
施例の半導体装置では、第２の主面に形成されたＰ型コ
レクタ領域１を部分的に形成し、且つＰ型コレクタ領域
１のみに金属コレクタ電極９をコンタクトさせることで
Ｐ型コレクタ領域１のトータル不純物量が１０12〜１０
14ｃｍ-2程度と低い場合でも、Ｐ型コレクタ領域１の接
合深さを深く、且つ、表面濃度を高くすることができる
ので、図１５に示した従来構造のように金属コレクタ電
極９がＰ型コレクタ領域１をつき抜けてＰ型コレクタ領
域１とＮ−ベース領域２がショートする可能性は全くな
くなり、同時にＰ型コレクタ領域１と金属コレクタ電極
９との接合が安定的になり、オン電圧の改善、製造の安
定化が図れる。ところで、本発明の半導体装置におい
て、Ｐ型コレクタ領域１の接合深さは、熱処理条件によ
り決定されるが、表面温度はトータル不純物量、接合深
さを一定にした時、Ｐ型コレクタ領域１の面積により決
定され、その面積を小さくするほど表面濃度を高くする
ことができる。
０を選択的に除去し、第１の主面には、Ａｌ等の金属を
全面に形成した後パターニングし、金属エミッタ電極７
および金属ゲート電極８を形成する。第２の主面には、
ＡｌまたはＡｕ等の金属を堆積させて金属コレクタ電極
９を形成し、図１に示す半導体装置が完成する。この実
施例の半導体装置では、第２の主面に形成されたＰ型コ
レクタ領域１を部分的に形成し、且つＰ型コレクタ領域
１のみに金属コレクタ電極９をコンタクトさせることで
Ｐ型コレクタ領域１のトータル不純物量が１０12〜１０
14ｃｍ-2程度と低い場合でも、Ｐ型コレクタ領域１の接
合深さを深く、且つ、表面濃度を高くすることができる
ので、図１５に示した従来構造のように金属コレクタ電
極９がＰ型コレクタ領域１をつき抜けてＰ型コレクタ領
域１とＮ−ベース領域２がショートする可能性は全くな
くなり、同時にＰ型コレクタ領域１と金属コレクタ電極
９との接合が安定的になり、オン電圧の改善、製造の安
定化が図れる。ところで、本発明の半導体装置におい
て、Ｐ型コレクタ領域１の接合深さは、熱処理条件によ
り決定されるが、表面温度はトータル不純物量、接合深
さを一定にした時、Ｐ型コレクタ領域１の面積により決
定され、その面積を小さくするほど表面濃度を高くする
ことができる。
【００１６】しかし、極端に面積を小さくすると金属コ
レクタ電極９とのコンタクト面積も小さくなるので、コ
ンタクト抵抗が上昇しオン電圧に悪影響を及ぼす。その
結果そのコンタクト面積が、図２に示す単位セルＤのセ
ル面積の１／２５以下になるようにＰ型コレクタ領域の
面積を縮小することは好ましくない。また、本発明の半
導体装置では、Ｐ型コレクタ領域１のトータル不純物量
が１０12ｃｍ-2未満の極めて低い場合でも、Ｎ−ベース
領域２のキャリアライフタイムが長いままであってもＰ
型コレクタ領域１からのホールの注入量は、極めて少な
く抑えられ、非常に高速なターンオフ特性を得ることが
可能である。また、Ｎ−ベース領域２のキャリアライフ
タイムが長く、再結合中心が少ないため、Ｐ型コレクタ
領域１から注入されたホールは、効率良く伝導度変調に
寄与し、オン電圧も低くなり、オン電圧とターンオフ特
性のトレードオフを大幅改善できる。
レクタ電極９とのコンタクト面積も小さくなるので、コ
ンタクト抵抗が上昇しオン電圧に悪影響を及ぼす。その
結果そのコンタクト面積が、図２に示す単位セルＤのセ
ル面積の１／２５以下になるようにＰ型コレクタ領域の
面積を縮小することは好ましくない。また、本発明の半
導体装置では、Ｐ型コレクタ領域１のトータル不純物量
が１０12ｃｍ-2未満の極めて低い場合でも、Ｎ−ベース
領域２のキャリアライフタイムが長いままであってもＰ
型コレクタ領域１からのホールの注入量は、極めて少な
く抑えられ、非常に高速なターンオフ特性を得ることが
可能である。また、Ｎ−ベース領域２のキャリアライフ
タイムが長く、再結合中心が少ないため、Ｐ型コレクタ
領域１から注入されたホールは、効率良く伝導度変調に
寄与し、オン電圧も低くなり、オン電圧とターンオフ特
性のトレードオフを大幅改善できる。
【００１７】次ぎに、図３乃至図７を参照して第２の実
施例を示す。これらの図は、いずれも半導体装置（ＩＧ
ＢＴ）の斜視図であり、図に示すように、Ｐ型コレクタ
領域以外は、前の図１と同じ構造である。図１では、Ｐ
型コレクタ領域１は、Ｐ型ベース領域３と平行に形成さ
れ、そして、ストライプ状に配置されたポリシリコンゲ
ート６の真下に沿って形成されているのでＭＯＳ特性が
良くなる。図３では、Ｐ型コレクタ領域１は、Ｐ型ベー
ス領域３と平行に、このＰ型ベース領域３の真下に沿っ
て形成されている。したがって、このコレクタ領域は、
ＩＧＢＴの１セル領域にストライプ状に２つ配置され
る。この様な構成により、ＰＮＰ構造が垂直に形成され
ることにより、バイポーラ特性が向上する。図４では、
Ｐ型コレクタ領域１は、ストライプ状に形成されるが、
その方向はポリシリコンゲート５やＰ型ベース領域３と
は直角に交差している。そのため、Ｐ型コレクタ領域１
は、ポリシリコンゲート６及びＰ型ベース領域３の真下
に形成されている。したがって、ＭＯＳ特性とバイポー
ラ特性が向上する。図６も、Ｐ型コレクタ領域１は、Ｐ
型ベース領域３と平行に、このＰ型ベース領域３の真下
及びポリシリコンゲート６の真下に沿って形成されてい
る。したがって、このコレクタ領域は、ＩＧＢＴの１セ
ル領域にストライプ状に３つ配置される。
施例を示す。これらの図は、いずれも半導体装置（ＩＧ
ＢＴ）の斜視図であり、図に示すように、Ｐ型コレクタ
領域以外は、前の図１と同じ構造である。図１では、Ｐ
型コレクタ領域１は、Ｐ型ベース領域３と平行に形成さ
れ、そして、ストライプ状に配置されたポリシリコンゲ
ート６の真下に沿って形成されているのでＭＯＳ特性が
良くなる。図３では、Ｐ型コレクタ領域１は、Ｐ型ベー
ス領域３と平行に、このＰ型ベース領域３の真下に沿っ
て形成されている。したがって、このコレクタ領域は、
ＩＧＢＴの１セル領域にストライプ状に２つ配置され
る。この様な構成により、ＰＮＰ構造が垂直に形成され
ることにより、バイポーラ特性が向上する。図４では、
Ｐ型コレクタ領域１は、ストライプ状に形成されるが、
その方向はポリシリコンゲート５やＰ型ベース領域３と
は直角に交差している。そのため、Ｐ型コレクタ領域１
は、ポリシリコンゲート６及びＰ型ベース領域３の真下
に形成されている。したがって、ＭＯＳ特性とバイポー
ラ特性が向上する。図６も、Ｐ型コレクタ領域１は、Ｐ
型ベース領域３と平行に、このＰ型ベース領域３の真下
及びポリシリコンゲート６の真下に沿って形成されてい
る。したがって、このコレクタ領域は、ＩＧＢＴの１セ
ル領域にストライプ状に３つ配置される。
【００１８】この様な構成により、ＭＯＳ特性とバイポ
ーラ特性が向上する。図５のＩＧＢＴのＰ型コレクタ領
域は、図１と同じ様に配置されているが、図１のコレク
タ領域より短くなっている。コレクタ領域の表面濃度
は、トータル不純物量、接合深さを一定にしたとき、コ
レクタ領域の面積により決められるので、この面積を小
さくして表面濃度を高くできる。しかし、前述のよう
に、コレクタ電極とコレクタ領域のコンタクト面積は、
コレクタ電極のオーミック性及び半導体装置の量産性を
考慮して単位セルの面積の約１／２５より小さくしない
ようにする必要がある。図７は、図４と同じ様にＰ型コ
レクタ領域１は、ストライプ状に形成され、その方向
は、ポリシリコンゲート５やＰ型ベース領域３とは約４
５度異なっている。そのため、Ｐ型コレクタ領域１は、
ポリシリコンゲート６及びＰ型ベース領域３の真下に形
成されるのでＭＯＳ特性とバイポーラ特性が向上する。
この実施例のいずれの例をとっても図１のＩＧＢＴと同
等の効果が得られる。Ｐ型コレクタ領域１のトータル不
純物量と面積、コレクタ電極９とのコンタクト面積が同
じであればどの様な場合でも素子特性に大きな差は現れ
ない。
ーラ特性が向上する。図５のＩＧＢＴのＰ型コレクタ領
域は、図１と同じ様に配置されているが、図１のコレク
タ領域より短くなっている。コレクタ領域の表面濃度
は、トータル不純物量、接合深さを一定にしたとき、コ
レクタ領域の面積により決められるので、この面積を小
さくして表面濃度を高くできる。しかし、前述のよう
に、コレクタ電極とコレクタ領域のコンタクト面積は、
コレクタ電極のオーミック性及び半導体装置の量産性を
考慮して単位セルの面積の約１／２５より小さくしない
ようにする必要がある。図７は、図４と同じ様にＰ型コ
レクタ領域１は、ストライプ状に形成され、その方向
は、ポリシリコンゲート５やＰ型ベース領域３とは約４
５度異なっている。そのため、Ｐ型コレクタ領域１は、
ポリシリコンゲート６及びＰ型ベース領域３の真下に形
成されるのでＭＯＳ特性とバイポーラ特性が向上する。
この実施例のいずれの例をとっても図１のＩＧＢＴと同
等の効果が得られる。Ｐ型コレクタ領域１のトータル不
純物量と面積、コレクタ電極９とのコンタクト面積が同
じであればどの様な場合でも素子特性に大きな差は現れ
ない。
【００１９】なお、図１乃至図７にはＩＧＢＴにおける
上部のＭＯＳＦＥＴ領域がストライプ構造の場合につい
て記述したが、ＭＯＳＦＥＴ領域がメッシュ構造の場合
でも当然適用可能である。図８は、図１のＩＧＢＴのＰ
型コレクタ領域とＰ型ベース領域との位置関係を明確に
示すための半導体基板の第１の主面の平面図である。Ｐ
型ベース領域３は、ほぼ等間隔にストライプ状に半導体
基板２内に複数個配列している。Ｐ型コレクタ領域１は
同様にストライプ状に隣接する２つのＰ型コレクタ領域
３間の真下に形成されている。このＩＧＢＴのポリシリ
コンゲートは、図示はしないが、前記Ｐ型コレクタ領域
１の真上に形成され、２つのＰ型ベース領域３を跨ぐよ
うに半導体基板２の第１の主面に形成されている。図９
乃至図１１は、図３乃至図７以外のＰ型ベース／Ｐ型コ
レクタ構造について示している。図９は、Ｐ型コレクタ
領域１がほぼ正方形であり、図８と同じストライプ状に
並列に配置されたＰ型ベース領域３間の真下にほぼ等間
隔に形成されている。ポリシリコンゲートは、Ｐ型コレ
クタ領域１とは、形状がことなり、連続的に繋がってい
て、Ｐ型コレクタ領域１の真上にＰ型ベース領域３を跨
ぐように前記第１の主面に形成されている。図１０は、
Ｐ型ベース領域３がほぼ正方形であり、前記第１の主面
にマトリックス状に配列されている。
上部のＭＯＳＦＥＴ領域がストライプ構造の場合につい
て記述したが、ＭＯＳＦＥＴ領域がメッシュ構造の場合
でも当然適用可能である。図８は、図１のＩＧＢＴのＰ
型コレクタ領域とＰ型ベース領域との位置関係を明確に
示すための半導体基板の第１の主面の平面図である。Ｐ
型ベース領域３は、ほぼ等間隔にストライプ状に半導体
基板２内に複数個配列している。Ｐ型コレクタ領域１は
同様にストライプ状に隣接する２つのＰ型コレクタ領域
３間の真下に形成されている。このＩＧＢＴのポリシリ
コンゲートは、図示はしないが、前記Ｐ型コレクタ領域
１の真上に形成され、２つのＰ型ベース領域３を跨ぐよ
うに半導体基板２の第１の主面に形成されている。図９
乃至図１１は、図３乃至図７以外のＰ型ベース／Ｐ型コ
レクタ構造について示している。図９は、Ｐ型コレクタ
領域１がほぼ正方形であり、図８と同じストライプ状に
並列に配置されたＰ型ベース領域３間の真下にほぼ等間
隔に形成されている。ポリシリコンゲートは、Ｐ型コレ
クタ領域１とは、形状がことなり、連続的に繋がってい
て、Ｐ型コレクタ領域１の真上にＰ型ベース領域３を跨
ぐように前記第１の主面に形成されている。図１０は、
Ｐ型ベース領域３がほぼ正方形であり、前記第１の主面
にマトリックス状に配列されている。
【００２０】Ｐ型コレクタ領域１は、そのＰ型ベース領
域３間の真下に形成されている。図では、４つのＰ型ベ
ース領域３が示されており、４つのＰ型コレクタ領域１
が配置されている。ポリシリコンゲートは、このＰ型ベ
ース領域３間に連続して形成され、格子状になってい
る。図１１は、Ｐ型ベース領域３を前図と同じ形状にし
ているが、Ｐ型コレクタ領域１は、前図とは異なり、Ｐ
型ベース領域間の各Ｐ型コレクタ領域は連続して形成さ
れている。したがって、このコレクタ領域は格子状に形
成されている。ポリシリコンゲートは前図と同じ構造で
ある。この様に、Ｐ型コレクタ領域１の形状については
格別の限定はない。
域３間の真下に形成されている。図では、４つのＰ型ベ
ース領域３が示されており、４つのＰ型コレクタ領域１
が配置されている。ポリシリコンゲートは、このＰ型ベ
ース領域３間に連続して形成され、格子状になってい
る。図１１は、Ｐ型ベース領域３を前図と同じ形状にし
ているが、Ｐ型コレクタ領域１は、前図とは異なり、Ｐ
型ベース領域間の各Ｐ型コレクタ領域は連続して形成さ
れている。したがって、このコレクタ領域は格子状に形
成されている。ポリシリコンゲートは前図と同じ構造で
ある。この様に、Ｐ型コレクタ領域１の形状については
格別の限定はない。
【００２１】次ぎに、図１２を参照して本発明の半導体
装置（ＩＧＢＴ）の特性について説明する。図は、この
ＩＧＢＴのターンオフタイムのコレクタ領域のトータル
不純物量依存性を説明する特性図である。縦軸は、ター
ンオフタイム（μｓ）を表わし、横軸は、ＩＧＢＴのコ
レクタ領域の面積１ｃｍ2 当たりのトータル不純物量Ｑ
D を表わす。この特性図に示される曲線は、コレクタ領
域が半導体基板の第２の主面全面に形成され、しかもそ
の深さを０．１μｍにしてターンオフ時間を短縮したラ
イフタイムが１０μｓのＩＧＢＴの特性である。曲線上
の数値Ｃｓは、コレクタ領域の不純物濃度を表わしてい
る。また、横軸のコレクタ領域のトータル不純物量は、
膜厚１００ｎｍの酸化膜を介して３０ＫｅＶのイオン注
入を行ったときの値である。ターンオフ時間を改善する
には、コレクタ領域からのホールの注入を抑えるためコ
レクタ領域の不純物濃度を下げる方法がある。しかし、
Ｐ型コレクタ領域の不純物濃度を下げると、金属コレク
タ電極との接合抵抗が大きくなり、ばらつきも大きくな
るため、この接合が素子のオン抵抗を悪化させる。そし
て、この様な構造では、コレクタ領域１のトータル不純
物量が１０12〜１０14ｃｍ-2程度と低くなるのでコレク
タ領域が金属コレクタ電極とオーミックコンタクトを取
るためにはその接合深さを０．１μｍと浅くしなければ
ならない。
装置（ＩＧＢＴ）の特性について説明する。図は、この
ＩＧＢＴのターンオフタイムのコレクタ領域のトータル
不純物量依存性を説明する特性図である。縦軸は、ター
ンオフタイム（μｓ）を表わし、横軸は、ＩＧＢＴのコ
レクタ領域の面積１ｃｍ2 当たりのトータル不純物量Ｑ
D を表わす。この特性図に示される曲線は、コレクタ領
域が半導体基板の第２の主面全面に形成され、しかもそ
の深さを０．１μｍにしてターンオフ時間を短縮したラ
イフタイムが１０μｓのＩＧＢＴの特性である。曲線上
の数値Ｃｓは、コレクタ領域の不純物濃度を表わしてい
る。また、横軸のコレクタ領域のトータル不純物量は、
膜厚１００ｎｍの酸化膜を介して３０ＫｅＶのイオン注
入を行ったときの値である。ターンオフ時間を改善する
には、コレクタ領域からのホールの注入を抑えるためコ
レクタ領域の不純物濃度を下げる方法がある。しかし、
Ｐ型コレクタ領域の不純物濃度を下げると、金属コレク
タ電極との接合抵抗が大きくなり、ばらつきも大きくな
るため、この接合が素子のオン抵抗を悪化させる。そし
て、この様な構造では、コレクタ領域１のトータル不純
物量が１０12〜１０14ｃｍ-2程度と低くなるのでコレク
タ領域が金属コレクタ電極とオーミックコンタクトを取
るためにはその接合深さを０．１μｍと浅くしなければ
ならない。
【００２２】しかし、この様に接合深さを浅くすると、
金属コレクタ電極がコレクタ領域をつき抜け、Ｎ−ベー
ス領域がショートしてしまうことが懸念されるため安定
的な製造が困難である。本発明では、図の様にターンオ
フタイムｔｆは、コレクタ領域のトータル不純物量ＱD
に依存し、この不純物量を１０14ａｔｍ／ｃｍ2 程度以
下に抑えると、約１．５μｓ以下にすることができる。
そして、この低不純物量を維持しながら、金属コレクタ
電極とコンタクトするコレクタ領域のコンタクト面積を
小さくすることにより、その接合深さを従来（約０．１
μｍ）より深くする。その結果金属コレクタ電極がコレ
クタ領域を突き抜けることはなくなり、安定した接合が
できるとともに安定して製造することができる。コレク
タ領域にＡｌ電極を形成すると、その接触面は、シリサ
イド化してベース領域とショートなどを起こすので注入
効率などが悪くなる。従って、本発明の接合深さは、３
〜１０μｍが適当である。また、本発明の半導体基板
は、その中に気相成長などによる半導体層が含まれてい
ないので、半導体装置が安定的に容易に形成できる。本
発明は、図１４に示す従来のバッファ領域を含む半導体
装置に対しても適用が可能である。
金属コレクタ電極がコレクタ領域をつき抜け、Ｎ−ベー
ス領域がショートしてしまうことが懸念されるため安定
的な製造が困難である。本発明では、図の様にターンオ
フタイムｔｆは、コレクタ領域のトータル不純物量ＱD
に依存し、この不純物量を１０14ａｔｍ／ｃｍ2 程度以
下に抑えると、約１．５μｓ以下にすることができる。
そして、この低不純物量を維持しながら、金属コレクタ
電極とコンタクトするコレクタ領域のコンタクト面積を
小さくすることにより、その接合深さを従来（約０．１
μｍ）より深くする。その結果金属コレクタ電極がコレ
クタ領域を突き抜けることはなくなり、安定した接合が
できるとともに安定して製造することができる。コレク
タ領域にＡｌ電極を形成すると、その接触面は、シリサ
イド化してベース領域とショートなどを起こすので注入
効率などが悪くなる。従って、本発明の接合深さは、３
〜１０μｍが適当である。また、本発明の半導体基板
は、その中に気相成長などによる半導体層が含まれてい
ないので、半導体装置が安定的に容易に形成できる。本
発明は、図１４に示す従来のバッファ領域を含む半導体
装置に対しても適用が可能である。
【００２３】
【発明の効果】本発明によれば、コレクタ領域の接合深
さを深く、かつ、その表面濃度を高くできるので、コレ
クタ電極との接合が安定となり、低オン電圧と高速ター
ンオフ特性を兼ね備えた半導体装置が容易に実現でき
る。
さを深く、かつ、その表面濃度を高くできるので、コレ
クタ電極との接合が安定となり、低オン電圧と高速ター
ンオフ特性を兼ね備えた半導体装置が容易に実現でき
る。
【図１】本発明の第１の実施例の半導体装置の斜視図。
【図２】第４頭の半導体装置の模式平面図。
【図３】第２の実施例の半導体装置の斜視図。
【図４】第２の実施例の半導体装置の斜視図。
【図５】第２の実施例の半導体装置の斜視図。
【図６】第２の実施例の半導体装置の斜視図。
【図７】第２の実施例の半導体装置の斜視図。
【図８】本発明の半導体装置の模式断面図。
【図９】本発明の半導体装置の模式断面図。
【図１０】本発明の半導体装置の模式断面図。
【図１１】本発明の半導体装置の模式断面図。
【図１２】本発明のコレクタ領域のトータル不純物量の
スイッチングタイム依存性を示す特性図。
スイッチングタイム依存性を示す特性図。
【図１３】従来の半導体装置の斜視図。
【図１４】従来の半導体装置の斜視図。
【図１５】従来の半導体装置の斜視図。
【図１６】従来の半導体装置の斜視図。
１ Ｐ型コレクタ領域 ２ 半導体基板（Ｎ−ベース領域） ３ Ｐ型ベース領域 ４ Ｎ＋エミッタ領域 ５ ゲ−ト絶縁膜 ６ ポリシリコンゲート ７ 金属エミッタ電極 ８ 金属ゲート電極 ９ 金属コレクタ電極 １０ 絶縁膜 ２０ Ｎ型バッファ領域
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板に形成され、前記半導体基板の第１の主
面に露出している第１導電型ベース領域と、 前記第１導電型ベース領域内に形成され、前記半導体基
板の第１の主面に露出している第２導電型ベース領域
と、 前記第２導電型ベース領域内に形成され、前記半導体基
板の第１の主面に露出している第１導電型エミッタ領域
と、 前記第１の主面上に前記エミッタ領域と前記第１導電型
ベース領域に跨がり、前記第２導電型ベース領域に形成
されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記第１の主面上の前記エミッタ領域及び前記第２導電
型ベース領域とに跨がって形成され、このエミッタ領域
と第２導電型ベース領域とを短絡するエミッタ電極と、 前記半導体基板の前記第２の主面上に部分的に形成され
た第２導電型コレクタ領域と、 前記半導体基板とは前記第２導電型コレクタ領域とのみ
電気的に接続しているコレクタ電極とを備えていること
を特徴とする半導体装置。 - 【請求項２】 前記第２導電型コレクタ領域を除いた前
記第２の主面上もしくはこの第２導電型コレクタ領域を
部分的に含む前記第２の主面上に絶縁膜を形成し、前記
コレクタ電極は、この絶縁膜上に延在していることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第２導電型コレクタ領域は、前記ゲ
ート電極真下又は第１導電型エミッタ領域真下或いは前
記ゲート電極及び第１導電型エミッタ領域の真下に配置
することを特徴とする請求項１又は請求項２に記載の半
導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19387793A JP3182262B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置 |
| US08/273,758 US5485022A (en) | 1993-07-12 | 1994-07-12 | High switching speed IGBT |
| EP94110811A EP0634796B1 (en) | 1993-07-12 | 1994-07-12 | Insulated gate bipolar transistor |
| DE69426045T DE69426045T2 (de) | 1993-07-12 | 1994-07-12 | Bipolartransistor mit isoliertem Gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19387793A JP3182262B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730105A true JPH0730105A (ja) | 1995-01-31 |
| JP3182262B2 JP3182262B2 (ja) | 2001-07-03 |
Family
ID=16315235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19387793A Expired - Fee Related JP3182262B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5485022A (ja) |
| EP (1) | EP0634796B1 (ja) |
| JP (1) | JP3182262B2 (ja) |
| DE (1) | DE69426045T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191160A (ja) * | 2003-12-25 | 2005-07-14 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 |
| JP2005333055A (ja) * | 2004-05-21 | 2005-12-02 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2011216762A (ja) * | 2010-04-01 | 2011-10-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2014222710A (ja) * | 2013-05-13 | 2014-11-27 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2015023118A (ja) * | 2013-07-18 | 2015-02-02 | 株式会社東芝 | 半導体装置 |
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| US5757037A (en) * | 1995-02-01 | 1998-05-26 | Silicon Power Corporation | Power thyristor with MOS gated turn-off and MOS-assised turn-on |
| KR970054363A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법 |
| DE19750827A1 (de) * | 1997-11-17 | 1999-05-20 | Asea Brown Boveri | Leistungshalbleiterbauelement mit Emitterinjektionssteuerung |
| US8314002B2 (en) * | 2000-05-05 | 2012-11-20 | International Rectifier Corporation | Semiconductor device having increased switching speed |
| DE10117483A1 (de) * | 2001-04-07 | 2002-10-17 | Bosch Gmbh Robert | Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren |
| SE525574C2 (sv) * | 2002-08-30 | 2005-03-15 | Okmetic Oyj | Lågdopat kiselkarbidsubstrat och användning därav i högspänningskomponenter |
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| JP2007288094A (ja) * | 2006-04-20 | 2007-11-01 | Fuji Electric Device Technology Co Ltd | Ｉｇｂｔとそれを駆動するゲート駆動回路 |
| JP5150953B2 (ja) * | 2008-01-23 | 2013-02-27 | 三菱電機株式会社 | 半導体装置 |
| CN102412270A (zh) * | 2011-07-01 | 2012-04-11 | 上海华虹Nec电子有限公司 | Igbt结构及其制备方法 |
| US8803225B2 (en) * | 2012-01-12 | 2014-08-12 | Tsinghua University | Tunneling field effect transistor having a lightly doped buried layer |
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| DE102013009985B4 (de) | 2013-06-14 | 2019-06-13 | X-Fab Semiconductor Foundries Ag | IGBT-Leistungstransistor, herstellbar in einer grabenisolierten SOI-Technologie und Verfahren zu seiner Herstellung |
| US10141829B2 (en) | 2016-06-29 | 2018-11-27 | John Bean Technologies Corporation | Multiple power topologies from single power generator |
| CN107749420B (zh) * | 2017-11-20 | 2023-09-01 | 电子科技大学 | 一种逆阻型igbt |
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| US4694313A (en) * | 1985-02-19 | 1987-09-15 | Harris Corporation | Conductivity modulated semiconductor structure |
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1993
- 1993-07-12 JP JP19387793A patent/JP3182262B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-12 EP EP94110811A patent/EP0634796B1/en not_active Expired - Lifetime
- 1994-07-12 US US08/273,758 patent/US5485022A/en not_active Expired - Lifetime
- 1994-07-12 DE DE69426045T patent/DE69426045T2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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| JP3182262B2 (ja) | 2001-07-03 |
| EP0634796B1 (en) | 2000-10-04 |
| DE69426045D1 (de) | 2000-11-09 |
| EP0634796A1 (en) | 1995-01-18 |
| US5485022A (en) | 1996-01-16 |
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