JP2513640B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JP2513640B2 JP2513640B2 JP61218432A JP21843286A JP2513640B2 JP 2513640 B2 JP2513640 B2 JP 2513640B2 JP 61218432 A JP61218432 A JP 61218432A JP 21843286 A JP21843286 A JP 21843286A JP 2513640 B2 JP2513640 B2 JP 2513640B2
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- Japan
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- high resistance
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- drain
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、導電変調型MOSFETに関する。
（従来の技術） 近年、電力用スイッチング素子として、DSA（Diffusi
on Self Alingn）法によりソースおよびチャネル領域を
形成するパワーMOSFETが市場に現れている。しかしこの
素子は1000V以上の高耐圧ではオン抵抗が高くなってし
まい、大電流を流すことが難しい。これに代わる有力な
素子として、ドレイン領域にソースとは逆の導電型層を
設けることにより、高抵抗層に導電変調を起こさせてオ
ン抵抗を下げるようにした、いわゆる導電変調型MOSFET
が知られている。導電変調型MOSFETは一般に次のように
形成される。ドレイン層となるp+Si基板にn+型バッファ
層を介してn-型高抵抗層が形成される。この高抵抗層上
にゲート絶縁膜を介してストライプ状の開口を有するゲ
ート電極が形成され、このゲート電極をマスクとして不
純物の二重拡散を行うことにより、ｐ型ベース層とその
端部に自己整合されたｎ型ソース層が形成される。これ
により、ゲート電極下のｎ型ソース層とn-型高抵抗層で
挟まれたｐ型ベース層表面にチャネル領域が形成され
る。ソース層とベース層には双方にコンタクトするソー
ス電極が形成され、ドレイン層にはドレイン電極が形成
される。
on Self Alingn）法によりソースおよびチャネル領域を
形成するパワーMOSFETが市場に現れている。しかしこの
素子は1000V以上の高耐圧ではオン抵抗が高くなってし
まい、大電流を流すことが難しい。これに代わる有力な
素子として、ドレイン領域にソースとは逆の導電型層を
設けることにより、高抵抗層に導電変調を起こさせてオ
ン抵抗を下げるようにした、いわゆる導電変調型MOSFET
が知られている。導電変調型MOSFETは一般に次のように
形成される。ドレイン層となるp+Si基板にn+型バッファ
層を介してn-型高抵抗層が形成される。この高抵抗層上
にゲート絶縁膜を介してストライプ状の開口を有するゲ
ート電極が形成され、このゲート電極をマスクとして不
純物の二重拡散を行うことにより、ｐ型ベース層とその
端部に自己整合されたｎ型ソース層が形成される。これ
により、ゲート電極下のｎ型ソース層とn-型高抵抗層で
挟まれたｐ型ベース層表面にチャネル領域が形成され
る。ソース層とベース層には双方にコンタクトするソー
ス電極が形成され、ドレイン層にはドレイン電極が形成
される。
この導電変調型MOSFETでは、ゲート電極に正電圧を印
加してターンオンする際、n+型ソース層からチャネル領
域を通ってn-型高抵抗層に注入される電子電流に対して
p+型ドレイン層から正孔注入が起り、この結果n-型高抵
抗層には多量のキャリア蓄積による導電変調が起こる。
n-型高抵抗層に注入された正孔電流は、n+型ソース層下
のｐ型ベース層を通り、ソース電極にぬける。ソース電
極はn+型ソース層とｐ型ベース層を短絡しているため、
サイリスタ動作は阻止される。ゲート・ソース間電圧を
零とすれば、素子はターンオフする。
加してターンオンする際、n+型ソース層からチャネル領
域を通ってn-型高抵抗層に注入される電子電流に対して
p+型ドレイン層から正孔注入が起り、この結果n-型高抵
抗層には多量のキャリア蓄積による導電変調が起こる。
n-型高抵抗層に注入された正孔電流は、n+型ソース層下
のｐ型ベース層を通り、ソース電極にぬける。ソース電
極はn+型ソース層とｐ型ベース層を短絡しているため、
サイリスタ動作は阻止される。ゲート・ソース間電圧を
零とすれば、素子はターンオフする。
この導電変調型MOSFETは、高耐圧化した場合にも、従
来のパワーMOSFETに比べて導電変調の結果として十分に
低いオン電圧が得られる。
来のパワーMOSFETに比べて導電変調の結果として十分に
低いオン電圧が得られる。
しかしながらこの導電変調型MOSFETにも、未だ問題が
ある。第１に、素子を流れる電流の密度が大きくなる
と、ソース層下の横方向抵抗による電圧降下が大きくな
る。そしてｐ型ベース層とn+型ソース層間が順バイアス
されるようになるとサイリスタ動作に入り、ゲート・ソ
ース間バイアスを零にしても素子がオフしない、いわゆ
るラッチアップ現象が生じる。この問題を解決する方法
として従来、ｐ型ベース層を深く拡散する方法、Ｐ型ベ
ース層内に重ねて深くｐ型層を拡散する方法等が採用さ
れている。しかしこれらの方法では、オン電圧の上昇を
招く。第６図はその様子を示すもので、ｐ型ベース層の
拡散深さXPとオン電圧VFおよびラッチアップ電流ILの関
係を示す。オン電圧を低くするには、ｐ型ベース層の拡
散深さXPは浅くしなければならないが、これによりラッ
チアップ電流ILは小さくなる。第２に、従来の導電変調
型MOSFETでは負荷短絡耐量がまだ不十分である。導電変
調型MOSFETをインバータ装置等に用いて負荷が短絡した
場合、ドレイン・ソース間には電源電圧がそのままかか
り過大な電流が流れるために、この状態が続くと導電変
調型MOSFETは破壊される。これを防止するためには保護
回路が用いられるが、負荷短絡が発生してから保護回路
が作動するまでの概略10μsecの時間破壊しない耐量を
有することが要求される。これが負荷短絡耐量である。
素子の順方向阻止電圧が高くなると取扱い電圧も高くな
り、負荷短絡耐量も大きくしなければならない。
ある。第１に、素子を流れる電流の密度が大きくなる
と、ソース層下の横方向抵抗による電圧降下が大きくな
る。そしてｐ型ベース層とn+型ソース層間が順バイアス
されるようになるとサイリスタ動作に入り、ゲート・ソ
ース間バイアスを零にしても素子がオフしない、いわゆ
るラッチアップ現象が生じる。この問題を解決する方法
として従来、ｐ型ベース層を深く拡散する方法、Ｐ型ベ
ース層内に重ねて深くｐ型層を拡散する方法等が採用さ
れている。しかしこれらの方法では、オン電圧の上昇を
招く。第６図はその様子を示すもので、ｐ型ベース層の
拡散深さXPとオン電圧VFおよびラッチアップ電流ILの関
係を示す。オン電圧を低くするには、ｐ型ベース層の拡
散深さXPは浅くしなければならないが、これによりラッ
チアップ電流ILは小さくなる。第２に、従来の導電変調
型MOSFETでは負荷短絡耐量がまだ不十分である。導電変
調型MOSFETをインバータ装置等に用いて負荷が短絡した
場合、ドレイン・ソース間には電源電圧がそのままかか
り過大な電流が流れるために、この状態が続くと導電変
調型MOSFETは破壊される。これを防止するためには保護
回路が用いられるが、負荷短絡が発生してから保護回路
が作動するまでの概略10μsecの時間破壊しない耐量を
有することが要求される。これが負荷短絡耐量である。
素子の順方向阻止電圧が高くなると取扱い電圧も高くな
り、負荷短絡耐量も大きくしなければならない。
（発明が解決しようとする問題点） 以上のように従来の導電変調型MOSFETは、オン電圧を
上昇させることなくラッチアップ電流の大幅な増大を図
ることが難しく、負荷短絡耐量が不十分である、という
問題があった。
上昇させることなくラッチアップ電流の大幅な増大を図
ることが難しく、負荷短絡耐量が不十分である、という
問題があった。
本発明はこの様な問題を解決した導電変調型MOSFETを
提供することを目的とする。
提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） すなわち、上記目的を達成するために、本発明に係る
導電変調型MOSFETは、第１導電型ドレイン層と、このド
レイン層とpn接合を形成する第２導電型高抵抗層と、こ
の高抵抗層の表面に選択的に形成された第１導電型ベー
ス層と、このベース層の表面に選択的に形成された第２
導電型ソース層と、このソース層と前記高抵抗層とに挟
まれた前記ベース層上にゲート絶縁膜を介して形成され
たゲート電極と、前記ベース層と前記ソース層との双方
にコンタクトするソース電極と、前記ドレイン電極にコ
ンタクトするドレイン電極とを有し、前記ゲート電極下
のチャネル領域がMOSFET動作をする実効チャネル領域と
MOSFET動作をしない領域の周期的配列として形成されて
おり、前記ゲート電極の幅をLG、前記ドレイン層と前記
ベース層とに挟まれる前記高抵抗層の幅をWnとしたと
き、LG≧30μｍ、Wn≧120μｍを満たすことを特徴とす
る。
導電変調型MOSFETは、第１導電型ドレイン層と、このド
レイン層とpn接合を形成する第２導電型高抵抗層と、こ
の高抵抗層の表面に選択的に形成された第１導電型ベー
ス層と、このベース層の表面に選択的に形成された第２
導電型ソース層と、このソース層と前記高抵抗層とに挟
まれた前記ベース層上にゲート絶縁膜を介して形成され
たゲート電極と、前記ベース層と前記ソース層との双方
にコンタクトするソース電極と、前記ドレイン電極にコ
ンタクトするドレイン電極とを有し、前記ゲート電極下
のチャネル領域がMOSFET動作をする実効チャネル領域と
MOSFET動作をしない領域の周期的配列として形成されて
おり、前記ゲート電極の幅をLG、前記ドレイン層と前記
ベース層とに挟まれる前記高抵抗層の幅をWnとしたと
き、LG≧30μｍ、Wn≧120μｍを満たすことを特徴とす
る。
ここで、前記ドレイン層と前記高抵抗層とに挟まれた
領域に前記高抵抗層より不純物濃度が高い第２導電型の
低抵抗バッファ層を設けることが好ましい。
領域に前記高抵抗層より不純物濃度が高い第２導電型の
低抵抗バッファ層を設けることが好ましい。
（作用） 上述のような設計パラメータを限定することにより、後
に具体的なデータを挙げて説 明するように導電変調型
MOSFETの特性の大幅な改善が図られる。即ち、ゲート電
極幅LGを大きくすることにより、オン電圧を上昇させる
ことなくラッチアップ電流の増大を図ることができ、ま
た高抵抗層幅Wnを大きく設定することにより負荷短絡耐
量の改善を図ることができる。
に具体的なデータを挙げて説 明するように導電変調型
MOSFETの特性の大幅な改善が図られる。即ち、ゲート電
極幅LGを大きくすることにより、オン電圧を上昇させる
ことなくラッチアップ電流の増大を図ることができ、ま
た高抵抗層幅Wnを大きく設定することにより負荷短絡耐
量の改善を図ることができる。
（実施例） 以下、本発明の実施例を説明する。
第１図（ａ）（ｂ）は一実施例の導電変調型MOSFETを
示す平面図とそのＡ−Ａ′断面図である。11はp+型ドレ
イン層であり、この上にn+型バッファ層12を介してn-型
高抵抗層13が形成されている。すなわち、p+型ドレイン
層11はn+型バッファ層12を介してn-型高抵抗層13とpn接
合を形成している。この高抵抗層13上にゲート絶縁膜14
を介して例えば多結晶シリコン膜によりゲート電極15が
形成されている。ゲート電極15は第１図（ａ）に斜線を
施して示したように、ストライプ状の間隙（開口部）16
を有する格子状に配設形成される。このゲート電極15を
マスクとしてDSA法による不純物拡散を行うことによ
り、n-型高抵抗層13の表面にｐ型ベース層17が選択的に
形成され、このｐ型ベース層17の表面にn+型ソース層18
が選択的に形成されている。上記ゲート電極15はこのｐ
型ベース層17とn-型高抵抗層13とに挟まれたn+型ソース
層18上に上記ゲート絶縁膜14を介して形成されている。
ソース層18は第１図（ａ）に示すように不連続的に配列
形成される。これにより、ｐ型ベース層の端部、即ちソ
ース層18と高抵抗層13に挟まれた領域のｐ型ベース層17
表面にチャネル領域19が形成される。チャネル領域19
は、実際にMOSFET動作をする実効チャネル領域19aと、
ソース層がない部分のMOSFET動作をしない領域19bとが
周期的に配列形成された状態になる。20はソース層18と
ベース層17に同時にコンタクトするソース電極であり、
21はドレイン電極である。ｐ型ベース層17の中央部に
は、その横方向抵抗を小さくするためにp+型層22が拡散
形成されている。
示す平面図とそのＡ−Ａ′断面図である。11はp+型ドレ
イン層であり、この上にn+型バッファ層12を介してn-型
高抵抗層13が形成されている。すなわち、p+型ドレイン
層11はn+型バッファ層12を介してn-型高抵抗層13とpn接
合を形成している。この高抵抗層13上にゲート絶縁膜14
を介して例えば多結晶シリコン膜によりゲート電極15が
形成されている。ゲート電極15は第１図（ａ）に斜線を
施して示したように、ストライプ状の間隙（開口部）16
を有する格子状に配設形成される。このゲート電極15を
マスクとしてDSA法による不純物拡散を行うことによ
り、n-型高抵抗層13の表面にｐ型ベース層17が選択的に
形成され、このｐ型ベース層17の表面にn+型ソース層18
が選択的に形成されている。上記ゲート電極15はこのｐ
型ベース層17とn-型高抵抗層13とに挟まれたn+型ソース
層18上に上記ゲート絶縁膜14を介して形成されている。
ソース層18は第１図（ａ）に示すように不連続的に配列
形成される。これにより、ｐ型ベース層の端部、即ちソ
ース層18と高抵抗層13に挟まれた領域のｐ型ベース層17
表面にチャネル領域19が形成される。チャネル領域19
は、実際にMOSFET動作をする実効チャネル領域19aと、
ソース層がない部分のMOSFET動作をしない領域19bとが
周期的に配列形成された状態になる。20はソース層18と
ベース層17に同時にコンタクトするソース電極であり、
21はドレイン電極である。ｐ型ベース層17の中央部に
は、その横方向抵抗を小さくするためにp+型層22が拡散
形成されている。
この様な構成においてこの実施例では、ゲート電極幅
LGを30μｍ以上に設定し、またｐ型ベース層17とドレイ
ン層11の間（より正確には、p+型層22とn+型バッファ層
12の間）の高抵抗層13の幅Wnを120μｍ以上に設定す
る。
LGを30μｍ以上に設定し、またｐ型ベース層17とドレイ
ン層11の間（より正確には、p+型層22とn+型バッファ層
12の間）の高抵抗層13の幅Wnを120μｍ以上に設定す
る。
この素子の具体的な製造工程例を説明すると、次の通
りである。先ず0.001〜0.004Ω・cmのp+型Si基板と、10
0〜150Ω・cmのn-型Si基板を用意する。n-型Si基板の一
方の鏡面研磨面にドーズ量0.5〜１×1015/cm2のリン・
イオン注入を行い熱処理する。次にp+型Si基板の鏡面研
磨面とn-型Si基板のリン・イオン注入面を、直接接着技
術により接合させる。これにより、ｐ型ドレイン層11−
n+型バッファ層12−n-型高抵抗層13のウェーハが得られ
る。ここでn-型Si基板の厚さは、最終的に高抵抗層13の
幅Wnが120μｍ以上となるように予め調整しておく。こ
の後n-型高抵抗層13表面にゲート絶縁膜14として1000Å
の熱酸化膜を形成し、この上に5000Åの多結晶シリコン
膜を堆積する。そしてこの多結晶シリコン膜を、周期的
な開口部16を有するようにエッチング加工してゲート電
極15とする。ゲート電極15の幅LGは30μｍ以上とする。
次にこのゲート電極14をマスクとしてボロンを拡散して
ｐ型ベース層17を形成する。更にゲート電極15をマスク
の一部として用いて、ヒ素をドーズ量５×1015/cm2イオ
ン注入して熱処理し、ソース層18を形成する。ソース層
18は第１図（ａ）に示すように不連続的に複数個配列さ
れる。この後全面をCVD酸化膜で覆い、これにコンタク
ト孔を開けてソース電極20を形成する。基板裏面には、
V-Ni-Au膜の蒸着によりドレイン電極21を形成する。
りである。先ず0.001〜0.004Ω・cmのp+型Si基板と、10
0〜150Ω・cmのn-型Si基板を用意する。n-型Si基板の一
方の鏡面研磨面にドーズ量0.5〜１×1015/cm2のリン・
イオン注入を行い熱処理する。次にp+型Si基板の鏡面研
磨面とn-型Si基板のリン・イオン注入面を、直接接着技
術により接合させる。これにより、ｐ型ドレイン層11−
n+型バッファ層12−n-型高抵抗層13のウェーハが得られ
る。ここでn-型Si基板の厚さは、最終的に高抵抗層13の
幅Wnが120μｍ以上となるように予め調整しておく。こ
の後n-型高抵抗層13表面にゲート絶縁膜14として1000Å
の熱酸化膜を形成し、この上に5000Åの多結晶シリコン
膜を堆積する。そしてこの多結晶シリコン膜を、周期的
な開口部16を有するようにエッチング加工してゲート電
極15とする。ゲート電極15の幅LGは30μｍ以上とする。
次にこのゲート電極14をマスクとしてボロンを拡散して
ｐ型ベース層17を形成する。更にゲート電極15をマスク
の一部として用いて、ヒ素をドーズ量５×1015/cm2イオ
ン注入して熱処理し、ソース層18を形成する。ソース層
18は第１図（ａ）に示すように不連続的に複数個配列さ
れる。この後全面をCVD酸化膜で覆い、これにコンタク
ト孔を開けてソース電極20を形成する。基板裏面には、
V-Ni-Au膜の蒸着によりドレイン電極21を形成する。
以上のようにして、ゲート電極幅LG≧30μｍ、高抵抗
層幅Wn≧120μｍの導電変調型MOSFETが得られる。また
チャネル領域は、通常のMOSFET動作をする実効的チャネ
ル領域19aと、ソース層がないためにMOSFET動作しない
領域19bが交互に配列された状態となる。
層幅Wn≧120μｍの導電変調型MOSFETが得られる。また
チャネル領域は、通常のMOSFET動作をする実効的チャネ
ル領域19aと、ソース層がないためにMOSFET動作しない
領域19bが交互に配列された状態となる。
この実施例の導電変調型MOSFETでは、素子がオンのと
きにゲート電極15下に開口するn-型層13からｐ型ベース
層17にドレインから注入される正孔電流のうち、チャネ
ル領域19bを通るものはソース層18下を通らず直接ソー
ス電極20に流れる。即ちソース層18の間は正孔電流のバ
イパス領域となっており、ソース層下の横方向抵抗が実
効的に小さくなり、大電流までラッチアップ現象を生じ
ない。
きにゲート電極15下に開口するn-型層13からｐ型ベース
層17にドレインから注入される正孔電流のうち、チャネ
ル領域19bを通るものはソース層18下を通らず直接ソー
ス電極20に流れる。即ちソース層18の間は正孔電流のバ
イパス領域となっており、ソース層下の横方向抵抗が実
効的に小さくなり、大電流までラッチアップ現象を生じ
ない。
以上のような構造パラメータの設定により優れた素子
特性が得られる理由を、具体的な実験データに基づいて
次に説明する。前述したようにラッチアップ電流の増大
を図るために単にチャネル長ｌを大きくするだけでは、
オン電圧が急激に増大する。
特性が得られる理由を、具体的な実験データに基づいて
次に説明する。前述したようにラッチアップ電流の増大
を図るために単にチャネル長ｌを大きくするだけでは、
オン電圧が急激に増大する。
第２図は、ゲート電極幅LGとオン電圧VFの関係を測定
した結果である。ｐ型ベース層拡散深さが４μｍで、前
述のようにバイパス領域を設けた素子では、オン電圧VF
はゲート電極幅LGに大きく依存し、LGが30μｍ以上にな
ると低いオン電圧が得られることが分る。
した結果である。ｐ型ベース層拡散深さが４μｍで、前
述のようにバイパス領域を設けた素子では、オン電圧VF
はゲート電極幅LGに大きく依存し、LGが30μｍ以上にな
ると低いオン電圧が得られることが分る。
第３図はゲート電極幅LGとラッチアップ電流ILの関係
を示す。第３図の縦軸はLG＝20μｍにおけるラッチアッ
プ電流を１とした時のラッチアップ電流の変化率であ
る。図示のようにバイパス領域がない素子ではラッチア
ップ電流は低く、またゲート電極幅LGが大きくなるとラ
ッチアップ電流は低下しているが、バイパス領域を設け
た素子ではゲート電極幅LGが大きくなってもラッチアッ
プ電流の低下は認められない。
を示す。第３図の縦軸はLG＝20μｍにおけるラッチアッ
プ電流を１とした時のラッチアップ電流の変化率であ
る。図示のようにバイパス領域がない素子ではラッチア
ップ電流は低く、またゲート電極幅LGが大きくなるとラ
ッチアップ電流は低下しているが、バイパス領域を設け
た素子ではゲート電極幅LGが大きくなってもラッチアッ
プ電流の低下は認められない。
以上を纏めると、ソース層を不連続的に形成しバイパ
ス領域を設けた構造の導電変調型MOSFETにおいて、ゲー
ト電極幅LGを30μｍ以上に設定することにより、オン電
圧VFを余り上昇させることなく、効果的にラッチアップ
電流の増大を図ることができる。
ス領域を設けた構造の導電変調型MOSFETにおいて、ゲー
ト電極幅LGを30μｍ以上に設定することにより、オン電
圧VFを余り上昇させることなく、効果的にラッチアップ
電流の増大を図ることができる。
次に負荷短絡耐量について説明する。順方向阻止電圧
が1000V以上の導電変調型MOSFETでは、取扱い電圧が500
V以上になる。またゲート電圧は15Vである。従って、電
源電圧1000V,ゲート電圧15Vの条件で負荷短絡通電をお
こない、10μsecの間素子が非破壊であれば、負荷短絡
耐量は十分であるといえる。そこで種々の構造パラメー
タについて実験を行った結果、負荷短絡耐量はベース層
とドレイン層に挟まれる高抵抗層の幅Wnに依存すること
が明らかになった。第４図がそのデータであり、Wnと素
子の非破壊率の関係をヒストグラムで表わしたものであ
る。図から明らかなように、Wnが120μｍ以上になると
非破壊率が急激に高くなり、負荷短絡耐量が十分大きく
なることが分る。なお、Wnが同一のとき、低抵抗バッフ
ァ層がある場合とない場合とでは、ある場合の方が負荷
短絡耐量が大きいことが確認された。
が1000V以上の導電変調型MOSFETでは、取扱い電圧が500
V以上になる。またゲート電圧は15Vである。従って、電
源電圧1000V,ゲート電圧15Vの条件で負荷短絡通電をお
こない、10μsecの間素子が非破壊であれば、負荷短絡
耐量は十分であるといえる。そこで種々の構造パラメー
タについて実験を行った結果、負荷短絡耐量はベース層
とドレイン層に挟まれる高抵抗層の幅Wnに依存すること
が明らかになった。第４図がそのデータであり、Wnと素
子の非破壊率の関係をヒストグラムで表わしたものであ
る。図から明らかなように、Wnが120μｍ以上になると
非破壊率が急激に高くなり、負荷短絡耐量が十分大きく
なることが分る。なお、Wnが同一のとき、低抵抗バッフ
ァ層がある場合とない場合とでは、ある場合の方が負荷
短絡耐量が大きいことが確認された。
第５図（ａ）（ｂ）は他の実施例の導電変調型MOSFET
の平面図とそのＢ−Ｂ′断面図である。先の実施例と対
応する部分には同じ符号を付して詳細な説明は省略す
る。この実施例ではソース層18が連続的に形成されてい
る。そしてｐ型ベース層17内にp+型層22と共に、ソース
側エッジが凹凸パターンとなるp+型層23を形成してい
る。即ちp+型層23は、チャネル領域に終端するエッジと
ソース層18下に終端するエッジが交互に現われるパター
ンとし、チャネル領域19が、MOSFET動作に寄与する実効
的チャネル領域19aと、MOSFET動作に寄与しない領域19b
が交互に配列形成された状態とする。つまりこの実施例
では、チャネル領域19bは、そのしきい値がチャネル領
域19aでのそれに比べて高く設定されている。
の平面図とそのＢ−Ｂ′断面図である。先の実施例と対
応する部分には同じ符号を付して詳細な説明は省略す
る。この実施例ではソース層18が連続的に形成されてい
る。そしてｐ型ベース層17内にp+型層22と共に、ソース
側エッジが凹凸パターンとなるp+型層23を形成してい
る。即ちp+型層23は、チャネル領域に終端するエッジと
ソース層18下に終端するエッジが交互に現われるパター
ンとし、チャネル領域19が、MOSFET動作に寄与する実効
的チャネル領域19aと、MOSFET動作に寄与しない領域19b
が交互に配列形成された状態とする。つまりこの実施例
では、チャネル領域19bは、そのしきい値がチャネル領
域19aでのそれに比べて高く設定されている。
この実施例の素子では、ゲート電極15にオン・ゲート
信号を与えた時、チャネル領域19aがMOSFET動作により
オンし、チャネル領域19bではオンしない。高抵抗層13
で導電変調が起こって大電流が流れるオン状態では、高
抵抗層13からの電流がチャネル領域19bをも流れるが、
チャネル領域19aに比べるとp+型層がソース層18の全体
に亙って形成されているため、ソース層下の横方向抵抗
が小さく、ここでの電圧降下は小さい。即ちチャネル領
域19bにバイパス領域を用いた構造と等価になる。
信号を与えた時、チャネル領域19aがMOSFET動作により
オンし、チャネル領域19bではオンしない。高抵抗層13
で導電変調が起こって大電流が流れるオン状態では、高
抵抗層13からの電流がチャネル領域19bをも流れるが、
チャネル領域19aに比べるとp+型層がソース層18の全体
に亙って形成されているため、ソース層下の横方向抵抗
が小さく、ここでの電圧降下は小さい。即ちチャネル領
域19bにバイパス領域を用いた構造と等価になる。
従ってこの実施例の構造でも、ゲート電極幅LGおよび
高抵抗層幅Wnを先の実施例と同様の条件に設定すること
により、ラッチアップを生じることなく、大電流を流す
ことができ、低いオン電圧を得ることができる。
高抵抗層幅Wnを先の実施例と同様の条件に設定すること
により、ラッチアップを生じることなく、大電流を流す
ことができ、低いオン電圧を得ることができる。
なお本発明は上記実施例に限られるものではなく、そ
の趣旨を逸脱しない範囲で種々変形して実施することが
できる。
の趣旨を逸脱しない範囲で種々変形して実施することが
できる。
［発明の効果］ 以上述べたように本発明によれば、素子パラメータの
最適設計により、オン電圧の上昇をもたらすことなくラ
ッチアップ電流の増大を図ることができ、また負荷短絡
耐量の向上を図った導電変調型MOSFETを得ることができ
る。
最適設計により、オン電圧の上昇をもたらすことなくラ
ッチアップ電流の増大を図ることができ、また負荷短絡
耐量の向上を図った導電変調型MOSFETを得ることができ
る。
第１図（ａ）（ｂ）は本発明の一実施例の導電変調型MO
SFETを示す平面図とそのＡ−Ａ′断面図、第２図はゲー
ト電極幅LGとオン電圧VFの関係を示す図、第３図は同じ
くゲート電極幅LGとラッチアップ電流ILの関係を示す
図、第４図は高抵抗層幅Wnと素子の非破壊率の関係を示
す図、第５図（ａ）（ｂ）は他の実施例の導電変調型MO
SFETの平面図とそのＢ−Ｂ′断面図、第６図はｐ型ベー
ス層の拡散深さとオン電圧VFおよびラッチアップ電流IL
の関係を示す図である。 11……p+型ドレイン層、12……n+型バッファ層、13……
n-型高抵抗層、14……ゲート絶縁膜、15……ゲート電
極、16……間隙（開口部）、17……ｐ型ベース層、18…
…n+型ソース層、19a……実効チャネル領域、19b……MO
SFET動作しないチャネル領域、20……ソース電極、21…
…ドレイン電極、22,23……p+型層。
SFETを示す平面図とそのＡ−Ａ′断面図、第２図はゲー
ト電極幅LGとオン電圧VFの関係を示す図、第３図は同じ
くゲート電極幅LGとラッチアップ電流ILの関係を示す
図、第４図は高抵抗層幅Wnと素子の非破壊率の関係を示
す図、第５図（ａ）（ｂ）は他の実施例の導電変調型MO
SFETの平面図とそのＢ−Ｂ′断面図、第６図はｐ型ベー
ス層の拡散深さとオン電圧VFおよびラッチアップ電流IL
の関係を示す図である。 11……p+型ドレイン層、12……n+型バッファ層、13……
n-型高抵抗層、14……ゲート絶縁膜、15……ゲート電
極、16……間隙（開口部）、17……ｐ型ベース層、18…
…n+型ソース層、19a……実効チャネル領域、19b……MO
SFET動作しないチャネル領域、20……ソース電極、21…
…ドレイン電極、22,23……p+型層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−82477（ＪＰ，Ａ) 特開 昭61−208268（ＪＰ，Ａ) 特開 昭60−5568（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型ドレイン層と、 このドレイン層とpn接合を形成する第２導電型高抵抗層
と、 この高抵抗層の表面に選択的に形成された第１導電型ベ
ース層と、 このベース層の表面に選択的に形成された第２導電型ソ
ース層と、 このソース層と前記高抵抗層とに挟まれた前記ベース層
上にゲート絶縁膜を介して形成されたゲート電極と、 前記ベース層と前記ソース層との双方にコンタクトする
ソース電極と、 前記ドレイン電極にコンタクトするドレイン電極とを有
し、 前記ゲート電極下のチャネル領域がMOSFET動作をする実
効チャネル領域とMOSFET動作をしない領域の周期的配列
として形成されており、 前記ゲート電極の幅をLG、前記ドレイン層と前記ベース
層とに挟まれる前記高抵抗層の幅をWnとしたとき、 LG≧30μｍ Wn≧120μｍ を満たすことを特徴とする導電変調型MOSFET。 - 【請求項２】前記ドレイン層と前記高抵抗層とに挟まれ
た領域に前記高抵抗層より不純物濃度が高い第２導電型
の低抵抗バッファ層を有することを特徴とする特許請求
の範囲第１項記載の導電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218432A JP2513640B2 (ja) | 1986-09-17 | 1986-09-17 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218432A JP2513640B2 (ja) | 1986-09-17 | 1986-09-17 | 導電変調型ｍｏｓｆｅｔ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7246195A Division JP2718911B2 (ja) | 1995-09-25 | 1995-09-25 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6373670A JPS6373670A (ja) | 1988-04-04 |
| JP2513640B2 true JP2513640B2 (ja) | 1996-07-03 |
Family
ID=16719816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218432A Expired - Lifetime JP2513640B2 (ja) | 1986-09-17 | 1986-09-17 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513640B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163974A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JPH04133355A (ja) * | 1990-09-25 | 1992-05-07 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| US5489788A (en) * | 1993-03-09 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with improved short-circuit tolerance |
| US5703383A (en) * | 1995-04-11 | 1997-12-30 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP5407182B2 (ja) * | 2008-05-29 | 2014-02-05 | 富士電機株式会社 | 高耐圧縦型ｍｏｓｆｅｔ |
| CN106952945A (zh) * | 2017-03-24 | 2017-07-14 | 深圳深爱半导体股份有限公司 | 功率半导体器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605568A (ja) * | 1983-06-23 | 1985-01-12 | Sanken Electric Co Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
| JP2585505B2 (ja) * | 1984-09-29 | 1997-02-26 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPS61208268A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 伝導度変調型半導体装置 |
-
1986
- 1986-09-17 JP JP61218432A patent/JP2513640B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6373670A (ja) | 1988-04-04 |
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