JPH0828506B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置およびその製造方法に関し、特
にインバータ用途に優れた絶縁ゲート型バイポーラトラ
ンジスタ（Insulated Gate Bipolar Transistor:以下IG
BTという）およびその製造方法に関する。
にインバータ用途に優れた絶縁ゲート型バイポーラトラ
ンジスタ（Insulated Gate Bipolar Transistor:以下IG
BTという）およびその製造方法に関する。
一般にIGBT装置は多数のIGBT素子が並列接続された構
造を有している。第22図は従来のｎチャネル型のIGBT素
子（以下IGBTセルという）の構造を示す断面図である。
造を有している。第22図は従来のｎチャネル型のIGBT素
子（以下IGBTセルという）の構造を示す断面図である。
第22図に示すように、このIGBT装置は、ｐ型半導体基
板からなるｐ型コレクタ層１上にｎ型エピタキシャル層
２が形成されている。このエピタキシャル層２の表面の
一部領域にはｐ型不純物を選択的に拡散することにより
ｐ型ベース領域３が形成され、さらにこのベース領域３
の表面の一部領域には、ｎ型不純物を選択的に拡散する
ことによりｎ型エミッタ領域４が形成されている。エピ
タキシャル層２の表面とエミッタ領域４の表面とで挟ま
れたベース領域３の表面上にはゲート絶縁膜５が形成さ
れ、このゲート絶縁膜５は隣接するIGBTセル間で一体と
なるようにエピタキシャル層２の表面上にも形成されて
いる。ゲート絶縁膜５上には例えばポリシリコンから成
るゲート電極６が形成され、またベース領域３およびエ
ミッタ領域４の両方に電気的に接続するように例えばア
ルミなどの金属のエミッタ電極７が形成されている。な
お、ゲート電極６およびエミッタ電極７は、全IGBTセル
に対してそれぞれ共通に電気的につながった構造となっ
ている。また、コレクタ層１の裏面には、金属のコレク
タ電極８が全IGBTセルに対して一体に形成されている。
板からなるｐ型コレクタ層１上にｎ型エピタキシャル層
２が形成されている。このエピタキシャル層２の表面の
一部領域にはｐ型不純物を選択的に拡散することにより
ｐ型ベース領域３が形成され、さらにこのベース領域３
の表面の一部領域には、ｎ型不純物を選択的に拡散する
ことによりｎ型エミッタ領域４が形成されている。エピ
タキシャル層２の表面とエミッタ領域４の表面とで挟ま
れたベース領域３の表面上にはゲート絶縁膜５が形成さ
れ、このゲート絶縁膜５は隣接するIGBTセル間で一体と
なるようにエピタキシャル層２の表面上にも形成されて
いる。ゲート絶縁膜５上には例えばポリシリコンから成
るゲート電極６が形成され、またベース領域３およびエ
ミッタ領域４の両方に電気的に接続するように例えばア
ルミなどの金属のエミッタ電極７が形成されている。な
お、ゲート電極６およびエミッタ電極７は、全IGBTセル
に対してそれぞれ共通に電気的につながった構造となっ
ている。また、コレクタ層１の裏面には、金属のコレク
タ電極８が全IGBTセルに対して一体に形成されている。
IGBT装置は、絶縁ゲート電界効果トランジスタ（MOSF
ET）と同様に、絶縁ゲート（MOSゲート）を有する電圧
制御型トランジスタであるため、駆動回路が簡単になる
というメリットを有する。また、第22図に示すように、
コレクタ側に正孔注入用のｐ型領域からなるコレクタ層
１が設けられているため、MOSFETで高耐圧デバイスにな
るとオン抵抗が問題となるエピタキシャル層２が、コレ
クタ層１からの正孔の注入により伝導度変調が起こり、
著しく抵抗値が下がることになる。この両利点のため、
IGBT装置はインバータ用途に最も適した素子として注目
されている。
ET）と同様に、絶縁ゲート（MOSゲート）を有する電圧
制御型トランジスタであるため、駆動回路が簡単になる
というメリットを有する。また、第22図に示すように、
コレクタ側に正孔注入用のｐ型領域からなるコレクタ層
１が設けられているため、MOSFETで高耐圧デバイスにな
るとオン抵抗が問題となるエピタキシャル層２が、コレ
クタ層１からの正孔の注入により伝導度変調が起こり、
著しく抵抗値が下がることになる。この両利点のため、
IGBT装置はインバータ用途に最も適した素子として注目
されている。
第23図は、IGBT装置を用いた三相インバータ回路の一
例を示す。同図に示すように、このインバータ回路は、
正側端子８と負側端子９との間に、６個のIGBT10と負荷
であるモータ11とが３相インバータブリッジを構成する
ように接続されるとともに、各IGBT10に帰還ダイオード
12が並列に接続される。帰還ダイオード12は、IGBT10の
スイッチング特性を良好に保ち、通常、IGBT10が形成さ
れている半導体チップに対して外付けされる。
例を示す。同図に示すように、このインバータ回路は、
正側端子８と負側端子９との間に、６個のIGBT10と負荷
であるモータ11とが３相インバータブリッジを構成する
ように接続されるとともに、各IGBT10に帰還ダイオード
12が並列に接続される。帰還ダイオード12は、IGBT10の
スイッチング特性を良好に保ち、通常、IGBT10が形成さ
れている半導体チップに対して外付けされる。
ところで、第23図に示されるインバータ回路のIGBT10
を第22図のIGBT装置により構成した場合、各IGBTセルの
ターンオフ時にキャリアがエピタキシャル層２に蓄積さ
れ、しかもそれらキャリアのライフタイムが長いため
に、スイッチング速度が遅くなるという問題が生じる。
を第22図のIGBT装置により構成した場合、各IGBTセルの
ターンオフ時にキャリアがエピタキシャル層２に蓄積さ
れ、しかもそれらキャリアのライフタイムが長いため
に、スイッチング速度が遅くなるという問題が生じる。
そこで、スイッチング速度を速くするためのIGBT装置
として、例えば第24図に示すような構造のものが考えら
れた。
として、例えば第24図に示すような構造のものが考えら
れた。
同図に示すように、このIGBT装置は、ｎ型半導体基板
20の一方主面の一部領域に、ｐ型不純物を拡散等の方法
で選択的に導入してｐ型コレクタ領域21を形成する一
方、コレクタ領域21を除くｎ型半導体基板20の一方主面
にｎ型不純物を導入してn+領域22を形成している。その
他の構成は第22図のIGBT装置と同様であるので、同一部
分に同一符号を付してその説明を省略する。
20の一方主面の一部領域に、ｐ型不純物を拡散等の方法
で選択的に導入してｐ型コレクタ領域21を形成する一
方、コレクタ領域21を除くｎ型半導体基板20の一方主面
にｎ型不純物を導入してn+領域22を形成している。その
他の構成は第22図のIGBT装置と同様であるので、同一部
分に同一符号を付してその説明を省略する。
第24図に示すIGBT装置では、ｐ型コレクタ領域21に対
応する区間において、コレクタ領域21,半導体基板20,ベ
ース領域3,エミッタ領域4,ゲート絶縁膜５およびゲート
電極６によりIGBTセル23が構成される。このIGBT装置に
よれば、各IGBTセルのターンオフ時に半導体基板に蓄積
されるキャリア（正孔）が、低抵抗のn+領域22を通して
コレクタ電極８に引き抜かれるため、IGBTセルのキャリ
アライフタイムを制御しなくてもスイッチング速度は速
くなる。しかしながら、その一方で、n+領域22を設けた
ことにより、n+領域22に相当する区間で、ベース領域3,
半導体基板20およびn+領域22からなる寄生ダイオード24
が形成され、この寄生ダイオード24のリカバリー時間が
長いため、IGBT装置としてはやはり高速で使用できない
という問題を有していた。
応する区間において、コレクタ領域21,半導体基板20,ベ
ース領域3,エミッタ領域4,ゲート絶縁膜５およびゲート
電極６によりIGBTセル23が構成される。このIGBT装置に
よれば、各IGBTセルのターンオフ時に半導体基板に蓄積
されるキャリア（正孔）が、低抵抗のn+領域22を通して
コレクタ電極８に引き抜かれるため、IGBTセルのキャリ
アライフタイムを制御しなくてもスイッチング速度は速
くなる。しかしながら、その一方で、n+領域22を設けた
ことにより、n+領域22に相当する区間で、ベース領域3,
半導体基板20およびn+領域22からなる寄生ダイオード24
が形成され、この寄生ダイオード24のリカバリー時間が
長いため、IGBT装置としてはやはり高速で使用できない
という問題を有していた。
この発明は、上記問題を解決するためになされたもの
で、高周波用途に適した半導体装置およびその製造方法
を提供することを目的とする。
で、高周波用途に適した半導体装置およびその製造方法
を提供することを目的とする。
請求項１記載の半導体装置は、上記目的を達成するた
め、第１導電型の半導体基板と、前記半導体基板の一方
主面上の一部に形成された第２導電型の第１領域と、前
記半導体基板の他方主面上の一部に形成された第２導電
型の第２領域と、前記第２領域の表面の一部に形成され
た第１導電型の第３領域と、前記第１領域と位置的にほ
ぼ対応するようにして、前記半導体基板と前記第３領域
とに挟まれた前記第２領域の表面上に形成された絶縁膜
と、前記絶縁膜上に形成された制御電極と、前記第２領
域から前記第３領域にかけてそれらの表面上に形成され
た第１電極と、前記第１領域の表面から前記第１領域に
隣接する前記半導体基板の一方主面上にかけて形成され
た第２電極と、前記第１領域を除く前記半導体基板の一
方主面上に形成され、前記半導体基板から前記第２電極
へのキャリアの移動を制限するバリア層とを備える。
め、第１導電型の半導体基板と、前記半導体基板の一方
主面上の一部に形成された第２導電型の第１領域と、前
記半導体基板の他方主面上の一部に形成された第２導電
型の第２領域と、前記第２領域の表面の一部に形成され
た第１導電型の第３領域と、前記第１領域と位置的にほ
ぼ対応するようにして、前記半導体基板と前記第３領域
とに挟まれた前記第２領域の表面上に形成された絶縁膜
と、前記絶縁膜上に形成された制御電極と、前記第２領
域から前記第３領域にかけてそれらの表面上に形成され
た第１電極と、前記第１領域の表面から前記第１領域に
隣接する前記半導体基板の一方主面上にかけて形成され
た第２電極と、前記第１領域を除く前記半導体基板の一
方主面上に形成され、前記半導体基板から前記第２電極
へのキャリアの移動を制限するバリア層とを備える。
請求項２記載の半導体装置は、第１導電型の半導体基
板と、前記半導体基板の一方主面上の一部に形成された
第２導電型の第１領域と、前記半導体基板の他方主面上
の一部に形成された第２導電型の第２領域と、前記第２
領域の表面の一部に形成された第１導電型の第３領域
と、前記第１領域と位置的にほぼ対応するようにして、
前記半導体基板と前記第３領域とに挟まれた前記第２領
域の表面上に形成された絶縁膜と、前記絶縁膜上に形成
された制御電極と、前記第２領域から前記第３領域にか
けてそれらの表面上に形成された第１電極と、前記第１
領域の表面から前記第１領域に隣接する半導体基板の一
方主面上にかけて形成された第２電極とを備え、前記第
１領域を除く半導体基板の一方主面のうち、一部領域と
前記第２電極とがオーミック接触により接続される一
方、他部領域と前記第２電極との間にバリア層が形成さ
れる。
板と、前記半導体基板の一方主面上の一部に形成された
第２導電型の第１領域と、前記半導体基板の他方主面上
の一部に形成された第２導電型の第２領域と、前記第２
領域の表面の一部に形成された第１導電型の第３領域
と、前記第１領域と位置的にほぼ対応するようにして、
前記半導体基板と前記第３領域とに挟まれた前記第２領
域の表面上に形成された絶縁膜と、前記絶縁膜上に形成
された制御電極と、前記第２領域から前記第３領域にか
けてそれらの表面上に形成された第１電極と、前記第１
領域の表面から前記第１領域に隣接する半導体基板の一
方主面上にかけて形成された第２電極とを備え、前記第
１領域を除く半導体基板の一方主面のうち、一部領域と
前記第２電極とがオーミック接触により接続される一
方、他部領域と前記第２電極との間にバリア層が形成さ
れる。
請求項３記載の半導体装置は、請求項１又は２記載の
半導体装置において、前記第２領域と前記半導体基板と
で構成される寄生ダイオードに対し並列接続されるよう
にして、前記第１電極と前記第２電極との間にダイオー
ドを外部接続し、そのダイオードの電流分担が前記寄生
ダイオードの電流分担よりも大きくなるようにしてい
る。
半導体装置において、前記第２領域と前記半導体基板と
で構成される寄生ダイオードに対し並列接続されるよう
にして、前記第１電極と前記第２電極との間にダイオー
ドを外部接続し、そのダイオードの電流分担が前記寄生
ダイオードの電流分担よりも大きくなるようにしてい
る。
請求項４記載の半導体装置は、請求項１又は２記載の
半導体装置において、前記第２領域と前記半導体基板と
で構成される寄生ダイオードに対し並列接続されるよう
にして、その寄生ダイオードと同一チップ内に他のダイ
オードが形成され、そのダイオードの電流分担が前記寄
生ダイオードの電流分担よりも大きくなるようにしてい
る。
半導体装置において、前記第２領域と前記半導体基板と
で構成される寄生ダイオードに対し並列接続されるよう
にして、その寄生ダイオードと同一チップ内に他のダイ
オードが形成され、そのダイオードの電流分担が前記寄
生ダイオードの電流分担よりも大きくなるようにしてい
る。
請求項５記載の半導体装置の製造方法は、第１導電型
の半導体基板を準備する第１工程と、前記半導体基板の
一方主面上の一部に第２導電型不純物を導入して第２導
電型の第１領域を形成する第２工程と、前記第１領域と
位置的にほぼ対応するようにして、前記半導体基板の他
方主面上の一部に絶縁膜と制御電極の２層構造体を形成
する第３工程と、前記２層構造体をマスクとして前記半
導体基板の他方主面上の一部に第２導電型不純物を導入
して第２導電型の第２領域を形成する第４工程と、前記
第２領域の表面上に前記２層構造体と離してマスク層を
形成する第５工程と、前記２層構造体および前記マスク
層をマスクとして前記第２領域の表面上の一部に第１導
電型の不純物を導入して第１導電型の第３領域を形成す
る第６工程と、前記マスク層を除去した後、前記第２領
域から前記第３領域にかけてそれらの表面上に、それら
とオーミック接触により接続される第１電極を形成する
第７工程と、前記第１領域の表面から前記第１領域に隣
接する前記半導体基板の一方主面にかけて第２電極を形
成して、前記第１領域を除く前記半導体基板の一方主面
と前記第２電極との間の接触部にショットキーバリア層
を形成する第８工程とを含む。
の半導体基板を準備する第１工程と、前記半導体基板の
一方主面上の一部に第２導電型不純物を導入して第２導
電型の第１領域を形成する第２工程と、前記第１領域と
位置的にほぼ対応するようにして、前記半導体基板の他
方主面上の一部に絶縁膜と制御電極の２層構造体を形成
する第３工程と、前記２層構造体をマスクとして前記半
導体基板の他方主面上の一部に第２導電型不純物を導入
して第２導電型の第２領域を形成する第４工程と、前記
第２領域の表面上に前記２層構造体と離してマスク層を
形成する第５工程と、前記２層構造体および前記マスク
層をマスクとして前記第２領域の表面上の一部に第１導
電型の不純物を導入して第１導電型の第３領域を形成す
る第６工程と、前記マスク層を除去した後、前記第２領
域から前記第３領域にかけてそれらの表面上に、それら
とオーミック接触により接続される第１電極を形成する
第７工程と、前記第１領域の表面から前記第１領域に隣
接する前記半導体基板の一方主面にかけて第２電極を形
成して、前記第１領域を除く前記半導体基板の一方主面
と前記第２電極との間の接触部にショットキーバリア層
を形成する第８工程とを含む。
請求項６記載の半導体装置の製造方法は、第１導電型
の半導体基板を準備する第１工程と、前記半導体基板の
一方主面上の一部に第２導電型不純物を導入して第２導
電型の第１領域を形成する第２工程と、前記第１領域と
位置的にほぼ対応するようにして、前記半導体基板の他
方主面上の一部に絶縁膜と制御電極の２層構造体を形成
する第３工程と、前記２層構造体をマスクとして前記半
導体基板の他方主面上の一部に第２導電型不純物を導入
して第２導電型の第２領域を形成する第４工程と、前記
第２領域の表面上に前記２層構造体と離してマスク層を
形成する第５工程と、前記２層構造体および前記マスク
層をマスクとして前記第２領域の表面上の一部に第１導
電型の不純物を導入して第１導電型の第３領域を形成す
る第６工程と、前記マスク層を除去した後、前記第２領
域から前記第３領域にかけてそれらの表面上に、それら
とオーミック接触により接続される第１電極を形成する
第７工程と、前記第１領域を除く前記半導体基板の一方
主面の一部領域に第１導電型不純物を導入する第８工程
と、前記第１領域の表面から前記第１領域に隣接する前
記半導体基板の一方主面にかけて第２電極を形成し、前
記第１領域を除く前記半導体基板の一方主面のうち、前
記一部領域と前記第２電極とをオーミック接触により接
続するとともに、前記一方主面のうち前記一部領域を除
く他部領域と前記第２電極との間の接続部にショットキ
ーバリア層を形成する第９工程とを含む。
の半導体基板を準備する第１工程と、前記半導体基板の
一方主面上の一部に第２導電型不純物を導入して第２導
電型の第１領域を形成する第２工程と、前記第１領域と
位置的にほぼ対応するようにして、前記半導体基板の他
方主面上の一部に絶縁膜と制御電極の２層構造体を形成
する第３工程と、前記２層構造体をマスクとして前記半
導体基板の他方主面上の一部に第２導電型不純物を導入
して第２導電型の第２領域を形成する第４工程と、前記
第２領域の表面上に前記２層構造体と離してマスク層を
形成する第５工程と、前記２層構造体および前記マスク
層をマスクとして前記第２領域の表面上の一部に第１導
電型の不純物を導入して第１導電型の第３領域を形成す
る第６工程と、前記マスク層を除去した後、前記第２領
域から前記第３領域にかけてそれらの表面上に、それら
とオーミック接触により接続される第１電極を形成する
第７工程と、前記第１領域を除く前記半導体基板の一方
主面の一部領域に第１導電型不純物を導入する第８工程
と、前記第１領域の表面から前記第１領域に隣接する前
記半導体基板の一方主面にかけて第２電極を形成し、前
記第１領域を除く前記半導体基板の一方主面のうち、前
記一部領域と前記第２電極とをオーミック接触により接
続するとともに、前記一方主面のうち前記一部領域を除
く他部領域と前記第２電極との間の接続部にショットキ
ーバリア層を形成する第９工程とを含む。
請求項１記載の半導体装置によれば、第１領域を除く
半導体基板の一方主面上に、半導体基板から第２電極へ
のキャリアの移動を制限するバリア層を設けているた
め、第２領域と半導体基板とで構成される寄生ダイオー
ドに流れる電流を低減できて、寄生ダイオードのリカバ
リー時間の遅れによる弊害を抑制できる。
半導体基板の一方主面上に、半導体基板から第２電極へ
のキャリアの移動を制限するバリア層を設けているた
め、第２領域と半導体基板とで構成される寄生ダイオー
ドに流れる電流を低減できて、寄生ダイオードのリカバ
リー時間の遅れによる弊害を抑制できる。
請求項２記載の半導体装置によれば、第１領域を除く
半導体基板の一方主面のうち、一部領域と第２電極とが
オーミック接触により接続される一方、他部領域と第２
電極との間にバリア層が形成されるため、第２領域と半
導体基板とで構成される寄生ダイオードに流れる電流を
バリア層により低減できて寄生ダイオードのリカバリー
時間の遅れによる弊害を抑制できるとともに、IGBTのタ
ーンオフ時に半導体基板に蓄積されるキャリアを一部領
域を介して第２電極に引き抜くことができてIGBTのスイ
ッチング速度を速めることができる。
半導体基板の一方主面のうち、一部領域と第２電極とが
オーミック接触により接続される一方、他部領域と第２
電極との間にバリア層が形成されるため、第２領域と半
導体基板とで構成される寄生ダイオードに流れる電流を
バリア層により低減できて寄生ダイオードのリカバリー
時間の遅れによる弊害を抑制できるとともに、IGBTのタ
ーンオフ時に半導体基板に蓄積されるキャリアを一部領
域を介して第２電極に引き抜くことができてIGBTのスイ
ッチング速度を速めることができる。
請求項３記載の半導体装置によれば、寄生ダイオード
と並列にダイオードを外部接続して、そのダイオードの
電流分担が寄生ダイオードの電流分担よりも大きくなる
ようにしているため、寄生ダイオードに流れる電流を低
減できて寄生ダイオードのリカバリー時間の遅れによる
弊害を抑制できる。
と並列にダイオードを外部接続して、そのダイオードの
電流分担が寄生ダイオードの電流分担よりも大きくなる
ようにしているため、寄生ダイオードに流れる電流を低
減できて寄生ダイオードのリカバリー時間の遅れによる
弊害を抑制できる。
請求項４記載の半導体装置によれば、寄生ダイオード
と同一チップ内に他のダイオードを並列接続して、その
ダイオードの電流分担が寄生ダイオードの電流分担より
も大きくなるようにしているため、寄生ダイオードに流
れる電流を低減できて寄生ダイオードのリカバリー時間
の遅れによる弊害を抑制できる。
と同一チップ内に他のダイオードを並列接続して、その
ダイオードの電流分担が寄生ダイオードの電流分担より
も大きくなるようにしているため、寄生ダイオードに流
れる電流を低減できて寄生ダイオードのリカバリー時間
の遅れによる弊害を抑制できる。
請求項５および６記載の半導体装置の製造方法によれ
ば、請求項１および２記載の高周波用途に優れた半導体
装置をそれぞれ製造できる。
ば、請求項１および２記載の高周波用途に優れた半導体
装置をそれぞれ製造できる。
第１図はこの発明の第１実施例であるIGBTのセル構造
を示す断面図である。
を示す断面図である。
この実施例によれば、高抵抗のｎ型シリコン基板から
なる半導体基板31の一方主面の一部に、ｐ型不純物が高
濃度で導入されて、ｐ型コレクタ領域32が形成されてい
る。また、半導体基板31の他方主面上の一部にｐ型不純
物が導入されてｐ型ベース領域33が形成され、さらにこ
のベース領域33の表面の一部領域にｎ型不純物が導入さ
れて、ｎ型エミッタ領域34が形成されている。半導体基
板31の表面とエミッタ領域34の表面とで挟まれたベース
領域33の表面上にはゲート絶縁膜35が形成され、このゲ
ート絶縁膜35は隣接するIGBTセル間で一体となるように
半導体基板31の表面上にも形成されている。ゲート絶縁
膜35はコレクタ領域32と位置的にほぼ対応するようにし
て設けられ、このゲート絶縁膜35上にゲート電極36が形
成されている。また、ベース領域33およびエミッタ領域
34の両方に電気的に接続するように金属のエミッタ電極
37が形成されている。なお、ゲート電極36およびエミッ
タ電極37は、全IGBTセルに対してそれぞれ共通に電気的
につながった構造となっている。また、コレクタ領域32
の表面から、そのコレクタ領域32に隣接する半導体基板
31の一方主面が露出する領域39にかけて、金属のコレク
タ電極38が形成され、このコレクタ電極38は全IGBTセル
に対して共通に接続されている。この場合、コレクタ領
域32とコレクタ電極38とはオーミック接触により接続さ
れる一方、半導体基板31の領域39とコレクタ電極38との
接続部にショットキーバリア層40が形成される。
なる半導体基板31の一方主面の一部に、ｐ型不純物が高
濃度で導入されて、ｐ型コレクタ領域32が形成されてい
る。また、半導体基板31の他方主面上の一部にｐ型不純
物が導入されてｐ型ベース領域33が形成され、さらにこ
のベース領域33の表面の一部領域にｎ型不純物が導入さ
れて、ｎ型エミッタ領域34が形成されている。半導体基
板31の表面とエミッタ領域34の表面とで挟まれたベース
領域33の表面上にはゲート絶縁膜35が形成され、このゲ
ート絶縁膜35は隣接するIGBTセル間で一体となるように
半導体基板31の表面上にも形成されている。ゲート絶縁
膜35はコレクタ領域32と位置的にほぼ対応するようにし
て設けられ、このゲート絶縁膜35上にゲート電極36が形
成されている。また、ベース領域33およびエミッタ領域
34の両方に電気的に接続するように金属のエミッタ電極
37が形成されている。なお、ゲート電極36およびエミッ
タ電極37は、全IGBTセルに対してそれぞれ共通に電気的
につながった構造となっている。また、コレクタ領域32
の表面から、そのコレクタ領域32に隣接する半導体基板
31の一方主面が露出する領域39にかけて、金属のコレク
タ電極38が形成され、このコレクタ電極38は全IGBTセル
に対して共通に接続されている。この場合、コレクタ領
域32とコレクタ電極38とはオーミック接触により接続さ
れる一方、半導体基板31の領域39とコレクタ電極38との
接続部にショットキーバリア層40が形成される。
次に、上記IGBT装置の製造方法について説明する。ま
ず、第２図に示すように、高抵抗のｎ型シリコン基板か
らなる半導体基板31を準備する。この半導体基板31の抵
抗率は、例えば電圧1000V程度で、約50Ω・cm程度であ
る。
ず、第２図に示すように、高抵抗のｎ型シリコン基板か
らなる半導体基板31を準備する。この半導体基板31の抵
抗率は、例えば電圧1000V程度で、約50Ω・cm程度であ
る。
次に、第３図に示すように半導体基板31の一方主面上
の一部にレジスト膜又は酸化膜等のマスク層41を形成
し、このマスク層41をマスクとして半導体基板31の一方
主面上にボロン等のｐ型不純物を高濃度（1019/cm3以上
の表面濃度）でイオン注入又は拡散により選択的に導入
することにより、ｐ型コレクタ領域32を形成する。
の一部にレジスト膜又は酸化膜等のマスク層41を形成
し、このマスク層41をマスクとして半導体基板31の一方
主面上にボロン等のｐ型不純物を高濃度（1019/cm3以上
の表面濃度）でイオン注入又は拡散により選択的に導入
することにより、ｐ型コレクタ領域32を形成する。
その後、半導体基板31の他方主面上の全域にゲート酸
化膜とポリシリコン層をこの順に積層した後、これらの
一部を除去して、第４図に示すように、コレクタ領域と
ほぼ対応する位置にゲート酸化膜35およびポリシリコン
のゲート電極36からなる２層構造体42を形成する。
化膜とポリシリコン層をこの順に積層した後、これらの
一部を除去して、第４図に示すように、コレクタ領域と
ほぼ対応する位置にゲート酸化膜35およびポリシリコン
のゲート電極36からなる２層構造体42を形成する。
つぎに、第５図に示すように、半導体基板31の他方主
面に２層構造体42をマスクとしてｐ型不純物を選択的に
導入してｐ型ベース領域33を形成する。ｐ型不純物の導
入の方法としては、ベース領域33の表面がチャネル領域
として作用するので、イオン注入法等の濃度制御性の良
い方法が用いられる。通常、不純物の注入量は５×1013
〜５×1014cm-2程度である。
面に２層構造体42をマスクとしてｐ型不純物を選択的に
導入してｐ型ベース領域33を形成する。ｐ型不純物の導
入の方法としては、ベース領域33の表面がチャネル領域
として作用するので、イオン注入法等の濃度制御性の良
い方法が用いられる。通常、不純物の注入量は５×1013
〜５×1014cm-2程度である。
その後、第６図に示すように、ベース領域33の表面の
一部にレジスト膜又は酸化膜等のマスク層43を形成し、
このマスク層43および上記２層構造体42をマスクとし
て、ベース領域33の表面にリンやヒ素等のｎ型不純物
を、表面濃度１×1019cm-3程度以上で、イオン注入又は
拡散により選択的に導入することにより、ｎ型エミッタ
領域34を形成する。この場合、エミッタ領域34の表面と
半導体基板31の表面と挟まれるベース領域33の表面領域
がチャネル領域44（第１図）となる。このチャネル領域
44の長さは、IGBTセルの全領域で一定となるDSA構造（D
iffusion self-alignment structure）になっている。
一部にレジスト膜又は酸化膜等のマスク層43を形成し、
このマスク層43および上記２層構造体42をマスクとし
て、ベース領域33の表面にリンやヒ素等のｎ型不純物
を、表面濃度１×1019cm-3程度以上で、イオン注入又は
拡散により選択的に導入することにより、ｎ型エミッタ
領域34を形成する。この場合、エミッタ領域34の表面と
半導体基板31の表面と挟まれるベース領域33の表面領域
がチャネル領域44（第１図）となる。このチャネル領域
44の長さは、IGBTセルの全領域で一定となるDSA構造（D
iffusion self-alignment structure）になっている。
次に、マスク層43を除去した後、第７図に示すよう
に、アルミ等の金属からなるエミッタ電極37を、エミッ
タ領域34の表面からベース領域33の表面にかけて形成す
る。この場合、エミッタ電極37は、エミッタ領域34およ
びベース領域33に対しオーミック接触により接続され
る。
に、アルミ等の金属からなるエミッタ電極37を、エミッ
タ領域34の表面からベース領域33の表面にかけて形成す
る。この場合、エミッタ電極37は、エミッタ領域34およ
びベース領域33に対しオーミック接触により接続され
る。
最後に、コレクタ領域32の表面から、そのコレクタ領
域32に隣接する半導体基板31の一方主面に露出する領域
39にかけて、第１図に示すように金属のコレクタ電極38
を形成する。この場合、コレクタ領域32のｐ型不純物の
表面濃度は1019cm-3以上の高濃度であるため、コレクタ
電極38はコレクタ領域32に対してオーミック接触により
接続される。もし、コレクタ領域32の表面濃度が上記値
よりも低くなると、コレクタ領域32とコレクタ電極38の
間にショットキーバリア層が形成されて、IGBTの飽和電
圧を大きくしてしまう。一方、半導体基板31の露出領域
39とコレクタ電極38との間にはショットキーバリア層40
が形成される。このショットキーバリア層40を形成する
には、露出領域39におけるｎ型不純物の表面濃度を1019
cm-3以下にするのが望ましい。
域32に隣接する半導体基板31の一方主面に露出する領域
39にかけて、第１図に示すように金属のコレクタ電極38
を形成する。この場合、コレクタ領域32のｐ型不純物の
表面濃度は1019cm-3以上の高濃度であるため、コレクタ
電極38はコレクタ領域32に対してオーミック接触により
接続される。もし、コレクタ領域32の表面濃度が上記値
よりも低くなると、コレクタ領域32とコレクタ電極38の
間にショットキーバリア層が形成されて、IGBTの飽和電
圧を大きくしてしまう。一方、半導体基板31の露出領域
39とコレクタ電極38との間にはショットキーバリア層40
が形成される。このショットキーバリア層40を形成する
には、露出領域39におけるｎ型不純物の表面濃度を1019
cm-3以下にするのが望ましい。
このように構成された半導体装置では、コレクタ領域
32に対応する区間において、コレクタ領域32,半導体基
板31,ベース領域33,エミッタ領域34,ゲート絶縁膜35お
よびゲート電極36によりIGBTセルが構成される一方、領
域39に対応する区間において、その領域39,半導体基板3
1およびベース領域33により寄生ダイオードが形成され
る。
32に対応する区間において、コレクタ領域32,半導体基
板31,ベース領域33,エミッタ領域34,ゲート絶縁膜35お
よびゲート電極36によりIGBTセルが構成される一方、領
域39に対応する区間において、その領域39,半導体基板3
1およびベース領域33により寄生ダイオードが形成され
る。
上記半導体装置を用いてインバータ回路を形成する場
合には、高速の帰還ダイオード（図示省略）が上記寄生
ダイオードに対し並列に電気接続される。具体的には、
例えば第８図に示すように、ハウジング45内にゲート端
子46,コレクタ端子47,エミッタ端子48を設け、第１図に
示される半導体装置と同一の構成を有するIGBTチップ49
のコレクタ電極38（第１図）をコレクタ端子47に接続す
る一方、ゲート電極36およびエミッタ電極37を配線50,5
1を介してゲート端子46およびエミッタ端子48にそれぞ
れ接続する。また、帰還ダイオードチップ52のカソード
電極をコレクタ端子47に接続するとともにアノード電極
を配線53を介してエミッタ端子48に接続する。
合には、高速の帰還ダイオード（図示省略）が上記寄生
ダイオードに対し並列に電気接続される。具体的には、
例えば第８図に示すように、ハウジング45内にゲート端
子46,コレクタ端子47,エミッタ端子48を設け、第１図に
示される半導体装置と同一の構成を有するIGBTチップ49
のコレクタ電極38（第１図）をコレクタ端子47に接続す
る一方、ゲート電極36およびエミッタ電極37を配線50,5
1を介してゲート端子46およびエミッタ端子48にそれぞ
れ接続する。また、帰還ダイオードチップ52のカソード
電極をコレクタ端子47に接続するとともにアノード電極
を配線53を介してエミッタ端子48に接続する。
第９図は、第８図の等価回路を示す。同図において、
54はIGBTチップ49内のIGBTセルにより形成されるIGBT、
55はIGBTチップ49内の寄生ダイオード、56はIGBTチップ
49内のショットキーバリア層40により形成されるショッ
トキーバリアダイオード、57は帰還ダイオードチップ52
により形成される帰還ダイオードである。
54はIGBTチップ49内のIGBTセルにより形成されるIGBT、
55はIGBTチップ49内の寄生ダイオード、56はIGBTチップ
49内のショットキーバリア層40により形成されるショッ
トキーバリアダイオード、57は帰還ダイオードチップ52
により形成される帰還ダイオードである。
帰還ダイオード57は、リカバリー時間が0.2μｓ以下
程度の高速ダイオードであり、少なくとも帰還ダイオー
ド57の電流分担が、寄生ダイオード55の電流分担よりも
大きくなるような関係が要求される。
程度の高速ダイオードであり、少なくとも帰還ダイオー
ド57の電流分担が、寄生ダイオード55の電流分担よりも
大きくなるような関係が要求される。
第９図の回路構成では、寄生ダイオード55に流れる電
流がショットキーバリアダイオード56により制限されて
帰還ダイオード57に流れる電流分担が増大し、その結
果、寄生ダイオード55のリカバリー時間の遅れによる影
響が低減されて、高周波用途に優れるという効果が得ら
れる。
流がショットキーバリアダイオード56により制限されて
帰還ダイオード57に流れる電流分担が増大し、その結
果、寄生ダイオード55のリカバリー時間の遅れによる影
響が低減されて、高周波用途に優れるという効果が得ら
れる。
第10図は、第９図に示される各ダイオードおよびそれ
らの合成によるリカバリー特性をそれぞれ示す。すなわ
ち、同図の点線ＡはIGBTチップ49の内蔵ダイオード、す
なわち寄生ダイオード55とショットキーバリアダイオー
ド56との合成によるリカバリー特性を示し、一点鎖線Ｂ
は帰還ダイオード57のリカバリー特性を示し、実線Ｃは
両者を合成したトータルのリカバリー特性を示す。同図
の実線Ｃから分かるように、リカバリー動作の前半の区
間では、一点鎖線Ｂで示される帰還ダイオード57の作用
が強く表われて高速のリカバリー動作が得られる一方、
後半の区間では、点線Ａで示される内蔵ダイオードの作
用が強く表われてリカバリー動作がソフトに終了され
る。こうして高速用途に適した理想的なリカバリー特性
が得られる。
らの合成によるリカバリー特性をそれぞれ示す。すなわ
ち、同図の点線ＡはIGBTチップ49の内蔵ダイオード、す
なわち寄生ダイオード55とショットキーバリアダイオー
ド56との合成によるリカバリー特性を示し、一点鎖線Ｂ
は帰還ダイオード57のリカバリー特性を示し、実線Ｃは
両者を合成したトータルのリカバリー特性を示す。同図
の実線Ｃから分かるように、リカバリー動作の前半の区
間では、一点鎖線Ｂで示される帰還ダイオード57の作用
が強く表われて高速のリカバリー動作が得られる一方、
後半の区間では、点線Ａで示される内蔵ダイオードの作
用が強く表われてリカバリー動作がソフトに終了され
る。こうして高速用途に適した理想的なリカバリー特性
が得られる。
第11図はこの発明の第２実施例であるIGBTのセル構造
を示す断面図である。この実施例においては、コレクタ
領域32の幅寸法を大きくとって、その表面の面積が、コ
レクタ領域32以外の半導体基板31の一方主面に露出する
領域58の面積よりも大きく設定されている。また、半導
体基板31の上記領域58にｎ型不純物が高濃度に導入され
てn+領域が形成され、そのn+領域58とコレクタ電極38と
がオーミック接触により接続されている。この場合、ベ
ース領域33,半導体基板31およびn+領域58により構成さ
れる寄生ダイオードの順方向降下電圧VFは十分に大きい
事が要求され、例えば電流密度100A/cm2で3V程度以上が
要求される。その他の構成は、第１図に示される第１実
施例と同様であるので、同一部分に同一符号を付してそ
の説明を省略する。
を示す断面図である。この実施例においては、コレクタ
領域32の幅寸法を大きくとって、その表面の面積が、コ
レクタ領域32以外の半導体基板31の一方主面に露出する
領域58の面積よりも大きく設定されている。また、半導
体基板31の上記領域58にｎ型不純物が高濃度に導入され
てn+領域が形成され、そのn+領域58とコレクタ電極38と
がオーミック接触により接続されている。この場合、ベ
ース領域33,半導体基板31およびn+領域58により構成さ
れる寄生ダイオードの順方向降下電圧VFは十分に大きい
事が要求され、例えば電流密度100A/cm2で3V程度以上が
要求される。その他の構成は、第１図に示される第１実
施例と同様であるので、同一部分に同一符号を付してそ
の説明を省略する。
この半導体装置の製造が、第１図に示される実施例の
場合と相違する点は、コレクタ領域32を広幅に形成し、
かつ領域58にｎ型不純物を表面濃度が1019/cm3以上にな
るように高濃度に導入する工程を付加する点のみであ
る。
場合と相違する点は、コレクタ領域32を広幅に形成し、
かつ領域58にｎ型不純物を表面濃度が1019/cm3以上にな
るように高濃度に導入する工程を付加する点のみであ
る。
第12図は、第11図に示されるIGBTチップに帰還ダイオ
ードを外付けした場合の等価回路を示す。同図におい
て、54はIGBTチップ内のIGBTセルにより形成されるIGB
T、55はIGBTチップ内の寄生ダイオード、57は帰還ダイ
オードである。
ードを外付けした場合の等価回路を示す。同図におい
て、54はIGBTチップ内のIGBTセルにより形成されるIGB
T、55はIGBTチップ内の寄生ダイオード、57は帰還ダイ
オードである。
この実施例によれば、寄生ダイオード55の一部を構成
する領域58の表面の面積が、コレクタ領域32の表面の面
積に比べて小さく設定されるため、寄生ダイオード55に
流れる電流が制限されて帰還ダイオード57に流れる電流
分担が増大し、その結果、寄生ダイオード55のリカバリ
ー時間の遅れによる影響が低減されて高周波用途に優れ
るという効果が得られる。
する領域58の表面の面積が、コレクタ領域32の表面の面
積に比べて小さく設定されるため、寄生ダイオード55に
流れる電流が制限されて帰還ダイオード57に流れる電流
分担が増大し、その結果、寄生ダイオード55のリカバリ
ー時間の遅れによる影響が低減されて高周波用途に優れ
るという効果が得られる。
第13図はこの発明の第３実施例であるIGBTのセル構造
を示す断面図である。この実施例においては、コレクタ
領域32を除く半導体基板31の一方主面に露出する領域の
うち、一部領域59にｎ型不純物が高濃度に導入されて一
部領域59とコレクタ電極38とがオーミック接触により接
続される一方、他部領域60とコレクタ電極32との間にシ
ョットキーバリア層40が形成されている。こうして、ベ
ース領域33,半導体基板31および一部領域59により順方
向降下電圧VFの大きな寄生ダイオードが形成されるとと
もに、他部領域60とコレクタ電極32との接触部にショッ
トキーバリアダイオードが形成される。その他の構成
は、第１図に示される第１実施例と同様であるので、同
一部分に同一符号を付してその説明を省略する。
を示す断面図である。この実施例においては、コレクタ
領域32を除く半導体基板31の一方主面に露出する領域の
うち、一部領域59にｎ型不純物が高濃度に導入されて一
部領域59とコレクタ電極38とがオーミック接触により接
続される一方、他部領域60とコレクタ電極32との間にシ
ョットキーバリア層40が形成されている。こうして、ベ
ース領域33,半導体基板31および一部領域59により順方
向降下電圧VFの大きな寄生ダイオードが形成されるとと
もに、他部領域60とコレクタ電極32との接触部にショッ
トキーバリアダイオードが形成される。その他の構成
は、第１図に示される第１実施例と同様であるので、同
一部分に同一符号を付してその説明を省略する。
この半導体装置の製造が第１図に示される実施例の場
合と相違する点は、コレクタ領域32を除く半導体基板31
の一方主面の一部領域59にｎ型不純物を表面濃度が1019
/cm3以上になるように高濃度に導入する工程を付加する
点のみである。
合と相違する点は、コレクタ領域32を除く半導体基板31
の一方主面の一部領域59にｎ型不純物を表面濃度が1019
/cm3以上になるように高濃度に導入する工程を付加する
点のみである。
第14図は第13図に示されるIGBTチップに帰還ダイオー
ドを外付けした場合の等価回路を示す。同図において、
54はIGBTチップ内のIGBTセルにより形成されるIGBT、55
はベース領域33と半導体基板31により形成される寄生ダ
イオード、56はショットキーバリア層40により形成され
るショットキーバリアダイオード、61はベース領域33,
半導体基板31および一部領域59により形成される寄生ダ
イオード、57は帰還ダイオードである。
ドを外付けした場合の等価回路を示す。同図において、
54はIGBTチップ内のIGBTセルにより形成されるIGBT、55
はベース領域33と半導体基板31により形成される寄生ダ
イオード、56はショットキーバリア層40により形成され
るショットキーバリアダイオード、61はベース領域33,
半導体基板31および一部領域59により形成される寄生ダ
イオード、57は帰還ダイオードである。
この実施例によれば、IGBTチップの内蔵ダイオード5
5,56,61の合成による電流分担が帰還ダイオード57のそ
れよりも小さくなるため、上記第１および第２実施例と
同様の効果を達成できる他、さらに次のような効果が得
られる。すなわち、第１図に示される第１実施例の構造
では、IGBTのターンオフ時に、半導体基板31に蓄積され
るキャリアが領域39を通して引き抜かれる際、ショット
キーバリア層40によりキャリアの移動が制限されるた
め、IGBTのスイッチング速度が低減される。また、第11
図に示される第２実施例の構造では、コレクタ領域32の
表面の面積が増えすぎとる、ターンオフ時に半導体基板
31に蓄積されるキャリアの数が増え、キャリアの引き抜
きに時間を要して高速化が難しくなる。これに対し、第
13図に示される本実施例の構造では、IGBTのターンオフ
時に半導体基板31に蓄積されるキャリアが領域59を通し
てコレクタ電極38に引き抜かれるため、キャリアのコレ
クタ電極38に引き抜きを短時間に行うことができ、高速
化が図れる。また、キャリアの引き抜きに要する領域以
外の領域60にはショットキーバリア層40を設けて寄生ダ
イオードの通電量を制限し、寄生ダイオードのリカバリ
ー時間の遅れによる影響を低減できる。
5,56,61の合成による電流分担が帰還ダイオード57のそ
れよりも小さくなるため、上記第１および第２実施例と
同様の効果を達成できる他、さらに次のような効果が得
られる。すなわち、第１図に示される第１実施例の構造
では、IGBTのターンオフ時に、半導体基板31に蓄積され
るキャリアが領域39を通して引き抜かれる際、ショット
キーバリア層40によりキャリアの移動が制限されるた
め、IGBTのスイッチング速度が低減される。また、第11
図に示される第２実施例の構造では、コレクタ領域32の
表面の面積が増えすぎとる、ターンオフ時に半導体基板
31に蓄積されるキャリアの数が増え、キャリアの引き抜
きに時間を要して高速化が難しくなる。これに対し、第
13図に示される本実施例の構造では、IGBTのターンオフ
時に半導体基板31に蓄積されるキャリアが領域59を通し
てコレクタ電極38に引き抜かれるため、キャリアのコレ
クタ電極38に引き抜きを短時間に行うことができ、高速
化が図れる。また、キャリアの引き抜きに要する領域以
外の領域60にはショットキーバリア層40を設けて寄生ダ
イオードの通電量を制限し、寄生ダイオードのリカバリ
ー時間の遅れによる影響を低減できる。
なお、上記各実施例において、半導体基板31の内部領
域のうち、内蔵ダイオードに相当する区間に、電子線等
の放射線を照射し、あるいは白金，金等の重金属を拡散
して内蔵ダイオードのキャリアライフタイムを制御し、
IGBT部と内蔵ダイオード部の特性のバランスをとるよう
にしてもよい。例えば、第15図に示すように、コレクタ
領域32がゲート電極36とほぼ同一幅に設定されるととも
に、半導体基板31の一方主面側の領域58とコレクタ電極
38とがオーミック接触により接続されたIGBT装置を準備
する。そして、第16図に示すように、上記IGBT装置のコ
レクタ電極38の表面において、寄生ダイオード以外の部
分の領域に電子線等の放射線を透過しない鉛等の材質で
できたマスク層62を形成し、このマスク層62をマスクと
して半導体基板31の内部領域（第16図に斜線で示す）に
電子線等の放射線63を選択的に照射して、寄生ダイオー
ドのキャリアライフタイムを制御する。また、ライフタ
イム制御は電子線のような放射線でなく、白金や金等の
重金属を第16図に斜線で示す半導体基板31の内部領域に
拡散してもよい。重金属を拡散する場合には、エミッタ
電極37やコレクタ電極38を形成する前に、酸化膜（図示
省略）等の絶縁膜をマスクにして重金属を選択的に拡散
すればよい。
域のうち、内蔵ダイオードに相当する区間に、電子線等
の放射線を照射し、あるいは白金，金等の重金属を拡散
して内蔵ダイオードのキャリアライフタイムを制御し、
IGBT部と内蔵ダイオード部の特性のバランスをとるよう
にしてもよい。例えば、第15図に示すように、コレクタ
領域32がゲート電極36とほぼ同一幅に設定されるととも
に、半導体基板31の一方主面側の領域58とコレクタ電極
38とがオーミック接触により接続されたIGBT装置を準備
する。そして、第16図に示すように、上記IGBT装置のコ
レクタ電極38の表面において、寄生ダイオード以外の部
分の領域に電子線等の放射線を透過しない鉛等の材質で
できたマスク層62を形成し、このマスク層62をマスクと
して半導体基板31の内部領域（第16図に斜線で示す）に
電子線等の放射線63を選択的に照射して、寄生ダイオー
ドのキャリアライフタイムを制御する。また、ライフタ
イム制御は電子線のような放射線でなく、白金や金等の
重金属を第16図に斜線で示す半導体基板31の内部領域に
拡散してもよい。重金属を拡散する場合には、エミッタ
電極37やコレクタ電極38を形成する前に、酸化膜（図示
省略）等の絶縁膜をマスクにして重金属を選択的に拡散
すればよい。
また、上記各実施例において、半導体基板31内に帰還
ダイオードを内蔵させてもよい。例えば第17図に示すよ
うに、区間Ｄで示されるIGBT部と、区間Ｆで示される帰
還ダイオード部をワンチップ内に形成してもよい。IGBT
部は、例えば第１図，第11図，第13図，第16図に示すよ
うな構成を採用すればよく、帰還ダイオード部は、ベー
ス領域33,領域58,エミッタ電極37およびコレクタ電極38
を区間Ｆ側まで延長すればよい。この場合、半導体基板
31の区間Ｆに相当する領域（第17図に斜線で示す）に
は、放射線を照射したり、あるいは重金属を拡散してラ
イフタイム制御を行い、帰還ダイオードの高速化を図る
必要がある。
ダイオードを内蔵させてもよい。例えば第17図に示すよ
うに、区間Ｄで示されるIGBT部と、区間Ｆで示される帰
還ダイオード部をワンチップ内に形成してもよい。IGBT
部は、例えば第１図，第11図，第13図，第16図に示すよ
うな構成を採用すればよく、帰還ダイオード部は、ベー
ス領域33,領域58,エミッタ電極37およびコレクタ電極38
を区間Ｆ側まで延長すればよい。この場合、半導体基板
31の区間Ｆに相当する領域（第17図に斜線で示す）に
は、放射線を照射したり、あるいは重金属を拡散してラ
イフタイム制御を行い、帰還ダイオードの高速化を図る
必要がある。
また、上記各実施例では、ｎチャネルのIGBT装置につ
いて説明したが、この発明はＰチャネルのIGBT装置につ
いても適用できることは言うまでもない。
いて説明したが、この発明はＰチャネルのIGBT装置につ
いても適用できることは言うまでもない。
IGBT装置は、通常ラッチアップ耐量の向上の面から第
18図の平面図に示すようなストライブセル構造が採用さ
れる。これを例えば第１図に示すような断面構造のIGBT
装置を例に挙げて説明すると、次のとおりである。今、
半導体基板31の一方主面側において、コレクタ領域32
と、このコレクタ領域32のいずれか一方に隣接する領域
39とで第１ユニットセルを構成する一方、半導体基板31
の他方主面側において、ゲート電極36,ゲート絶縁膜35,
一方のエミッタ領域34,一方のベース領域33および一方
のエミッタ電極37とで第２ユニットセルを構成した場
合、これら第１および第２のユニットセルは幅寸法ｌの
ストライブ構造に仕上げられてそれぞれ複数個ずつ並列
に配置され、かつ両ユニットセルの長手方向が同一方向
に揃えられる。
18図の平面図に示すようなストライブセル構造が採用さ
れる。これを例えば第１図に示すような断面構造のIGBT
装置を例に挙げて説明すると、次のとおりである。今、
半導体基板31の一方主面側において、コレクタ領域32
と、このコレクタ領域32のいずれか一方に隣接する領域
39とで第１ユニットセルを構成する一方、半導体基板31
の他方主面側において、ゲート電極36,ゲート絶縁膜35,
一方のエミッタ領域34,一方のベース領域33および一方
のエミッタ電極37とで第２ユニットセルを構成した場
合、これら第１および第２のユニットセルは幅寸法ｌの
ストライブ構造に仕上げられてそれぞれ複数個ずつ並列
に配置され、かつ両ユニットセルの長手方向が同一方向
に揃えられる。
第19図は上記IGBT装置をエミッタ電極側から見た平面
図を示し、同図の一点鎖線で示される領域Ｈは、第１ユ
ニットセルの一部を構成する領域39（第１図）を第２ユ
ニットセル上に投影させた場合に対応する位置を示す。
既述したように、第１ユニットセルを形成するために使
用されるマスクと第２ユニットセルを形成するために使
用されるマスクとは異なる。従って、第19図に示される
ように、両ユニットセル相互の位置関係を一定に保つた
めには、正確なマスク合せ作業が必要となる。しかしな
がら、ユニットセルの幅寸法ｌは一般に数10μｍ以下と
極めて小さいため、マスク合せの精度を出すことは極め
て困難であり、製品ごとに両ユニットセル相互の位置関
係がユニットセルの幅方法に微妙にずれてIGBTの特性に
ばらつきが生じるという問題がある。
図を示し、同図の一点鎖線で示される領域Ｈは、第１ユ
ニットセルの一部を構成する領域39（第１図）を第２ユ
ニットセル上に投影させた場合に対応する位置を示す。
既述したように、第１ユニットセルを形成するために使
用されるマスクと第２ユニットセルを形成するために使
用されるマスクとは異なる。従って、第19図に示される
ように、両ユニットセル相互の位置関係を一定に保つた
めには、正確なマスク合せ作業が必要となる。しかしな
がら、ユニットセルの幅寸法ｌは一般に数10μｍ以下と
極めて小さいため、マスク合せの精度を出すことは極め
て困難であり、製品ごとに両ユニットセル相互の位置関
係がユニットセルの幅方法に微妙にずれてIGBTの特性に
ばらつきが生じるという問題がある。
そこで、本願実施例では、上記問題を解決するため
に、第20図のIGBT装置の平面図に示されるように、半導
体基板31の一方主面側に形成される第１ユニットセル64
をストライブ構造に仕上げて複数並列に配置するととも
に、半導体基板31の他方主面側に形成される第２ユニッ
トセル65をストライブ構造に仕上げて複数並列に配置
し、かつ第１ユニットセル64を第２ユニットセル65上に
投影したときに、両ユニットセル64,65の長手方向が互
いに例えば45度の角度で交差するようにしている。この
ように構成すれば、両ユニットセル64,65の幅方向の位
置合せを考慮する必要がなくなり、また両ユニットセル
64,65の長手方向の寸法は一般に約1mm程度と長いため、
ユニットセル64,65の幅寸法がいかに微細になっても対
応できる。
に、第20図のIGBT装置の平面図に示されるように、半導
体基板31の一方主面側に形成される第１ユニットセル64
をストライブ構造に仕上げて複数並列に配置するととも
に、半導体基板31の他方主面側に形成される第２ユニッ
トセル65をストライブ構造に仕上げて複数並列に配置
し、かつ第１ユニットセル64を第２ユニットセル65上に
投影したときに、両ユニットセル64,65の長手方向が互
いに例えば45度の角度で交差するようにしている。この
ように構成すれば、両ユニットセル64,65の幅方向の位
置合せを考慮する必要がなくなり、また両ユニットセル
64,65の長手方向の寸法は一般に約1mm程度と長いため、
ユニットセル64,65の幅寸法がいかに微細になっても対
応できる。
このようなストライブ構造は、第１図に示されるよう
な断面構造のIGBT装置ばかりでなく、例えば第11図，第
13図および第16図に示されるような断面構造のIGBT装置
にも適用可能なことは言うまでもない。
な断面構造のIGBT装置ばかりでなく、例えば第11図，第
13図および第16図に示されるような断面構造のIGBT装置
にも適用可能なことは言うまでもない。
なお、第21図に示すように、第１ユニットセル64のス
トライブ構造の長手方向をウェハ65のオリエンテーショ
ンフラット66に対して約45°の角度で交差させる一方、
第２ユニットセル（図示省略）のストライブ構造の長手
方向をオリエンテーションフラット66に対して90度又は
180度の角度で交差させると、エミッタ側とコレクタ側
のマスク合せをする必要がなくなる。
トライブ構造の長手方向をウェハ65のオリエンテーショ
ンフラット66に対して約45°の角度で交差させる一方、
第２ユニットセル（図示省略）のストライブ構造の長手
方向をオリエンテーションフラット66に対して90度又は
180度の角度で交差させると、エミッタ側とコレクタ側
のマスク合せをする必要がなくなる。
以上のように、この発明の半導体装置およびその製造
方法によれば、寄生ダイオードに流れる電流を抑制でき
て高周波用途に優れた半導体装置およびその製造方法が
得られるという効果が得られる。
方法によれば、寄生ダイオードに流れる電流を抑制でき
て高周波用途に優れた半導体装置およびその製造方法が
得られるという効果が得られる。
第１図はこの発明の第１実施例であるIGBTのセル構造を
示す断面図、第２図ないし第７図はそれぞれその製造工
程を示す断面図、第８図は上記実施例のIGBTチップと帰
還ダイオードチップを接続したIGBTモジュールの平面
図、第９図は第８図の等価回路を示す図、第10図はIGBT
モジュールのリカバリー特性を説明するための図、第11
図はこの発明の第２実施例であるIGBTのセル構造を示す
断面図、第12図は第２実施例のIGBTチップを用いたIGBT
モジュールの等価回路を示す図、第13図はこの発明の第
３実施例であるIGBTのセル構造を示す断面図、第14図は
第３実施例のIGBTチップを用いたIGBTモジュールの等価
回路を示す図、第15図はこの発明の第４実施例に使用さ
れるIGBTのセル構造を示す断面図、第16図は第15図のIG
BTセルに対してライフタイム制御を行うための領域を示
す断面図、第17図はこの発明の第５実施例であるIGBTの
セル構造を示す断面図、第18図および第19図はそれぞれ
一般的なストライブセル構造を説明するためのIGBT装置
の平面図、第20図は本願実施例のストライブセル構造を
説明するためのIGBT装置の平面図、第21図はウェハに形
成される第１ユニットセルのパターンを示す図、第22図
は従来のIGBTセルの構造を示す断面図、第23図はIGBT装
置を用いた三相インバータ回路の一例を示す図、第24図
はIGBTセルと寄生ダイオードが複合化して形成された素
子の断面図を示す。 図において、31は半導体基板、32はコレクタ領域、33は
ベース領域、34はエミッタ領域、35はゲート絶縁膜、36
はゲート電極、37はエミッタ電極、38はコレクタ電極、
39,58は領域、40はショットキーバリア層、41,43,62は
マスク層、42は２層構造体、54はIGBT、55,61は寄生ダ
イオード、56はショットキーバリアダイオード、57は帰
還ダイオード、59は一部領域、60は他部領域、60は他部
領域、63は放射線、64は第１ユニットセル、65は第２ユ
ニットセルである。 なお、各図中同一符号は同一または相当部分を示す。
示す断面図、第２図ないし第７図はそれぞれその製造工
程を示す断面図、第８図は上記実施例のIGBTチップと帰
還ダイオードチップを接続したIGBTモジュールの平面
図、第９図は第８図の等価回路を示す図、第10図はIGBT
モジュールのリカバリー特性を説明するための図、第11
図はこの発明の第２実施例であるIGBTのセル構造を示す
断面図、第12図は第２実施例のIGBTチップを用いたIGBT
モジュールの等価回路を示す図、第13図はこの発明の第
３実施例であるIGBTのセル構造を示す断面図、第14図は
第３実施例のIGBTチップを用いたIGBTモジュールの等価
回路を示す図、第15図はこの発明の第４実施例に使用さ
れるIGBTのセル構造を示す断面図、第16図は第15図のIG
BTセルに対してライフタイム制御を行うための領域を示
す断面図、第17図はこの発明の第５実施例であるIGBTの
セル構造を示す断面図、第18図および第19図はそれぞれ
一般的なストライブセル構造を説明するためのIGBT装置
の平面図、第20図は本願実施例のストライブセル構造を
説明するためのIGBT装置の平面図、第21図はウェハに形
成される第１ユニットセルのパターンを示す図、第22図
は従来のIGBTセルの構造を示す断面図、第23図はIGBT装
置を用いた三相インバータ回路の一例を示す図、第24図
はIGBTセルと寄生ダイオードが複合化して形成された素
子の断面図を示す。 図において、31は半導体基板、32はコレクタ領域、33は
ベース領域、34はエミッタ領域、35はゲート絶縁膜、36
はゲート電極、37はエミッタ電極、38はコレクタ電極、
39,58は領域、40はショットキーバリア層、41,43,62は
マスク層、42は２層構造体、54はIGBT、55,61は寄生ダ
イオード、56はショットキーバリアダイオード、57は帰
還ダイオード、59は一部領域、60は他部領域、60は他部
領域、63は放射線、64は第１ユニットセル、65は第２ユ
ニットセルである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板の一方主面上の一部に形成された第２導
電型の第１領域と、 前記半導体基板の他方主面上の一部に形成された第２導
電型の第２領域と、 前記第２領域の表面の一部に形成された第１導電型の第
３領域と、 前記第１領域と位置的にほぼ対応するようにして、前記
半導体基板と前記第３領域とに挟まれた前記第２領域の
表面上に形成された絶縁膜と、 前記絶縁膜上に形成された制御電極と、 前記第２領域から前記第３領域にかけてそれらの表面上
に形成された第１電極と、 前記第１領域の表面から前記第１領域に隣接する前記半
導体基板の一方主面上にかけて形成された第２電極と、 前記第１領域を除く前記半導体基板の一方主面上に形成
され、前記半導体基板から前記第２電極へのキャリアの
移動を制限するバリア層とを備える、半導体装置。 - 【請求項２】第１導電型の半導体基板と、 前記半導体基板の一方主面上の一部に形成された第２導
電型の第１領域と、 前記半導体基板の他方主面上の一部に形成された第２導
電型の第２領域と、 前記第２領域の表面の一部に形成された第１導電型の第
３領域と、 前記第１領域と位置的にほぼ対応するようにして、前記
半導体基板と前記第３領域とに挟まれた前記第２領域の
表面上に形成された絶縁膜と、 前記絶縁膜上に形成された制御電極と、 前記第２領域から前記第３領域にかけてそれらの表面上
に形成された第１電極と、 前記第１領域の表面から前記第１領域に隣接する半導体
基板の一方主面上にかけて形成された第２電極とを備
え、 前記第１領域を除く半導体基板の一方主面のうち、一部
領域と前記第２電極とがオーミック接触により接続され
る一方、他部領域と前記第２電極との間にバリア層が形
成されることを特徴とする半導体装置。 - 【請求項３】前記第２領域と前記半導体基板とで構成さ
れる寄生ダイオードに対し並列接続されるようにして、
前記第１電極と前記第２電極との間にダイオードを外部
接続し、そのダイオードの電流分担が前記寄生ダイオー
ドの電流分担よりも大きくなるようにしたことを特徴と
する請求項１又は２記載の半導体装置。 - 【請求項４】前記第２領域と前記半導体基板とで構成さ
れる寄生ダイオードに対し並列接続されるようにして、
その寄生ダイオードと同一チップ内に他のダイオードが
形成され、そのダイオードの電流分担が前記寄生ダイオ
ードの電流分担よりも大きくなるようにしたことを特徴
とする請求項１又は２記載の半導体装置。 - 【請求項５】第１導電型の半導体基板を準備する第１工
程と、 前記半導体基板の一方主面上の一部に第２導電型不純物
を導入して第２導電型の第１領域を形成する第２工程
と、 前記第１領域と位置的にほぼ対応するようにして、前記
半導体基板の他方主面上の一部に絶縁膜と制御電極の２
層構造体を形成する第３工程と、 前記第２層構造体をマスクとして前記半導体基板の他方
主面上の一部に第２導電型不純物を導入して第２導電型
の第２領域を形成する第４工程と、 前記第２領域の表面上に前記２層構造体と離してマスク
層を形成する第５工程と、 前記２層構造体および前記マスク層をマスクとして前記
第２領域の表面上の一部に第１導電型の不純物を導入し
て第１導電型の第３領域を形成する第６工程と、 前記マスク層を除去した後、前記第２領域から前記第３
領域にかけてそれらの表面上に、それらとオーミック接
触により接続される第１電極を形成する第７工程と、 前記第１領域の表面から前記第１領域に隣接する前記半
導体基板の一方主面にかけて第２電極を形成して、前記
第１領域を除く前記半導体基板の一方主面と前記第２電
極との間の接続部にショットキーバリア層を形成する第
８工程とを含む、半導体装置の製造方法。 - 【請求項６】第１導電型の半導体基板を準備する第１工
程と、 前記半導体基板の一方主面上の一部に第２導電型不純物
を導入して第２導電型の第１領域を形成する第２工程
と、 前記第１領域と位置的にほぼ対応するようにして、前記
半導体基板の他方主面上の一部に絶縁膜と制御電極の２
層構造体を形成する第３工程と、 前記２層構造体をマスクとして前記半導体基板の他方主
面上の一部に第２導電型不純物を導入して第２導電型の
第２領域を形成する第４工程と、 前記第２領域の表面上に前記２層構造体と離してマスク
層を形成する第５工程と、 前記２層構造体および前記マスク層をマスクとして前記
第２領域の表面上の一部に第１導電型の不純物を導入し
て第１導電型の第３領域を形成する第６工程と、 前記マスク層を除去した後、前記第２領域から前記第３
領域にかけてそれらの表面上に、それらとオーミック接
触により接続される第１電極を形成する第７工程と、 前記第１領域を除く前記半導体基板の一方主面の一部領
域に第１導電型不純物を導入する第８工程と、 前記第１領域の表面から前記第１領域に隣接する前記半
導体基板の一方主面にかけて第２電極を形成し、前記第
１領域を除く前記半導体基板の一方主面のうち、前記一
部領域と前記第２電極とをオーミック接触により接続す
るとともに、前記一方主面のうち前記一部領域を除く他
部領域と前記第２電極との間の接続部にショットキーバ
リア層を形成する第９工程とを含む半導体装置の製造方
法。
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