JPH01125864A - 自己消弧型半導体装置 - Google Patents
自己消弧型半導体装置Info
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- JPH01125864A JPH01125864A JP28337487A JP28337487A JPH01125864A JP H01125864 A JPH01125864 A JP H01125864A JP 28337487 A JP28337487 A JP 28337487A JP 28337487 A JP28337487 A JP 28337487A JP H01125864 A JPH01125864 A JP H01125864A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41716—Cathode or anode electrodes for thyristors
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は半導体装置に係り、特にゲートターンオフサイ
リスクやシリコンサイリスタ等の自己消弧機能を有する
半導体装置に関する。
リスクやシリコンサイリスタ等の自己消弧機能を有する
半導体装置に関する。
Ｂ０発明の概要
本発明は、ＰＮＰＮ層からなる半導体にアノード電極、
カソード電極およびゲート電極を形成してなる自己消弧
型半導体装置において、Ｎ型層からなる基板にアノード
・エミツタ層を構成するＰ型不純物層の一部にＮベース
領域と連結されたＮ型不純物層を設け、該Ｎ型不純物層
が表面に露出している領域に絶縁膜を設け、上記Ｐ型不
純物層の露出面と上記絶縁膜上に金属電極を設けること
により、 テイル期間の電力損失の抑制が可能な自己消弧型半導体
装置を得るものである。
カソード電極およびゲート電極を形成してなる自己消弧
型半導体装置において、Ｎ型層からなる基板にアノード
・エミツタ層を構成するＰ型不純物層の一部にＮベース
領域と連結されたＮ型不純物層を設け、該Ｎ型不純物層
が表面に露出している領域に絶縁膜を設け、上記Ｐ型不
純物層の露出面と上記絶縁膜上に金属電極を設けること
により、 テイル期間の電力損失の抑制が可能な自己消弧型半導体
装置を得るものである。
Ｃ６従来の技術
ゲートターンオフサイリスクやシリコンサイリスタ等の
自己消弧機能を有する半導体素子においては、高速化を
達成するためにスイッチング損失を抑制することが重要
な課題となっている。特にスイッチング損失の大部分を
占めるテイル期間の電力損失を低減する方法として第４
図に示すようなアノード・エミッタ短絡構造が従来より
採用されている。
自己消弧機能を有する半導体素子においては、高速化を
達成するためにスイッチング損失を抑制することが重要
な課題となっている。特にスイッチング損失の大部分を
占めるテイル期間の電力損失を低減する方法として第４
図に示すようなアノード・エミッタ短絡構造が従来より
採用されている。
第４図はアノード・エミッタ短絡の基本構造を有する従
来のゲートターンオフサイリスクの一例を示し、ｌはＮ
−型の基板、２は基板ｌの一方の露出面部に形成された
低抵抗不純物Ｐ°型層、３はＰ型層、４はＰ型層３内に
設けられたＮ゛型層ある。５はＮ−型層ｌの露出面とＰ
゛型層２の露出面上に形成された金属層で、アノード電
極Ａが形成される。６は、Ｎ゛型層４の露出面上に形成
された金属層でカソード電極Ｋを形成する。７は、Ｐ型
層３上に形成された金属層であっで、ゲート電極Ｇを形
成する。Ｊ＋、、Ｊｔ、Ｊａは接合部である。
来のゲートターンオフサイリスクの一例を示し、ｌはＮ
−型の基板、２は基板ｌの一方の露出面部に形成された
低抵抗不純物Ｐ°型層、３はＰ型層、４はＰ型層３内に
設けられたＮ゛型層ある。５はＮ−型層ｌの露出面とＰ
゛型層２の露出面上に形成された金属層で、アノード電
極Ａが形成される。６は、Ｎ゛型層４の露出面上に形成
された金属層でカソード電極Ｋを形成する。７は、Ｐ型
層３上に形成された金属層であっで、ゲート電極Ｇを形
成する。Ｊ＋、、Ｊｔ、Ｊａは接合部である。
Ｄ１発明が解決しようとする問題点
第４図に示すゲートターンオフサイリスクでは、Ｐ゛エ
ミツタＮベースの短絡部分を適当に設計することによっ
て、Ｐ３エミッタからの正孔注入量を制御し、更にテイ
ル期間中にＮベースに残存するキャリアを短絡部を通し
て外部へ排出することによりターンオフを早めることが
できる特徴がある。この構造の採用によりテイル期間の
損失を４０％程度低くすることが可能となるが、基本的
には接合部Ｊ、が短絡した構造であるため、逆耐圧を必
要とする装置には使用できないという不都合があった。
ミツタＮベースの短絡部分を適当に設計することによっ
て、Ｐ３エミッタからの正孔注入量を制御し、更にテイ
ル期間中にＮベースに残存するキャリアを短絡部を通し
て外部へ排出することによりターンオフを早めることが
できる特徴がある。この構造の採用によりテイル期間の
損失を４０％程度低くすることが可能となるが、基本的
には接合部Ｊ、が短絡した構造であるため、逆耐圧を必
要とする装置には使用できないという不都合があった。
上記の不都合を解消するために、第５図に示すような構
成のものが提案されている。第５図のゲートターンオフ
サイリスクは、Ｐ０型層２と隣合わせに、不純物濃度を
低く抑えたＰ−型層を設けたものである。すなわち、Ｐ
′″エミッタ部にＰ−型層を適当に配置することにより
、短絡構造を変えてＰ゛エミツタらの正孔の注入を制御
する方法も考えられる。この様な構造では逆耐圧を持た
すことは可能となるが、ティル期間の電力損失を短絡構
造の１／２程度しか抑制できないこと及びＰエミッタを
２度の拡散で製造するためプロセスが長くなる等の欠点
があった。
成のものが提案されている。第５図のゲートターンオフ
サイリスクは、Ｐ０型層２と隣合わせに、不純物濃度を
低く抑えたＰ−型層を設けたものである。すなわち、Ｐ
′″エミッタ部にＰ−型層を適当に配置することにより
、短絡構造を変えてＰ゛エミツタらの正孔の注入を制御
する方法も考えられる。この様な構造では逆耐圧を持た
すことは可能となるが、ティル期間の電力損失を短絡構
造の１／２程度しか抑制できないこと及びＰエミッタを
２度の拡散で製造するためプロセスが長くなる等の欠点
があった。
Ｅ１問題点を解決するための手段
本発明は、上述の問題点を解決したもので、ＰＮＰＮ層
からなる半導体素子にアノード電極、カソード電極およ
びゲート電極を形成してなる半導体装置において、Ｎ型
層の基板に設けられかつアノード・エミッタを形成する
Ｐ型不純物層の一部にＮベース領域と連結されたＮ型不
純物層領域をアノード側表面に達するように設け、該不
純物層が露出している領域を絶縁物で覆うと共に、上記
Ｐ型不純物層が露出している領域と上記絶縁膜上に金属
電極を形成して自己消弧型半導体装置を構成する。
からなる半導体素子にアノード電極、カソード電極およ
びゲート電極を形成してなる半導体装置において、Ｎ型
層の基板に設けられかつアノード・エミッタを形成する
Ｐ型不純物層の一部にＮベース領域と連結されたＮ型不
純物層領域をアノード側表面に達するように設け、該不
純物層が露出している領域を絶縁物で覆うと共に、上記
Ｐ型不純物層が露出している領域と上記絶縁膜上に金属
電極を形成して自己消弧型半導体装置を構成する。
２１作用
Ｐ°エミッタ側からの正孔の注入を抑制でき、テイル期
間の電力損失が可能となる。またアノードエミッタ接合
部が逆バイアスされる時には、酸化膜で覆われたＮ−層
が表面近傍で反転してＰ型に変わるため、空乏層が広が
り、逆耐圧が向上する。
間の電力損失が可能となる。またアノードエミッタ接合
部が逆バイアスされる時には、酸化膜で覆われたＮ−層
が表面近傍で反転してＰ型に変わるため、空乏層が広が
り、逆耐圧が向上する。
Ｇ、実施例
以下に、本発明の実施例を第１図〜第３図を参照して説
明する。
明する。
第１図は本発明の実施例に係る自己消弧型半導体装置の
正断面図であって、第４図のものと同−又は相当部分に
は同一符号を付して、その説明は省略する。
正断面図であって、第４図のものと同−又は相当部分に
は同一符号を付して、その説明は省略する。
第１図の半導体装置においては、Ｎ−型層基板ｌと金属
層５との間に、Ｐ゛型層２と金属層５間の一部とまたが
るように、Ｓ ｔｏ、、Ｓ ｉ３Ｎ４等の絶縁膜８を配
設して構成されている。すなわち、Ｐ゛エミツタＮベー
スの短絡部分を、第４図に示した短絡構造と同様に配置
し、短絡部分が露出する表面をＳ ｉ Ｏｔ 、 Ｓ
ｉ ３Ｎ＜等の絶縁膜で覆い、しかる後にＰ゛エミツタ
電極形成を行うことを特徴とするものである。
層５との間に、Ｐ゛型層２と金属層５間の一部とまたが
るように、Ｓ ｔｏ、、Ｓ ｉ３Ｎ４等の絶縁膜８を配
設して構成されている。すなわち、Ｐ゛エミツタＮベー
スの短絡部分を、第４図に示した短絡構造と同様に配置
し、短絡部分が露出する表面をＳ ｉ Ｏｔ 、 Ｓ
ｉ ３Ｎ＜等の絶縁膜で覆い、しかる後にＰ゛エミツタ
電極形成を行うことを特徴とするものである。
第１図のゲートターンオフサイリスクにおいては、ター
ンオフ時には前述の第５図に示した従来のものよりもＰ
゛エミツタ側らの正孔の注入を抑制できることから、よ
りテイル期間の電力損失が可能となる。また、この構造
では、接合部Ｊ。
ンオフ時には前述の第５図に示した従来のものよりもＰ
゛エミツタ側らの正孔の注入を抑制できることから、よ
りテイル期間の電力損失が可能となる。また、この構造
では、接合部Ｊ。
が逆バイアスされる時には、通常のＭＯＳ構造と同様に
酸化膜で覆われたＮ層が表面近傍で反転し、Ｐ ｆｆ１
−に変わるため、第２図に示すように空乏層９が広がり
、結果として短絡構造と異なり素子に逆耐圧を持たせる
ことが可能となる。更に、製造プロセスの面において、
拡散工程が一度で済むので、製作容易であるという利点
がある。
酸化膜で覆われたＮ層が表面近傍で反転し、Ｐ ｆｆ１
−に変わるため、第２図に示すように空乏層９が広がり
、結果として短絡構造と異なり素子に逆耐圧を持たせる
ことが可能となる。更に、製造プロセスの面において、
拡散工程が一度で済むので、製作容易であるという利点
がある。
第１図〜第５図に示したゲートターンオフサイリスクの
構造において、カソードゲート等の構造を全く同じにし
、Ｐ゛エミツタ層幅をｘ、Ｐエミッタに囲まれた領域（
第４図ではショート部。
構造において、カソードゲート等の構造を全く同じにし
、Ｐ゛エミツタ層幅をｘ、Ｐエミッタに囲まれた領域（
第４図ではショート部。
第５図ではＰ−層、第１．２図では絶縁膜で覆われたＮ
−層）の幅をｙとし、Ｘとｙの比率を変化させて、素子
を試作した。遮断電流一定値におけるティルミ流の最大
値とｙ／ｘの関係をｙ／ｘ＝０のときのティルミ流の最
大値を１００として規格化して示したのが第３図である
。第３図において、曲線Ｑ１は第４図のものの特性、Ｑ
、は第５図のもの、Ｃ３は本発明による素子の特性であ
る。第３図より、アノードエミブタ短絡構造がテイル期
間の損失低減に最も効果があるが、本発明のものにおい
てもこれに近い効果があることが認められる。
−層）の幅をｙとし、Ｘとｙの比率を変化させて、素子
を試作した。遮断電流一定値におけるティルミ流の最大
値とｙ／ｘの関係をｙ／ｘ＝０のときのティルミ流の最
大値を１００として規格化して示したのが第３図である
。第３図において、曲線Ｑ１は第４図のものの特性、Ｑ
、は第５図のもの、Ｃ３は本発明による素子の特性であ
る。第３図より、アノードエミブタ短絡構造がテイル期
間の損失低減に最も効果があるが、本発明のものにおい
てもこれに近い効果があることが認められる。
一方、試作した素子の遮断耐量は、短絡構造及び本発明
において有意差はなく、アノード側全面をＰ′″エミッ
タで形成した場合より３０％以上向上できることが判明
した。第５図の構造においても２０％程度遮断電流の向
上は認められたが、本発明のものの方が勝る結果となっ
た。このことはターンオフ時に電流が集中するカソード
中央部に対向するアノード領域がＮ−層になっているた
め、実質的にこの部分でのＮベース幅が広くなりスパイ
ク電圧に対する耐量が向上したことに起因していると考
えられる。
において有意差はなく、アノード側全面をＰ′″エミッ
タで形成した場合より３０％以上向上できることが判明
した。第５図の構造においても２０％程度遮断電流の向
上は認められたが、本発明のものの方が勝る結果となっ
た。このことはターンオフ時に電流が集中するカソード
中央部に対向するアノード領域がＮ−層になっているた
め、実質的にこの部分でのＮベース幅が広くなりスパイ
ク電圧に対する耐量が向上したことに起因していると考
えられる。
アノード・カソード間の逆耐圧は第４図の短絡構造では
Ｊ、接合が短絡されているためＪ、接合で決まる耐圧（
数十Ｖ）Ｌかないのに対し第５図の構造や本発明のもの
はＪＩ接合に耐圧を持たせることができるので、高い逆
耐圧が達成できる。
Ｊ、接合が短絡されているためＪ、接合で決まる耐圧（
数十Ｖ）Ｌかないのに対し第５図の構造や本発明のもの
はＪＩ接合に耐圧を持たせることができるので、高い逆
耐圧が達成できる。
本発明の構造においては上記逆耐圧はＰ゛エミツタ拡散
深さ、絶縁膜の種類と厚さ、Ｎベースの濃度等によりコ
ントロールが可能である。例えば絶縁膜として１μ厚さ
のＳ ｉ Ｏｔを用い、Ｐ′″エミッタの拡散深さが４
０μ、Ｎベースの不純物濃度が１０ ”ｃ＋ｗ−’の場
合には約１０００Ｖの逆耐圧を出すことが可能である。
深さ、絶縁膜の種類と厚さ、Ｎベースの濃度等によりコ
ントロールが可能である。例えば絶縁膜として１μ厚さ
のＳ ｉ Ｏｔを用い、Ｐ′″エミッタの拡散深さが４
０μ、Ｎベースの不純物濃度が１０ ”ｃ＋ｗ−’の場
合には約１０００Ｖの逆耐圧を出すことが可能である。
Ｈ０発明の効果
本発明は以上の如くであって、アノードエミッタを構成
するＰ型不純物層の一部にＮベース領域と連結されたＮ
型不純物層領域をアノード側表面に達するように設け、
該Ｎ型不純物層の露出面を絶縁膜で覆うと共に、該絶縁
膜と上記Ｐ型不純物層の露出面上に金属電極を形成した
から、テイル期間の電力損失が可能にして、逆耐圧が向
上した高性能な自己消弧型半導体装置を得ることができ
る。
するＰ型不純物層の一部にＮベース領域と連結されたＮ
型不純物層領域をアノード側表面に達するように設け、
該Ｎ型不純物層の露出面を絶縁膜で覆うと共に、該絶縁
膜と上記Ｐ型不純物層の露出面上に金属電極を形成した
から、テイル期間の電力損失が可能にして、逆耐圧が向
上した高性能な自己消弧型半導体装置を得ることができ
る。
第１図は本発明の実施例に係る自己消弧型半導体装置の
正断面図、第２図は動作説明用の正断面図、第３図は本
発明の自己消弧型半導体装置と従来のものの特性図、第
４図及び第５図はそれぞれ従来の自己消弧型半導体装置
の正断面図である。 １・・・Ｎ−型層からなる基板、２・・・Ｐ０型層、３
・・・Ｐ型層、４・・・Ｎ０型層、５，６，７・・・金
属層、８・・・絶縁膜。 実施ｔ１ 第１図 宴肩５列の書カイ乍ｆｉθ月図 第２図 ０．１ ０．２ ０．３ ０．４ ０．５ ０．６
０．７″／Ｊ／工 特性図 第３図 第４図 す 第５図
正断面図、第２図は動作説明用の正断面図、第３図は本
発明の自己消弧型半導体装置と従来のものの特性図、第
４図及び第５図はそれぞれ従来の自己消弧型半導体装置
の正断面図である。 １・・・Ｎ−型層からなる基板、２・・・Ｐ０型層、３
・・・Ｐ型層、４・・・Ｎ０型層、５，６，７・・・金
属層、８・・・絶縁膜。 実施ｔ１ 第１図 宴肩５列の書カイ乍ｆｉθ月図 第２図 ０．１ ０．２ ０．３ ０．４ ０．５ ０．６
０．７″／Ｊ／工 特性図 第３図 第４図 す 第５図
Claims (1)
- ＰＮＰＮ層からなる半導体素子にアノード電極、カソ
ード電極およびゲート電極を形成してなる半導体装置に
おいて、Ｎ型層の基板に設けられかつアノード・エミッ
タを形成するＰ型不純物層の一部にＮベース領域と連結
されたＮ型不純物層領域をアノード側表面に達するよう
に設け、該不純物層が露出している領域を絶縁物で覆う
と共に、上記Ｐ型不純物層が露出している領域と上記絶
縁膜上に金属電極を形成して構成したことを特徴とする
自己消弧型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28337487A JPH01125864A (ja) | 1987-11-10 | 1987-11-10 | 自己消弧型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28337487A JPH01125864A (ja) | 1987-11-10 | 1987-11-10 | 自己消弧型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125864A true JPH01125864A (ja) | 1989-05-18 |
Family
ID=17664675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28337487A Pending JPH01125864A (ja) | 1987-11-10 | 1987-11-10 | 自己消弧型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634796A1 (en) * | 1993-07-12 | 1995-01-18 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor |
| CN102412270A (zh) * | 2011-07-01 | 2012-04-11 | 上海华虹Nec电子有限公司 | Igbt结构及其制备方法 |
-
1987
- 1987-11-10 JP JP28337487A patent/JPH01125864A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634796A1 (en) * | 1993-07-12 | 1995-01-18 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor |
| CN102412270A (zh) * | 2011-07-01 | 2012-04-11 | 上海华虹Nec电子有限公司 | Igbt结构及其制备方法 |
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