JP2504609B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7432—Asymmetrical thyristors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置に係わり、特にバイポーラ複合
素子に関する。
素子に関する。
（従来の技術） バイポーラ複合素子は、通常、大電力通電用の半導体
装置に搭載される。このようなバイポーラ複合素子に
は、例えばGTO、IGBT等がある。
装置に搭載される。このようなバイポーラ複合素子に
は、例えばGTO、IGBT等がある。
このようなバイポーラ複合素子を搭載した大電力通電
用の半導体装置は、インバータ、コンバータ等に用いら
れ、素子で消費される電力が非常に大きい。従って、装
置の高効率化、高性能化を図るためには、使用される素
子の消費電力を極力小さくする必要がある。
用の半導体装置は、インバータ、コンバータ等に用いら
れ、素子で消費される電力が非常に大きい。従って、装
置の高効率化、高性能化を図るためには、使用される素
子の消費電力を極力小さくする必要がある。
素子の消費電力は、次のような式で表される。
Ｐ＝VTM・ITM・Ｄ＋ｆ（Eon＋Eoff） …（１） （１）式において、Ｐは消費電力、VTMは順方向電圧
降下、ITMはオン電流、Ｄはデューティ、ｆは周波数、E
onはターンオンロス、Eoffはターンオフロスを示す。
降下、ITMはオン電流、Ｄはデューティ、ｆは周波数、E
onはターンオンロス、Eoffはターンオフロスを示す。
又、VTM・ITM・Ｄの項は定常ロスと呼ばれ、ｆ（Eon
＋Eoff）の項はスイッチングロスと呼ばれている。
＋Eoff）の項はスイッチングロスと呼ばれている。
定格阻止電圧が4500Vを超えるような装置に搭載され
る高耐圧素子（例えばGTO）は、ｎ型カソード領域、ｐ
型ベース領域、ｎ型ベース領域、ｐ型アノード領域の四
層から構成される通常のサイリスタ構造だけでは、ｎ型
ベース領域を非常に厚くせざるを得ず、特に順方向電圧
降下VTM、即ち定常ロスが大きかった。
る高耐圧素子（例えばGTO）は、ｎ型カソード領域、ｐ
型ベース領域、ｎ型ベース領域、ｐ型アノード領域の四
層から構成される通常のサイリスタ構造だけでは、ｎ型
ベース領域を非常に厚くせざるを得ず、特に順方向電圧
降下VTM、即ち定常ロスが大きかった。
この点を改善するため、ｎ型ベース領域とｐ型アノー
ド領域との間に比較的高濃度であるn+型バッファ領域を
形成し、ｎ型ベース領域を薄くして定常ロスを小さくし
た構造のバイポーラ複合素子が現在利用されている。
ド領域との間に比較的高濃度であるn+型バッファ領域を
形成し、ｎ型ベース領域を薄くして定常ロスを小さくし
た構造のバイポーラ複合素子が現在利用されている。
このようなn+型バッファ領域を設けたバイポーラ複合
素子では、ｎ型ベース領域をできるだけ薄くするため、
非常に大きな抵抗のウェーハを使用する。
素子では、ｎ型ベース領域をできるだけ薄くするため、
非常に大きな抵抗のウェーハを使用する。
定格阻止電圧6000VのGTOを例にとり、さらに従来の技
術について説明する。
術について説明する。
ｎ型カソード領域、ｐ型ベース領域、ｎ型ベース領
域、ｐ型アノード領域から構成されるGTOを形成する場
合には、比抵抗が約300〜360Ω・cm程度のウェーハを使
用し、ｎ型ベース領域の比抵抗を300〜360Ω・cmに設定
する。ｎ型ベース領域の比抵抗が300〜360Ω・cmである
と、ｎ型ベース領域の厚さは大体970μｍ程度必要とな
る。
域、ｐ型アノード領域から構成されるGTOを形成する場
合には、比抵抗が約300〜360Ω・cm程度のウェーハを使
用し、ｎ型ベース領域の比抵抗を300〜360Ω・cmに設定
する。ｎ型ベース領域の比抵抗が300〜360Ω・cmである
と、ｎ型ベース領域の厚さは大体970μｍ程度必要とな
る。
このようにn+型バッファ領域がないGTOでは、ｎ型ベ
ース領域が非常に厚いため、特に定常ロスが大きく、
又、スイッチングロスも比較的大きい。
ース領域が非常に厚いため、特に定常ロスが大きく、
又、スイッチングロスも比較的大きい。
一方、n+型バッファ領域を設けたGTOを形成する場合
には、比抵抗が約600Ω・cm程度のウェーハを使用し、
ｎ型ベース領域の比抵抗を600Ω・cmに設定する。ｎ型
ベース領域の比抵抗が600Ω・cmであると、ｎ型ベース
領域の厚さは大体550μｍ程度で済み、定常ロスが小さ
くなる。
には、比抵抗が約600Ω・cm程度のウェーハを使用し、
ｎ型ベース領域の比抵抗を600Ω・cmに設定する。ｎ型
ベース領域の比抵抗が600Ω・cmであると、ｎ型ベース
領域の厚さは大体550μｍ程度で済み、定常ロスが小さ
くなる。
しかしながら、上記のような比抵抗、ｎ型ベース領域
厚では、1200〜1700V程度で空乏層がn+型バッファ領域
に到達してしまう。このために実使用時（大体3900〜48
00V）において、高い電界がn+型バッファ領域に対して
かかる。この状態からGTOをターンオフすると、ｐ型ア
ノード領域からｎ型ベース領域への正孔の注入が大量に
発生し、テイル電流の減衰が遅くなる。かつターンオフ
における高電圧時、テイル電流が大きいために多大なス
イッチングロスを引き起こす。結果として、n+型バッフ
ァ領域を設けたGTOでも、定常ロスとスイッチングロス
とをトータルした消費電力が大きかった。
厚では、1200〜1700V程度で空乏層がn+型バッファ領域
に到達してしまう。このために実使用時（大体3900〜48
00V）において、高い電界がn+型バッファ領域に対して
かかる。この状態からGTOをターンオフすると、ｐ型ア
ノード領域からｎ型ベース領域への正孔の注入が大量に
発生し、テイル電流の減衰が遅くなる。かつターンオフ
における高電圧時、テイル電流が大きいために多大なス
イッチングロスを引き起こす。結果として、n+型バッフ
ァ領域を設けたGTOでも、定常ロスとスイッチングロス
とをトータルした消費電力が大きかった。
（発明が解決しようとする課題） 以上のように、n+型バッファ領域がない従来のバイポ
ーラ複合素子では、ｎ型ベース領域が厚いため、スイッ
チングロス、定常ロス、特に定常ロスが大きかった。
ーラ複合素子では、ｎ型ベース領域が厚いため、スイッ
チングロス、定常ロス、特に定常ロスが大きかった。
又、n+型バッファ領域を設けた従来のバイポーラ複合
素子では、反対にスイッチングロスが大きかった。
素子では、反対にスイッチングロスが大きかった。
この発明は上記のような点に鑑み為されたものでその
目的は、定常ロス及びスイッチングロスをともに小さく
してこれらをトータルした消費電力を低減し、低消費電
力な半導体装置を提供することにある。
目的は、定常ロス及びスイッチングロスをともに小さく
してこれらをトータルした消費電力を低減し、低消費電
力な半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置は、ｐ型ベース領域と、前記ｐ
型ベース領域に接して形成された、不純物濃度が一定な
ｎ型ベース領域と、前記ｎ型ベース領域に接して形成さ
れた、前記ｎ型ベース領域よりも不純物濃度が高いn+型
バッファ領域と、前記ｐ型ベース領域に接して形成され
た、ｎ型カソード領域およびゲート電極と、前記n+型バ
ッファ領域に接して形成された、ｐ型アノード領域とを
具備する。そして、前記ｎ型ベース領域の比抵抗および
幅をそれぞれ、前記ｐ型ベース領域と前記ｎ型ベース領
域とのpn接合に発生する空乏層の伸びが、定格阻止電圧
印加時、前記n+型バッファ領域の内部で止まり、前記定
格阻止電圧の65〜80％の範囲の実使用時のターンオフ電
圧印加時、前記ｎ型ベース領域と前記n+型バッファ領域
との境界で止まるように設定したことを特徴としてい
る。
型ベース領域に接して形成された、不純物濃度が一定な
ｎ型ベース領域と、前記ｎ型ベース領域に接して形成さ
れた、前記ｎ型ベース領域よりも不純物濃度が高いn+型
バッファ領域と、前記ｐ型ベース領域に接して形成され
た、ｎ型カソード領域およびゲート電極と、前記n+型バ
ッファ領域に接して形成された、ｐ型アノード領域とを
具備する。そして、前記ｎ型ベース領域の比抵抗および
幅をそれぞれ、前記ｐ型ベース領域と前記ｎ型ベース領
域とのpn接合に発生する空乏層の伸びが、定格阻止電圧
印加時、前記n+型バッファ領域の内部で止まり、前記定
格阻止電圧の65〜80％の範囲の実使用時のターンオフ電
圧印加時、前記ｎ型ベース領域と前記n+型バッファ領域
との境界で止まるように設定したことを特徴としてい
る。
（作 用） 上記構成を有する半導体装置であると、まず、ｎ型ベ
ース領域とｐ型アノード領域との間にn+型バッファ領域
を有することにより、ｎ型ベース領域の幅を薄くでき、
定常ロスを小さくすることができる。
ース領域とｐ型アノード領域との間にn+型バッファ領域
を有することにより、ｎ型ベース領域の幅を薄くでき、
定常ロスを小さくすることができる。
さらに、ｎ型ベース領域の比抵抗および幅がそれぞ
れ、ｐ型ベース領域とｎ型ベース領域とのpn接合に発生
する空乏層の伸びが、定格阻止電圧印加時、n+型バッフ
ァ領域の内部で止まり、定格阻止電圧の65〜80％の範囲
の実使用時のターンオフ電圧印加時、ｎ型ベース領域と
n+型バッファ領域との境界で止まるように設定されてい
ることにより、実使用時のターンオフ電圧印加時、高い
電界がn+型バッファ領域にかからなくなる。高い電界が
n+型バッファ領域にかからなくなると、ｐ型アノード領
域からｎ型ベース領域への正孔注入が発生が防止され、
スイッチングロスを小さくすることができる。
れ、ｐ型ベース領域とｎ型ベース領域とのpn接合に発生
する空乏層の伸びが、定格阻止電圧印加時、n+型バッフ
ァ領域の内部で止まり、定格阻止電圧の65〜80％の範囲
の実使用時のターンオフ電圧印加時、ｎ型ベース領域と
n+型バッファ領域との境界で止まるように設定されてい
ることにより、実使用時のターンオフ電圧印加時、高い
電界がn+型バッファ領域にかからなくなる。高い電界が
n+型バッファ領域にかからなくなると、ｐ型アノード領
域からｎ型ベース領域への正孔注入が発生が防止され、
スイッチングロスを小さくすることができる。
よって、定常ロスとスイッチングロスとをトータルし
た消費電力を小さくすることができ、低消費電力な半導
体装置を得ることができる。
た消費電力を小さくすることができ、低消費電力な半導
体装置を得ることができる。
（実施例） 以下、図面を参照しこの発明を一実施例により説明す
る。
る。
第１図はこの発明の実施例に係わる半導体装置（GTO;
バイポーラ複合素子）の断面図である。
バイポーラ複合素子）の断面図である。
同図に示すように、比抵抗が約300〜360Ω・cm程度の
ｎ型ベース領域10の一方の表面上にはｐ型ベース領域12
が形成され、ｐ型ベース領域12上にはｎ型カソード領域
14が選択的に形成されている。ｎ型カソード領域14上に
はカソード電極16が形成され、それぞれカソード端子Ｋ
に接続されている。又、ｐ型ベース領域12上にはｎ型カ
ソード領域14以外に、ターンオン／オフを可能とすべ
く、ゲート電極18が形成されており、ゲート端子Ｇに接
続されている。ｎ型ベース領域10の他方の表面上には高
不純物濃度n+型バッファ領域20が形成され、n+型バッフ
ァ領域20上には、ｐ型アノード領域22が形成されてい
る。ｐ型アノード領域22にはアノード電極24が形成され
ており、アノード端子Ａに接続されている。
ｎ型ベース領域10の一方の表面上にはｐ型ベース領域12
が形成され、ｐ型ベース領域12上にはｎ型カソード領域
14が選択的に形成されている。ｎ型カソード領域14上に
はカソード電極16が形成され、それぞれカソード端子Ｋ
に接続されている。又、ｐ型ベース領域12上にはｎ型カ
ソード領域14以外に、ターンオン／オフを可能とすべ
く、ゲート電極18が形成されており、ゲート端子Ｇに接
続されている。ｎ型ベース領域10の他方の表面上には高
不純物濃度n+型バッファ領域20が形成され、n+型バッフ
ァ領域20上には、ｐ型アノード領域22が形成されてい
る。ｐ型アノード領域22にはアノード電極24が形成され
ており、アノード端子Ａに接続されている。
上記のような構成のGTOにおいて、例えば定格阻止電
圧6000VのGTOを得る場合、この発明ではｎ型ベース領域
10の厚さを約650μｍと設定する。
圧6000VのGTOを得る場合、この発明ではｎ型ベース領域
10の厚さを約650μｍと設定する。
即ち、ｎ型ベース領域10において、その厚さを約650
μｍ、比抵抗が約300〜360Ω・cmとする。このようなｎ
型ベース領域10であると、アノード〜カソード間電圧が
3900〜4800V程度の時、ｎ型ベース領域10に生じる空乏
層の最先端の界面がn+型バッファ領域20に丁度到達す
る。
μｍ、比抵抗が約300〜360Ω・cmとする。このようなｎ
型ベース領域10であると、アノード〜カソード間電圧が
3900〜4800V程度の時、ｎ型ベース領域10に生じる空乏
層の最先端の界面がn+型バッファ領域20に丁度到達す
る。
この様子を第２図に示す。第２図は第１図中の２−２
線に沿う不純物プロファイル図であり、又、同図中には
空乏層形成の概要を図示する。同図において、第１図に
対応する箇所には同一の参照符号を示す。
線に沿う不純物プロファイル図であり、又、同図中には
空乏層形成の概要を図示する。同図において、第１図に
対応する箇所には同一の参照符号を示す。
同図に示す線Ｉは定格電圧印加時、即ち6000V時の空
乏層の伸びを示しており、線IIは実使用時のターンオフ
電圧、即ち3900〜4800V時の空乏層の伸びを示してい
る。
乏層の伸びを示しており、線IIは実使用時のターンオフ
電圧、即ち3900〜4800V時の空乏層の伸びを示してい
る。
同図に示すように、この実施例に係わるGTOである
と、定格阻止電圧の65〜80％の範囲である3900〜4800V
の時、空乏層の界面が位置する箇所と、ｐ型アノード領
域22との間にn+型バッファ層20が形成されている。
と、定格阻止電圧の65〜80％の範囲である3900〜4800V
の時、空乏層の界面が位置する箇所と、ｐ型アノード領
域22との間にn+型バッファ層20が形成されている。
第３図及び第４図に、従来のGTOの不純物プロファイ
ル図を示す。尚、第３図及び第４図には、第２図同様、
空乏層形成の概要を図示する。
ル図を示す。尚、第３図及び第４図には、第２図同様、
空乏層形成の概要を図示する。
第３図は従来のn+型バッファ層を設けたGTOの不純物
プロファイル図である。
プロファイル図である。
同図において、110はｎ型ベース領域、112はｐ型ベー
ス領域、114はｎ型カソード領域、120はn+型バッファ領
域、122はｐ型アノード領域を示す。線Ｉは第２図同様
に定格電圧印加時、即ち6000V時の空乏層の伸びを示し
ており、線IIは実使用時のターンオフ電圧、即ち3900〜
4800V時の空乏層の伸びを示している。
ス領域、114はｎ型カソード領域、120はn+型バッファ領
域、122はｐ型アノード領域を示す。線Ｉは第２図同様
に定格電圧印加時、即ち6000V時の空乏層の伸びを示し
ており、線IIは実使用時のターンオフ電圧、即ち3900〜
4800V時の空乏層の伸びを示している。
同図に示すように従来のn+型バッファ領域を設けたGT
Oでは、特に線IIに示すように空乏層がｐ型アノード領
域に接しないようにn+型バッファ領域114により抑制さ
れている。即ち、n+型バッファ領域114の内部の深くま
で空乏層が伸びる。このため、ターンオフ時、n+型バッ
ファ領域114に非常に高い電界がかかってしまい、ｐ型
アノード領域122からｎ型ベース領域110に対して正孔の
注入が大量に発生し、スイッチングロスが増加してしま
う。
Oでは、特に線IIに示すように空乏層がｐ型アノード領
域に接しないようにn+型バッファ領域114により抑制さ
れている。即ち、n+型バッファ領域114の内部の深くま
で空乏層が伸びる。このため、ターンオフ時、n+型バッ
ファ領域114に非常に高い電界がかかってしまい、ｐ型
アノード領域122からｎ型ベース領域110に対して正孔の
注入が大量に発生し、スイッチングロスが増加してしま
う。
第４図は従来のn+型バッファ領域がないGTOの不純物
プロファイル図である。
プロファイル図である。
同図において、第３図と同一の箇所には同一の参照符
号を付す。
号を付す。
同図に示すように、従来のn+型バッファ領域がないGT
Oではｎ型ベース領域110が非常に厚いので、特に線IIに
示す空乏層の分布から、ターンオフ時、ｎ型ベース領域
とｐ型アノード領域との境界近辺に高い電界がかからな
い。しかし、ｎ型ベース領域110が厚いため、特に定常
ロスが増加してしまう。
Oではｎ型ベース領域110が非常に厚いので、特に線IIに
示す空乏層の分布から、ターンオフ時、ｎ型ベース領域
とｐ型アノード領域との境界近辺に高い電界がかからな
い。しかし、ｎ型ベース領域110が厚いため、特に定常
ロスが増加してしまう。
この発明のGTOでは、第２図の線IIに示すように、実
使用時ターンオフ電圧、即ち、定格阻止電圧の65〜80％
の範囲において、空乏層がn+型バッファ領域20の内部の
深くにまで伸びない。これにより、第３図で説明したｐ
型アノード領域からｎ型ベース領域に対する正孔注入の
発生を防止できる。
使用時ターンオフ電圧、即ち、定格阻止電圧の65〜80％
の範囲において、空乏層がn+型バッファ領域20の内部の
深くにまで伸びない。これにより、第３図で説明したｐ
型アノード領域からｎ型ベース領域に対する正孔注入の
発生を防止できる。
従って、スイッチングロスを低減できる。
又、定格阻止電圧の約80％以上の範囲においては、第
２図の線Ｉに示すようにn+型バッファ領域20でもたせる
ことができるため、第４図で説明したような厚いｎ型ベ
ース領域を形成する必要がない。
２図の線Ｉに示すようにn+型バッファ領域20でもたせる
ことができるため、第４図で説明したような厚いｎ型ベ
ース領域を形成する必要がない。
従って、定常ロスを低減できる。
このように、定格阻止電圧の65〜80％の範囲の電圧、
即ち、ターンオフ時の最大電圧近傍で、ｎ型ベース領域
10に伸びる空乏層の界面と、ｐ型アノード領域22とに接
してバッファ領域20を形成することにより、定常ロス、
スイッチングロスとも充分に小さくでき、双方のロスを
トータルした消費電力を少なくできる。
即ち、ターンオフ時の最大電圧近傍で、ｎ型ベース領域
10に伸びる空乏層の界面と、ｐ型アノード領域22とに接
してバッファ領域20を形成することにより、定常ロス、
スイッチングロスとも充分に小さくでき、双方のロスを
トータルした消費電力を少なくできる。
第５図は、定格阻止電圧6000VのGTOの定常ロスとスイ
ッチングロスとの関係を示す図である。
ッチングロスとの関係を示す図である。
同図に示す線IIIは従来のバッファ層を設けたGTOの場
合を示し、線IVは従来のバッファ層がないGTOの場合を
示している。線Ｖはこの発明に係わるGTOの場合を示し
ている。
合を示し、線IVは従来のバッファ層がないGTOの場合を
示している。線Ｖはこの発明に係わるGTOの場合を示し
ている。
同図から、この発明に係わるGTOによれば、スイッチ
ングロス、及び定常ロスの双方ともの低減が最適に為さ
れ、双方のロスをトータルした消費電力を少なくできる
ことが判る。
ングロス、及び定常ロスの双方ともの低減が最適に為さ
れ、双方のロスをトータルした消費電力を少なくできる
ことが判る。
第６図は、この発明の変形例に係わる定格阻止電圧60
00Vのアノードショート型GTOの断面図である。第６図に
おいて、第１図と同一の部分については同一の参照符号
を付し、異なる部分についてのみ説明する。
00Vのアノードショート型GTOの断面図である。第６図に
おいて、第１図と同一の部分については同一の参照符号
を付し、異なる部分についてのみ説明する。
即ち、同図に示すGTOは、第１図に示したGTOに、n+型
バッファ領域20とアノード電極24との間にｎ型アノード
ショート領域26をさらに設けたものである。
バッファ領域20とアノード電極24との間にｎ型アノード
ショート領域26をさらに設けたものである。
このようなアノードショート型GTOにおいても、例え
ば定格阻止電圧6000Vを得る場合、ｎ型ベース領域10の
厚さを約650μｍ、比抵抗を約300〜360Ω・cmと設定す
る。
ば定格阻止電圧6000Vを得る場合、ｎ型ベース領域10の
厚さを約650μｍ、比抵抗を約300〜360Ω・cmと設定す
る。
尚、同図中の２−２線に沿う不純物プロファイルは上
記実施例と同様である。即ち第２図に示すようなプロフ
ァイルを持つ。
記実施例と同様である。即ち第２図に示すようなプロフ
ァイルを持つ。
このように、この発明をアノードショート型GTOに適
用することも可能である。
用することも可能である。
尚、上記実施例では、定格阻止電圧6000VGTOを例にと
り説明したが、定格阻止電圧6000VのGTOばかりでなく、
定格阻止電圧が6000V以下、あるいは6000V以上のGTOに
も適用できることはいうまでもない。このようなGTOで
あっても、ターンオフ時の最大電圧近傍において、ｎ型
ベース領域に生じる空乏層の最先端の界面とｐ型アノー
ド領域とに接してn+型バッファ領域を形成することによ
り、上記実施例同様の低消費電力化の効果を得ることが
できる。
り説明したが、定格阻止電圧6000VのGTOばかりでなく、
定格阻止電圧が6000V以下、あるいは6000V以上のGTOに
も適用できることはいうまでもない。このようなGTOで
あっても、ターンオフ時の最大電圧近傍において、ｎ型
ベース領域に生じる空乏層の最先端の界面とｐ型アノー
ド領域とに接してn+型バッファ領域を形成することによ
り、上記実施例同様の低消費電力化の効果を得ることが
できる。
例を挙げると、例えば定格阻止電圧が5000Vの場合、
ｎ型ベース領域の厚さ約520μｍ、比抵抗約220〜260Ω
・cm、又、定格阻止電圧が7000Vの場合、ｎ型ベース領
域の厚さ約700μｍ、比抵抗約340〜400Ω・cmと設定さ
れるのが好ましい。
ｎ型ベース領域の厚さ約520μｍ、比抵抗約220〜260Ω
・cm、又、定格阻止電圧が7000Vの場合、ｎ型ベース領
域の厚さ約700μｍ、比抵抗約340〜400Ω・cmと設定さ
れるのが好ましい。
さらに、この発明はGTOばかりでなくIGBT等、その他
のバイポーラ複合素子についても適用できることはもち
ろんである。
のバイポーラ複合素子についても適用できることはもち
ろんである。
［発明の効果］ 以上説明したようにこの発明によれば、定常ロスとス
イッチングロスとがともに小さくなり、これらをトータ
ルした消費電力が低減され、低消費電力な半導体装置を
提供できる。
イッチングロスとがともに小さくなり、これらをトータ
ルした消費電力が低減され、低消費電力な半導体装置を
提供できる。
第１図はこの発明の実施例に係わる半導体装置の断面
図、第２図は第１図中の２−２線に沿う不純物プロファ
イル図、第３図及び第４図は従来の半導体装置の不純物
プロファイル図、第５図はGTOの定常ロスとスイッチン
グロスとの関係を示す図、第６図はこの発明の変形例に
係わる半導体装置の断面図である。 10……ｎ型ベース領域、12……ｐ型ベース領域、14……
ｎ型カソード領域、16……カソード電極、18……ゲート
電極、20……n+型バッファ領域、22……ｐ型アノード領
域、24……アノード電極。
図、第２図は第１図中の２−２線に沿う不純物プロファ
イル図、第３図及び第４図は従来の半導体装置の不純物
プロファイル図、第５図はGTOの定常ロスとスイッチン
グロスとの関係を示す図、第６図はこの発明の変形例に
係わる半導体装置の断面図である。 10……ｎ型ベース領域、12……ｐ型ベース領域、14……
ｎ型カソード領域、16……カソード電極、18……ゲート
電極、20……n+型バッファ領域、22……ｐ型アノード領
域、24……アノード電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (56)参考文献 特開 昭63−205954（ＪＰ，Ａ) 特開 平２−162767（ＪＰ，Ａ) 特開 昭63−186473（ＪＰ，Ａ) 特開 平１−258476（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｐ型ベース領域と、 前記ｐ型ベース領域に接して形成された、不純物濃度が
一定なｎ型ベース領域と、 前記ｎ型ベース領域に接して形成された、前記ｎ型ベー
ス領域よりも不純物濃度が高いn+型バッファ領域と、 前記ｐ型ベース領域に接して形成された、ｎ型カソード
領域およびゲート電極と、 前記n+型バッファ領域に接して形成された、ｐ型アノー
ド領域とを具備し、 前記ｎ型ベース領域の比抵抗および幅がそれぞれ、前記
ｐ型ベース領域と前記ｎ型ベース領域とのpn接合に発生
する空乏層の伸びが、定格阻止電圧印加時、前記n+型バ
ッファ領域の内部で止まり、前記定格阻止電圧の65〜80
％の範囲の実使用時のターンオフ電圧印加時、前記ｎ型
ベース領域と前記n+型バッファ領域との境界で止まるよ
うに設定されていることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181733A JP2504609B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
| DE1991605841 DE69105841T2 (de) | 1990-07-10 | 1991-07-09 | Leistungshalbleiteranordnung. |
| EP19910111412 EP0466101B1 (en) | 1990-07-10 | 1991-07-09 | Power semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181733A JP2504609B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468573A JPH0468573A (ja) | 1992-03-04 |
| JP2504609B2 true JP2504609B2 (ja) | 1996-06-05 |
Family
ID=16105938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181733A Expired - Fee Related JP2504609B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0466101B1 (ja) |
| JP (1) | JP2504609B2 (ja) |
| DE (1) | DE69105841T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2984478B2 (ja) * | 1992-08-15 | 1999-11-29 | 株式会社東芝 | 伝導度変調型半導体装置及びその製造方法 |
| JPH06216372A (ja) * | 1992-12-17 | 1994-08-05 | Siemens Ag | Ｇｔｏサイリスタ |
| KR20110094066A (ko) | 2008-12-15 | 2011-08-19 | 에이비비 테크놀로지 아게 | 바이폴러 펀치-스루 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633544B2 (ja) * | 1987-01-29 | 1997-07-23 | 株式会社東芝 | ゲートターンオフサイリスタ |
| JPS63205954A (ja) * | 1987-02-23 | 1988-08-25 | Meidensha Electric Mfg Co Ltd | 半導体素子 |
| JPH0642542B2 (ja) * | 1988-04-08 | 1994-06-01 | 株式会社東芝 | 高耐圧半導体装置の製造方法 |
| JPH02162767A (ja) * | 1988-12-15 | 1990-06-22 | Meidensha Corp | スイッチング半導体素子 |
-
1990
- 1990-07-10 JP JP2181733A patent/JP2504609B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-09 EP EP19910111412 patent/EP0466101B1/en not_active Expired - Lifetime
- 1991-07-09 DE DE1991605841 patent/DE69105841T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0466101A2 (en) | 1992-01-15 |
| DE69105841T2 (de) | 1995-05-18 |
| DE69105841D1 (de) | 1995-01-26 |
| JPH0468573A (ja) | 1992-03-04 |
| EP0466101A3 (en) | 1992-04-22 |
| EP0466101B1 (en) | 1994-12-14 |
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|---|---|---|---|
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